JP2003318399A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
ト領域を有するPT型の逆阻止IGBTなどの半導体装
置とその製造方法を提供する。 【解決手段】コレクタ電極25側に第2トレンチ溝22
を形成し、この第2トレンチ溝22の表面に酸化膜24
を被覆し、ポリシリコン24を充填し、第2トレンチ溝
22に挟まれた箇所に第2nバッファ領域17を形成
し、逆バイアス時の空乏層の伸びが第2nバッファ領域
17を飛び越してn- ドリフト領域19へ広がるように
することで、順耐圧と同等の逆耐圧をPT型構造で得る
ことができる。
Description
用いられる半導体装置で、特に、双方向IGBT(絶縁
ゲート型バイポーラトランジスタ)モジュールを構成す
る逆阻止IGBTなどの半導体装置およびその製造方法
に関する。
型プレーナゲート逆阻止IGBTの要部断面図である。
この逆阻止IGBTを2個逆並列に接続して双方向IG
BTモジュールを構成し、このモジュールを交流−交流
直接変換回路に適用することで、回路の損失を大幅に低
減することができる。NPT型逆阻止IGBTのn- ド
リフト領域61の厚さは耐圧600Vクラスで約100
μm、1200Vクラスで約180μmである。n- ド
リフト領域61の厚さが薄いと順逆いずれかのバイアス
を加えた際に比較的低い電圧でn- ドリフト領域61が
完全空乏化してしまい、耐圧が低下する。従って耐圧を
得るためには十分な厚さのn- ドリフト領域61が必要
である。しかし、n- ドリフト領域61の厚さを厚くす
ると、定常オン状態時にはオン電圧が上昇し、またター
ンオフ時には蓄積キャリアが多いことにより損失が大き
い。
領域、52はpベース領域、53は耐圧構造のガードリ
ングを形成するp領域、54はnエミッタ領域、55は
ゲート絶縁膜、56はゲート電極、57は層間絶縁膜、
58はエミッタ電極、59はpコレクタ領域、60はコ
レクタ電極、200はn型半導体基板である。つぎに、
図22はPT(パンチスルー)型単方向IGBTの要部
断面図を示す。図22のような裏面バッファ付きPT
(パンチスルー)型単方向IGBTは、順バイアス時に
空乏層がnバッファ領域62で止まるため、n- ドリフ
ト領域61の厚さを薄くできる。600Vクラスで70
μm、1200Vクラスで120μm程度まで薄くする
ことが可能である。従って、オン電圧およびターンオフ
損失を低減することが可能である。
IGBTモジュールとして使用する場合には、順バイア
スと同等の逆バイアスも印加される。図22のPT型単
方向IGBTに逆バイアスを印加すると、裏面側に形成
されるnバッファ領域62と裏面のコレクタ領域59か
らなるpn接合部より空乏層が成長するが、nバッファ
領域62が高不純物濃度であるために空乏層が十分伸び
ることができないため、十分な逆耐圧を得ることができ
ない。
49号公報で開示されている両面貼り合せ型双方向IG
BTの要部断面図である。図23においては、張り合わ
せ面を境にして対称な構造としているので、両面に形成
されたトレンチ溝59の効果で、nバッファ領域76が
あるにもかかわらず空乏層を十分伸ばすことが可能であ
り、PT型構造にして十分大きな順逆耐圧が得られる。
従って、高耐圧と低損失を両立させることができる。
温貼り合せ技術が必要であり、また両面デバイス用のパ
ッケージ技術が必要であり、その技術は未だ実現してい
ない。尚、図中の77はpベース領域、79はトレンチ
溝、80はゲート絶縁膜、81はゲート電極、82はn
エミッタ領域、83は層間絶縁膜、84は主電極、85
は張り合わせ面である。この双方向IGBTチップは上
部と下部の表面構造は同一であるため、下部の説明は省
略している。
て、順耐圧と同等の逆耐圧を確保できる薄いドリフト領
域を有するPT型の逆阻止IGBTなどの半導体装置と
その製造方法を提供することにある。
めに、第1導電形の半導体基板の第1主面の表面層に形
成された半導体基板より高不純物濃度の第1導電形の第
1バッファ領域と、該第1バッファ領域の表面層に形成
した第2導電形のベース領域と、前記第1主面の表面か
ら前記第1バッファ領域を貫通し、前記半導体基板に達
する第1トレンチ溝と、前記ベース領域の表面層に形成
され前記第1トレンチ溝の側面と接し、選択的に形成さ
れた第1導電形のエミッタ領域と、前記第1トレンチ溝
の表面に形成されたゲート絶縁膜と、前記第1トレンチ
溝を埋め込むようにゲート絶縁膜上に形成されたゲート
電極と、前記エミッタ領域上および露出した前記ベース
領域上に形成されたエミッタ電極と、前記半導体基板の
第2主面の表面層に形成された半導体基板より高不純物
濃度の第1導電形の第2バッファ領域と、前記第2主面
の表面から前記第2バッファ領域を貫通し前記半導体基
板に達する第2トレンチ溝と、前記第2バッファ領域の
表面層全域に形成され前記第2トレンチ溝の側面と接す
る第2導電形のコレクタ領域と、前記第2トレンチ溝の
表面に形成された絶縁膜と、前記第2トレンチ溝の絶縁
膜上に形成された導電層と、前記第2トレンチ溝の絶縁
膜上、導電膜上および前記コレクタ領域上に形成された
コレクタ電極とを具備する構成とする。
の表面層に形成された半導体基板より高不純物濃度の第
1導電形の第1バッファ領域と、該第1バッファ領域の
表面層に形成した第2導電形のベース領域と、前記第1
主面の表面から前記第1バッファ領域を貫通し、前記半
導体基板に達する第1トレンチ溝と、前記ベース領域の
表面層に形成され前記第1トレンチ溝の側面と接し、選
択的に形成された第1導電形のエミッタ領域と、前記第
1トレンチ溝の表面に形成されたゲート絶縁膜と、前記
第1トレンチ溝を埋め込むようにゲート絶縁膜上に形成
されたゲート電極と、前記エミッタ領域上および露出し
た前記ベース領域上に形成されたエミッタ電極と、前記
半導体基板の第2主面の表面層に形成された半導体基板
より高不純物濃度の第1導電形の第2バッファ領域と、
前記第2主面の表面から前記第2バッファ領域を貫通し
前記半導体基板に達する第2トレンチ溝と、前記第2バ
ッファ領域の表面層全域に形成され前記第2トレンチ溝
の側面と接する第2導電形のコレクタ領域と、前記第2
トレンチ溝に形成された絶縁膜と、該絶縁膜上および前
記コレクタ領域上に形成されたコレクタ電極とを具備す
る構成とするとよい。
の表面層に半導体基板より高不純物濃度の第1導電形の
第1バッファ領域を形成する工程と、該第1バッファ領
域の表面層に第2導電形のベース領域を形成する工程
と、前記第1主面の表面から前記第1バッファ領域を貫
通し、前記半導体基板に達する第1トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第1トレンチ
溝の側面と接し、選択的に第1導電形のエミッタ領域を
形成する工程と、前記第1トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第1トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第2
主面の表面層に半導体基板より高不純物濃度の第1導電
形の第2バッファ領域を形成する工程と、前記第2バッ
ファ領域の表面層全域に第2導電形のコレクタ領域を形
成する工程と、前記第2主面の表面から前記第2バッフ
ァ領域を貫通し前記半導体基板に達する第2トレンチ溝
を形成する工程と、該第2トレンチ溝の表面に絶縁膜を
形成する工程と、前記第2トレンチ溝の絶縁膜上に導電
膜を形成する工程と、前記第2トレンチ溝の絶縁膜上、
前記導電膜上および前記コレクタ領域上にコレクタ電極
を形成する工程とを有する半導体装置の製造方法であっ
て、前記第2バッファ領域、第2トレンチ溝の表面を被
覆する絶縁膜およびコレクタ電極を500℃以下の低温
プロセスで形成するとよい。
の表面層に半導体基板より高不純物濃度の第1導電形の
第1バッファ領域を形成する工程と、該第1バッファ領
域の表面層に第2導電形のベース領域を形成する工程
と、前記第1主面の表面から前記第1バッファ領域を貫
通し、前記半導体基板に達する第1トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第1トレンチ
溝の側面と接し、選択的に第1導電形のエミッタ領域を
形成する工程と、前記第1トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第1トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第2
主面の表面層に半導体基板より高不純物濃度の第1導電
形の第2バッファ領域を形成する工程と、該第2バッフ
ァ領域の表面層全域に第2導電形のコレクタ領域を形成
する工程と、前記第2主面の表面から前記第2バッファ
領域を貫通し前記半導体基板に達する第2トレンチ溝を
形成する工程と、該第2トレンチ溝を絶縁膜で充填する
工程と、前記第2トレンチ溝の絶縁膜上および前記コレ
クタ領域上にコレクタ電極を形成する工程とを有する半
導体装置の製造方法であって、前記第2バッファ領域、
コレクタ領域、第2トレンチ溝を充填する絶縁膜および
コレクタ電極を500℃以下の低温プロセスで形成する
とよい。 〔作用〕このように、両面にトレンチ構造を設け、それ
らのトレンチ構造部に挟まれた領域にバッファ領域を形
成することで、順逆いずれのバイアス時においても空乏
層の伸びはじめにおいては、トレンチ溝の効果により空
乏層が伸び易く、空乏層がドリフト領域を貫通した後は
バッファ領域が空乏層の伸びを抑制し、十分な順、逆耐
圧を得ることができる。
半導体装置の要部断面図である。ここでは第1導電形を
n形としたが、逆としても構わない。n形の半導体基板
100の一方の主面の表面層に第1トレンチ溝9を形成
し、第1トレンチ溝9の側壁と底面にゲート酸化膜10
を形成し、この第1トレンチ溝9に挟まれる半導体基板
100の表面層にpベース領域7を形成し、このpベー
ス領域7の表面層に、第1トレンチ溝と接するように選
択的にnエミッタ領域12を形成し、前記第1トレンチ
溝9のゲート酸化膜10上にゲート電極11となるポリ
シリコンを充填し、nエミッタ領域12上にエミッタ電
極14を形成する。
第2トレンチ溝22を形成し、第2トレンチ溝22の側
壁と底面に酸化膜23を形成し、この第2トレンチ溝2
2に挟まれる半導体基板100の表面層にnバッファ領
域17を形成し、このnバッファ領域17の表面層に、
第2トレンチ溝22の側壁に接するpコレクタ領域18
を形成し、第2トレンチ溝22内にコレクタ電極の一部
となるポリシリコン24を充填し、このポリシリコン2
4上とpコレクタ領域18上にコレクタ電極25を形成
する。
主面から他方の主面に亘るp領域の分離領域4が形成さ
れる。このようにコレクタ側に第2トレンチ溝22を形
成することで、逆バイアスした場合に、空乏層が第2n
バッファ領域17を飛び越してn- ドリフト領域19へ
伸びやすくなり、その結果、第2トレンチ溝22がない
場合と比べて、逆耐圧が確保し易くなる。この構造とす
ることで、PT型構造とした場合でも、順耐圧と同等の
逆耐圧を確保することができる。
を設けることで、n- ドリフト領域19の厚さを薄くで
きるため、高耐圧を得つつオン電圧およびターンオフ損
失の低減が可能である。尚、図中の8は耐圧構造となる
ガードリングなどのp領域である。つぎに、図1の半導
体装置の製造方法を説明する。
造方法であり、工程順に示した要部工程断面図である。
この半導体装置の製造方法は、1200V耐圧のPT型
の逆阻止IGBTを例とした場合であり、図1の半導体
装置の製造方法である。厚さが525μmで、不純物濃
度が8×1013cm-3のFZウェハ(未拡散層がn- ド
リフト層19となる)の表面に、厚さ1.6μmの初期
酸化膜1を形成し、デバイス周辺部(チップ外周部)
に、100μm幅で初期酸化膜1を選択的にエッチング
して開口部2を形成する(図2)。
(図3)、1200℃以上の温度において深さ120μ
mまでボロンを拡散してp形の分離層領域4を形成する
(図4)。ドーズ量3×1013cm-2のリンイオンを照
射した後に1150℃×120分の熱拡散を行い、第1
nバッファ領域6を形成する(図5)。つぎに、ドーズ
量2×1014cm-2のボロンイオンを照射した後に11
50℃×20分の熱拡散を行いpベース領域7を形成す
る(図6)。
およびnバッファ領域6を貫くように、幅1.4μm、
ピッチ4.5μm、深さ4μmの第1トレンチ溝9を形
成し、第1トレンチ溝9の表面には厚さ0.1μmのゲ
ート酸化膜10を形成し、このゲート酸化膜10を介し
て第1トレンチ溝9にポリシリコンを充填してゲート電
極11を形成する(図7)。
8)、層間絶縁膜13を形成し、エミッタ電極14を形
成する(図9)。つぎに、裏面16を削り、ウェハ厚を
130μmにする(図10)。つぎに、裏面16から加
速エネルギー45keVで1×1013cm-2のボロンを
イオン注入し、さらに加速エネルギー360keVで2
×1012cm-2のリンをイオン注入し、1時間のアニー
ルを行うことで、pコレクタ領域18および第2nバッ
ファ領域17を形成する(図11)。
し、パターニングを行い、第2トレンチ溝を形成する箇
所に開口部21を形成する(図12)。つぎに、レジス
ト20をマスクとしてエッチングにより深さ2μm、幅
8μm、ピッチ16μmの第2トレンチ溝22を形成す
る(図13)。この第2トレンチ溝22はストライプ構
造でも、セル構造でもどちらでもよい。また、表面構造
とのアライメントを取る必要は無い。
ズマCVDにより300℃程度で第2トレンチ溝22内
に厚さ0.2μmの酸化膜23を堆積させる(図1
4)。この酸化膜23は塗布剤によって堆積させること
も可能である。つぎに、低温CVDによりポリシリコン
24を第2トレンチ溝22内部に堆積させ、第2トレン
チ溝22を完全に埋める(図15)。
ポリシリコンをエッチバックし、さらに裏面の酸化膜2
3を除去する(図16)。つぎに、蒸着またはスパッタ
によりコレクタ電極25を形成し、ウェハをチップ化し
てPT型逆阻止IGBTが製造される(図17)。前記
の、pコレクタ領域18と第2nバッファ領域17のア
ニール温度は350℃から500℃とする。好ましく
は、350℃から450℃がよい。350℃未満の温度
では、ボロンとリンの活性化率が低くなり過ぎる。ま
た、500℃を超えるとアルミで形成したエミッタ電極
14とnエミッタ領域12との界面にシリコンが析出し
て接触抵抗が増大する。
ッタ後の熱処理温度は、350℃から420℃程度と
し、好ましくは380℃付近がよい。これは、350℃
未満ではpコレクタ領域18とコレクタ電極25の密着
性が悪くなり、420℃を超えるとアルミで形成された
コレクタ電極25とpコレクタ領域18の界面にシリコ
ンが析出して、接触抵抗が増大するためである。
装置の要部断面図である。図1との違いは、第2トレン
チ溝22内を絶縁膜26で充填した点である。この絶縁
膜26は図14と同じ酸化膜で構わない。図1と比べる
と逆バイアスした場合に、絶縁膜26で電圧の殆どを維
持するために、第2トレンチ溝22底部のn- ドリフト
領域19への空乏層の伸びが小さくなるために、図1よ
り逆耐圧の確保が多少困難となる。
製造方法であり、工程順に示した要部工程断面図であ
る。図19の前の工程は図13以前の工程と同じであ
り、図20以降の工程は図17の工程となる。この製造
方法において、第1実施例の半導体装置の製造方法との
違いは、図14の工程で第2トレンチ溝22の表面を酸
化膜23で被覆しているが、図19の工程では、第2ト
レンチ溝22を絶縁膜26で充填する工程とした点と、
その後、図20のようにCMP(ChemicalMe
chanical Polishing)法でその表面
を平坦化する工程が追加されている点である。
被覆されたトレンチ溝とバッファ領域を形成すること
で、n- ドリフト領域を薄くしても、順、逆同等の耐圧
を確保できて、高耐圧、低オン電圧、かつ低ターンオフ
損失のPT型逆阻止IGBTを実現できる。
て双方向IGBTモジュールとし、このモジュールを交
流−交流直接変換回路に適用することで、効率の高い電
力変換が可能になる。
図
断面図
断面図
断面図
断面図
断面図
断面図
断面図
程断面図
工程断面図
工程断面図
工程断面図
工程断面図
工程断面図
工程断面図
工程断面図
面図
造工程断面図
Tの要部断面図
Tの要部断面図
断面図
Claims (4)
- 【請求項1】第1導電形の半導体基板の第1主面の表面
層に形成された半導体基板より高不純物濃度の第1導電
形の第1バッファ領域と、該第1バッファ領域の表面層
に形成した第2導電形のベース領域と、前記第1主面の
表面から前記第1バッファ領域を貫通し、前記半導体基
板に達する第1トレンチ溝と、前記ベース領域の表面層
に形成され前記第1トレンチ溝の側面と接し、選択的に
形成された第1導電形のエミッタ領域と、前記第1トレ
ンチ溝の表面に形成されたゲート絶縁膜と、前記第1ト
レンチ溝を埋め込むようにゲート絶縁膜上に形成された
ゲート電極と、前記エミッタ領域上および露出した前記
ベース領域上に形成されたエミッタ電極と、前記半導体
基板の第2主面の表面層に形成された半導体基板より高
不純物濃度の第1導電形の第2バッファ領域と、前記第
2主面の表面から前記第2バッファ領域を貫通し前記半
導体基板に達する第2トレンチ溝と、前記第2バッファ
領域の表面層全域に形成され前記第2トレンチ溝の側面
と接する第2導電形のコレクタ領域と、前記第2トレン
チ溝の表面に形成された絶縁膜と、前記第2トレンチ溝
の絶縁膜上に形成された導電層と、前記第2トレンチ溝
の絶縁膜上、導電膜上および前記コレクタ領域上に形成
されたコレクタ電極とを具備することを特徴とする半導
体装置。 - 【請求項2】第1導電形の半導体基板の第1主面の表面
層に形成された半導体基板より高不純物濃度の第1導電
形の第1バッファ領域と、該第1バッファ領域の表面層
に形成した第2導電形のベース領域と、前記第1主面の
表面から前記第1バッファ領域を貫通し、前記半導体基
板に達する第1トレンチ溝と、前記ベース領域の表面層
に形成され前記第1トレンチ溝の側面と接し、選択的に
形成された第1導電形のエミッタ領域と、前記第1トレ
ンチ溝の表面に形成されたゲート絶縁膜と、前記第1ト
レンチ溝を埋め込むようにゲート絶縁膜上に形成された
ゲート電極と、前記エミッタ領域上および露出した前記
ベース領域上に形成されたエミッタ電極と、前記半導体
基板の第2主面の表面層に形成された半導体基板より高
不純物濃度の第1導電形の第2バッファ領域と、前記第
2主面の表面から前記第2バッファ領域を貫通し前記半
導体基板に達する第2トレンチ溝と、前記第2バッファ
領域の表面層全域に形成され前記第2トレンチ溝の側面
と接する第2導電形のコレクタ領域と、前記第2トレン
チ溝に形成された絶縁膜と、該絶縁膜上および前記コレ
クタ領域上に形成されたコレクタ電極とを具備すること
を特徴とする半導体装置。 - 【請求項3】第1導電形の半導体基板の第1主面の表面
層に半導体基板より高不純物濃度の第1導電形の第1バ
ッファ領域を形成する工程と、該第1バッファ領域の表
面層に第2導電形のベース領域を形成する工程と、前記
第1主面の表面から前記第1バッファ領域を貫通し、前
記半導体基板に達する第1トレンチ溝を形成する工程
と、前記ベース領域の表面層に前記第1トレンチ溝の側
面と接し、選択的に第1導電形のエミッタ領域を形成す
る工程と、前記第1トレンチ溝の表面にゲート絶縁膜を
形成する工程と、前記第1トレンチ溝を埋め込むように
ゲート絶縁膜上にゲート電極を形成する工程と、前記エ
ミッタ領域上および露出した前記ベース領域上にエミッ
タ電極を形成する工程と、前記半導体基板の第2主面の
表面層に半導体基板より高不純物濃度の第1導電形の第
2バッファ領域を形成する工程と、前記第2バッファ領
域の表面層全域に第2導電形のコレクタ領域を形成する
工程と、前記第2主面の表面から前記第2バッファ領域
を貫通し前記半導体基板に達する第2トレンチ溝を形成
する工程と、該第2トレンチ溝の表面に絶縁膜を形成す
る工程と、前記第2トレンチ溝の絶縁膜上に導電膜を形
成する工程と、前記第2トレンチ溝の絶縁膜上、前記導
電膜上および前記コレクタ領域上にコレクタ電極を形成
する工程とを有する半導体装置の製造方法であって、前
記第2バッファ領域、第2トレンチ溝の表面を被覆する
絶縁膜およびコレクタ電極を500℃以下の低温プロセ
スで形成することを特徴とする半導体装置の製造方法。 - 【請求項4】第1導電形の半導体基板の第1主面の表面
層に半導体基板より高不純物濃度の第1導電形の第1バ
ッファ領域を形成する工程と、該第1バッファ領域の表
面層に第2導電形のベース領域を形成する工程と、前記
第1主面の表面から前記第1バッファ領域を貫通し、前
記半導体基板に達する第1トレンチ溝を形成する工程
と、前記ベース領域の表面層に前記第1トレンチ溝の側
面と接し、選択的に第1導電形のエミッタ領域を形成す
る工程と、前記第1トレンチ溝の表面にゲート絶縁膜を
形成する工程と、前記第1トレンチ溝を埋め込むように
ゲート絶縁膜上にゲート電極を形成する工程と、前記エ
ミッタ領域上および露出した前記ベース領域上にエミッ
タ電極を形成する工程と、前記半導体基板の第2主面の
表面層に半導体基板より高不純物濃度の第1導電形の第
2バッファ領域を形成する工程と、該第2バッファ領域
の表面層全域に第2導電形のコレクタ領域を形成する工
程と、前記第2主面の表面から前記第2バッファ領域を
貫通し前記半導体基板に達する第2トレンチ溝を形成す
る工程と、該第2トレンチ溝を絶縁膜で充填する工程
と、前記第2トレンチ溝の絶縁膜上および前記コレクタ
領域上にコレクタ電極を形成する工程とを有する半導体
装置の製造方法であって、前記第2バッファ領域、コレ
クタ領域、第2トレンチ溝を充填する絶縁膜およびコレ
クタ電極を500℃以下の低温プロセスで形成すること
を特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002124560A JP3918625B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置およびその製造方法 |
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---|---|---|---|
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Publication Number | Publication Date |
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