JP2003318399A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003318399A JP2003318399A JP2002124560A JP2002124560A JP2003318399A JP 2003318399 A JP2003318399 A JP 2003318399A JP 2002124560 A JP2002124560 A JP 2002124560A JP 2002124560 A JP2002124560 A JP 2002124560A JP 2003318399 A JP2003318399 A JP 2003318399A
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Abstract
(57)【要約】
【課題】順耐圧と同等の逆耐圧を確保できる薄いドリフ
ト領域を有するＰＴ型の逆阻止ＩＧＢＴなどの半導体装
置とその製造方法を提供する。 【解決手段】コレクタ電極２５側に第２トレンチ溝２２
を形成し、この第２トレンチ溝２２の表面に酸化膜２４
を被覆し、ポリシリコン２４を充填し、第２トレンチ溝
２２に挟まれた箇所に第２ｎバッファ領域１７を形成
し、逆バイアス時の空乏層の伸びが第２ｎバッファ領域
１７を飛び越してｎ- ドリフト領域１９へ広がるように
することで、順耐圧と同等の逆耐圧をＰＴ型構造で得る
ことができる。
ト領域を有するＰＴ型の逆阻止ＩＧＢＴなどの半導体装
置とその製造方法を提供する。 【解決手段】コレクタ電極２５側に第２トレンチ溝２２
を形成し、この第２トレンチ溝２２の表面に酸化膜２４
を被覆し、ポリシリコン２４を充填し、第２トレンチ溝
２２に挟まれた箇所に第２ｎバッファ領域１７を形成
し、逆バイアス時の空乏層の伸びが第２ｎバッファ領域
１７を飛び越してｎ- ドリフト領域１９へ広がるように
することで、順耐圧と同等の逆耐圧をＰＴ型構造で得る
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置に
用いられる半導体装置で、特に、双方向ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）モジュールを構成す
る逆阻止ＩＧＢＴなどの半導体装置およびその製造方法
に関する。
用いられる半導体装置で、特に、双方向ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）モジュールを構成す
る逆阻止ＩＧＢＴなどの半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】図２１はＮＰＴ（ノン・パンチスルー）
型プレーナゲート逆阻止ＩＧＢＴの要部断面図である。
この逆阻止ＩＧＢＴを２個逆並列に接続して双方向ＩＧ
ＢＴモジュールを構成し、このモジュールを交流−交流
直接変換回路に適用することで、回路の損失を大幅に低
減することができる。ＮＰＴ型逆阻止ＩＧＢＴのｎ- ド
リフト領域６１の厚さは耐圧６００Ｖクラスで約１００
μｍ、１２００Ｖクラスで約１８０μｍである。ｎ- ド
リフト領域６１の厚さが薄いと順逆いずれかのバイアス
を加えた際に比較的低い電圧でｎ- ドリフト領域６１が
完全空乏化してしまい、耐圧が低下する。従って耐圧を
得るためには十分な厚さのｎ- ドリフト領域６１が必要
である。しかし、ｎ- ドリフト領域６１の厚さを厚くす
ると、定常オン状態時にはオン電圧が上昇し、またター
ンオフ時には蓄積キャリアが多いことにより損失が大き
い。
型プレーナゲート逆阻止ＩＧＢＴの要部断面図である。
この逆阻止ＩＧＢＴを２個逆並列に接続して双方向ＩＧ
ＢＴモジュールを構成し、このモジュールを交流−交流
直接変換回路に適用することで、回路の損失を大幅に低
減することができる。ＮＰＴ型逆阻止ＩＧＢＴのｎ- ド
リフト領域６１の厚さは耐圧６００Ｖクラスで約１００
μｍ、１２００Ｖクラスで約１８０μｍである。ｎ- ド
リフト領域６１の厚さが薄いと順逆いずれかのバイアス
を加えた際に比較的低い電圧でｎ- ドリフト領域６１が
完全空乏化してしまい、耐圧が低下する。従って耐圧を
得るためには十分な厚さのｎ- ドリフト領域６１が必要
である。しかし、ｎ- ドリフト領域６１の厚さを厚くす
ると、定常オン状態時にはオン電圧が上昇し、またター
ンオフ時には蓄積キャリアが多いことにより損失が大き
い。
【０００３】尚、図中の５１はｐ領域で形成される分離
領域、５２はｐベース領域、５３は耐圧構造のガードリ
ングを形成するｐ領域、５４はｎエミッタ領域、５５は
ゲート絶縁膜、５６はゲート電極、５７は層間絶縁膜、
５８はエミッタ電極、５９はｐコレクタ領域、６０はコ
レクタ電極、２００はｎ型半導体基板である。つぎに、
図２２はＰＴ（パンチスルー）型単方向ＩＧＢＴの要部
断面図を示す。図２２のような裏面バッファ付きＰＴ
（パンチスルー）型単方向ＩＧＢＴは、順バイアス時に
空乏層がｎバッファ領域６２で止まるため、ｎ- ドリフ
ト領域６１の厚さを薄くできる。６００Ｖクラスで７０
μｍ、１２００Ｖクラスで１２０μｍ程度まで薄くする
ことが可能である。従って、オン電圧およびターンオフ
損失を低減することが可能である。
領域、５２はｐベース領域、５３は耐圧構造のガードリ
ングを形成するｐ領域、５４はｎエミッタ領域、５５は
ゲート絶縁膜、５６はゲート電極、５７は層間絶縁膜、
５８はエミッタ電極、５９はｐコレクタ領域、６０はコ
レクタ電極、２００はｎ型半導体基板である。つぎに、
図２２はＰＴ（パンチスルー）型単方向ＩＧＢＴの要部
断面図を示す。図２２のような裏面バッファ付きＰＴ
（パンチスルー）型単方向ＩＧＢＴは、順バイアス時に
空乏層がｎバッファ領域６２で止まるため、ｎ- ドリフ
ト領域６１の厚さを薄くできる。６００Ｖクラスで７０
μｍ、１２００Ｖクラスで１２０μｍ程度まで薄くする
ことが可能である。従って、オン電圧およびターンオフ
損失を低減することが可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、双方向
ＩＧＢＴモジュールとして使用する場合には、順バイア
スと同等の逆バイアスも印加される。図２２のＰＴ型単
方向ＩＧＢＴに逆バイアスを印加すると、裏面側に形成
されるｎバッファ領域６２と裏面のコレクタ領域５９か
らなるｐｎ接合部より空乏層が成長するが、ｎバッファ
領域６２が高不純物濃度であるために空乏層が十分伸び
ることができないため、十分な逆耐圧を得ることができ
ない。
ＩＧＢＴモジュールとして使用する場合には、順バイア
スと同等の逆バイアスも印加される。図２２のＰＴ型単
方向ＩＧＢＴに逆バイアスを印加すると、裏面側に形成
されるｎバッファ領域６２と裏面のコレクタ領域５９か
らなるｐｎ接合部より空乏層が成長するが、ｎバッファ
領域６２が高不純物濃度であるために空乏層が十分伸び
ることができないため、十分な逆耐圧を得ることができ
ない。
【０００５】また、図２３は、特開２００１−３２００
４９号公報で開示されている両面貼り合せ型双方向ＩＧ
ＢＴの要部断面図である。図２３においては、張り合わ
せ面を境にして対称な構造としているので、両面に形成
されたトレンチ溝５９の効果で、ｎバッファ領域７６が
あるにもかかわらず空乏層を十分伸ばすことが可能であ
り、ＰＴ型構造にして十分大きな順逆耐圧が得られる。
従って、高耐圧と低損失を両立させることができる。
４９号公報で開示されている両面貼り合せ型双方向ＩＧ
ＢＴの要部断面図である。図２３においては、張り合わ
せ面を境にして対称な構造としているので、両面に形成
されたトレンチ溝５９の効果で、ｎバッファ領域７６が
あるにもかかわらず空乏層を十分伸ばすことが可能であ
り、ＰＴ型構造にして十分大きな順逆耐圧が得られる。
従って、高耐圧と低損失を両立させることができる。
【０００６】しかし、１００μｍ以下の超薄ウェハの低
温貼り合せ技術が必要であり、また両面デバイス用のパ
ッケージ技術が必要であり、その技術は未だ実現してい
ない。尚、図中の７７はｐベース領域、７９はトレンチ
溝、８０はゲート絶縁膜、８１はゲート電極、８２はｎ
エミッタ領域、８３は層間絶縁膜、８４は主電極、８５
は張り合わせ面である。この双方向ＩＧＢＴチップは上
部と下部の表面構造は同一であるため、下部の説明は省
略している。
温貼り合せ技術が必要であり、また両面デバイス用のパ
ッケージ技術が必要であり、その技術は未だ実現してい
ない。尚、図中の７７はｐベース領域、７９はトレンチ
溝、８０はゲート絶縁膜、８１はゲート電極、８２はｎ
エミッタ領域、８３は層間絶縁膜、８４は主電極、８５
は張り合わせ面である。この双方向ＩＧＢＴチップは上
部と下部の表面構造は同一であるため、下部の説明は省
略している。
【０００７】この発明の目的は、前記の課題を解決し
て、順耐圧と同等の逆耐圧を確保できる薄いドリフト領
域を有するＰＴ型の逆阻止ＩＧＢＴなどの半導体装置と
その製造方法を提供することにある。
て、順耐圧と同等の逆耐圧を確保できる薄いドリフト領
域を有するＰＴ型の逆阻止ＩＧＢＴなどの半導体装置と
その製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の半導体基板の第１主面の表面層に形
成された半導体基板より高不純物濃度の第１導電形の第
１バッファ領域と、該第１バッファ領域の表面層に形成
した第２導電形のベース領域と、前記第１主面の表面か
ら前記第１バッファ領域を貫通し、前記半導体基板に達
する第１トレンチ溝と、前記ベース領域の表面層に形成
され前記第１トレンチ溝の側面と接し、選択的に形成さ
れた第１導電形のエミッタ領域と、前記第１トレンチ溝
の表面に形成されたゲート絶縁膜と、前記第１トレンチ
溝を埋め込むようにゲート絶縁膜上に形成されたゲート
電極と、前記エミッタ領域上および露出した前記ベース
領域上に形成されたエミッタ電極と、前記半導体基板の
第２主面の表面層に形成された半導体基板より高不純物
濃度の第１導電形の第２バッファ領域と、前記第２主面
の表面から前記第２バッファ領域を貫通し前記半導体基
板に達する第２トレンチ溝と、前記第２バッファ領域の
表面層全域に形成され前記第２トレンチ溝の側面と接す
る第２導電形のコレクタ領域と、前記第２トレンチ溝の
表面に形成された絶縁膜と、前記第２トレンチ溝の絶縁
膜上に形成された導電層と、前記第２トレンチ溝の絶縁
膜上、導電膜上および前記コレクタ領域上に形成された
コレクタ電極とを具備する構成とする。
めに、第１導電形の半導体基板の第１主面の表面層に形
成された半導体基板より高不純物濃度の第１導電形の第
１バッファ領域と、該第１バッファ領域の表面層に形成
した第２導電形のベース領域と、前記第１主面の表面か
ら前記第１バッファ領域を貫通し、前記半導体基板に達
する第１トレンチ溝と、前記ベース領域の表面層に形成
され前記第１トレンチ溝の側面と接し、選択的に形成さ
れた第１導電形のエミッタ領域と、前記第１トレンチ溝
の表面に形成されたゲート絶縁膜と、前記第１トレンチ
溝を埋め込むようにゲート絶縁膜上に形成されたゲート
電極と、前記エミッタ領域上および露出した前記ベース
領域上に形成されたエミッタ電極と、前記半導体基板の
第２主面の表面層に形成された半導体基板より高不純物
濃度の第１導電形の第２バッファ領域と、前記第２主面
の表面から前記第２バッファ領域を貫通し前記半導体基
板に達する第２トレンチ溝と、前記第２バッファ領域の
表面層全域に形成され前記第２トレンチ溝の側面と接す
る第２導電形のコレクタ領域と、前記第２トレンチ溝の
表面に形成された絶縁膜と、前記第２トレンチ溝の絶縁
膜上に形成された導電層と、前記第２トレンチ溝の絶縁
膜上、導電膜上および前記コレクタ領域上に形成された
コレクタ電極とを具備する構成とする。
【０００９】また、第１導電形の半導体基板の第１主面
の表面層に形成された半導体基板より高不純物濃度の第
１導電形の第１バッファ領域と、該第１バッファ領域の
表面層に形成した第２導電形のベース領域と、前記第１
主面の表面から前記第１バッファ領域を貫通し、前記半
導体基板に達する第１トレンチ溝と、前記ベース領域の
表面層に形成され前記第１トレンチ溝の側面と接し、選
択的に形成された第１導電形のエミッタ領域と、前記第
１トレンチ溝の表面に形成されたゲート絶縁膜と、前記
第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成
されたゲート電極と、前記エミッタ領域上および露出し
た前記ベース領域上に形成されたエミッタ電極と、前記
半導体基板の第２主面の表面層に形成された半導体基板
より高不純物濃度の第１導電形の第２バッファ領域と、
前記第２主面の表面から前記第２バッファ領域を貫通し
前記半導体基板に達する第２トレンチ溝と、前記第２バ
ッファ領域の表面層全域に形成され前記第２トレンチ溝
の側面と接する第２導電形のコレクタ領域と、前記第２
トレンチ溝に形成された絶縁膜と、該絶縁膜上および前
記コレクタ領域上に形成されたコレクタ電極とを具備す
る構成とするとよい。
の表面層に形成された半導体基板より高不純物濃度の第
１導電形の第１バッファ領域と、該第１バッファ領域の
表面層に形成した第２導電形のベース領域と、前記第１
主面の表面から前記第１バッファ領域を貫通し、前記半
導体基板に達する第１トレンチ溝と、前記ベース領域の
表面層に形成され前記第１トレンチ溝の側面と接し、選
択的に形成された第１導電形のエミッタ領域と、前記第
１トレンチ溝の表面に形成されたゲート絶縁膜と、前記
第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成
されたゲート電極と、前記エミッタ領域上および露出し
た前記ベース領域上に形成されたエミッタ電極と、前記
半導体基板の第２主面の表面層に形成された半導体基板
より高不純物濃度の第１導電形の第２バッファ領域と、
前記第２主面の表面から前記第２バッファ領域を貫通し
前記半導体基板に達する第２トレンチ溝と、前記第２バ
ッファ領域の表面層全域に形成され前記第２トレンチ溝
の側面と接する第２導電形のコレクタ領域と、前記第２
トレンチ溝に形成された絶縁膜と、該絶縁膜上および前
記コレクタ領域上に形成されたコレクタ電極とを具備す
る構成とするとよい。
【００１０】また、第１導電形の半導体基板の第１主面
の表面層に半導体基板より高不純物濃度の第１導電形の
第１バッファ領域を形成する工程と、該第１バッファ領
域の表面層に第２導電形のベース領域を形成する工程
と、前記第１主面の表面から前記第１バッファ領域を貫
通し、前記半導体基板に達する第１トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第１トレンチ
溝の側面と接し、選択的に第１導電形のエミッタ領域を
形成する工程と、前記第１トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第１トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第２
主面の表面層に半導体基板より高不純物濃度の第１導電
形の第２バッファ領域を形成する工程と、前記第２バッ
ファ領域の表面層全域に第２導電形のコレクタ領域を形
成する工程と、前記第２主面の表面から前記第２バッフ
ァ領域を貫通し前記半導体基板に達する第２トレンチ溝
を形成する工程と、該第２トレンチ溝の表面に絶縁膜を
形成する工程と、前記第２トレンチ溝の絶縁膜上に導電
膜を形成する工程と、前記第２トレンチ溝の絶縁膜上、
前記導電膜上および前記コレクタ領域上にコレクタ電極
を形成する工程とを有する半導体装置の製造方法であっ
て、前記第２バッファ領域、第２トレンチ溝の表面を被
覆する絶縁膜およびコレクタ電極を５００℃以下の低温
プロセスで形成するとよい。
の表面層に半導体基板より高不純物濃度の第１導電形の
第１バッファ領域を形成する工程と、該第１バッファ領
域の表面層に第２導電形のベース領域を形成する工程
と、前記第１主面の表面から前記第１バッファ領域を貫
通し、前記半導体基板に達する第１トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第１トレンチ
溝の側面と接し、選択的に第１導電形のエミッタ領域を
形成する工程と、前記第１トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第１トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第２
主面の表面層に半導体基板より高不純物濃度の第１導電
形の第２バッファ領域を形成する工程と、前記第２バッ
ファ領域の表面層全域に第２導電形のコレクタ領域を形
成する工程と、前記第２主面の表面から前記第２バッフ
ァ領域を貫通し前記半導体基板に達する第２トレンチ溝
を形成する工程と、該第２トレンチ溝の表面に絶縁膜を
形成する工程と、前記第２トレンチ溝の絶縁膜上に導電
膜を形成する工程と、前記第２トレンチ溝の絶縁膜上、
前記導電膜上および前記コレクタ領域上にコレクタ電極
を形成する工程とを有する半導体装置の製造方法であっ
て、前記第２バッファ領域、第２トレンチ溝の表面を被
覆する絶縁膜およびコレクタ電極を５００℃以下の低温
プロセスで形成するとよい。
【００１１】また、第１導電形の半導体基板の第１主面
の表面層に半導体基板より高不純物濃度の第１導電形の
第１バッファ領域を形成する工程と、該第１バッファ領
域の表面層に第２導電形のベース領域を形成する工程
と、前記第１主面の表面から前記第１バッファ領域を貫
通し、前記半導体基板に達する第１トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第１トレンチ
溝の側面と接し、選択的に第１導電形のエミッタ領域を
形成する工程と、前記第１トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第１トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第２
主面の表面層に半導体基板より高不純物濃度の第１導電
形の第２バッファ領域を形成する工程と、該第２バッフ
ァ領域の表面層全域に第２導電形のコレクタ領域を形成
する工程と、前記第２主面の表面から前記第２バッファ
領域を貫通し前記半導体基板に達する第２トレンチ溝を
形成する工程と、該第２トレンチ溝を絶縁膜で充填する
工程と、前記第２トレンチ溝の絶縁膜上および前記コレ
クタ領域上にコレクタ電極を形成する工程とを有する半
導体装置の製造方法であって、前記第２バッファ領域、
コレクタ領域、第２トレンチ溝を充填する絶縁膜および
コレクタ電極を５００℃以下の低温プロセスで形成する
とよい。 〔作用〕このように、両面にトレンチ構造を設け、それ
らのトレンチ構造部に挟まれた領域にバッファ領域を形
成することで、順逆いずれのバイアス時においても空乏
層の伸びはじめにおいては、トレンチ溝の効果により空
乏層が伸び易く、空乏層がドリフト領域を貫通した後は
バッファ領域が空乏層の伸びを抑制し、十分な順、逆耐
圧を得ることができる。
の表面層に半導体基板より高不純物濃度の第１導電形の
第１バッファ領域を形成する工程と、該第１バッファ領
域の表面層に第２導電形のベース領域を形成する工程
と、前記第１主面の表面から前記第１バッファ領域を貫
通し、前記半導体基板に達する第１トレンチ溝を形成す
る工程と、前記ベース領域の表面層に前記第１トレンチ
溝の側面と接し、選択的に第１導電形のエミッタ領域を
形成する工程と、前記第１トレンチ溝の表面にゲート絶
縁膜を形成する工程と、前記第１トレンチ溝を埋め込む
ようにゲート絶縁膜上にゲート電極を形成する工程と、
前記エミッタ領域上および露出した前記ベース領域上に
エミッタ電極を形成する工程と、前記半導体基板の第２
主面の表面層に半導体基板より高不純物濃度の第１導電
形の第２バッファ領域を形成する工程と、該第２バッフ
ァ領域の表面層全域に第２導電形のコレクタ領域を形成
する工程と、前記第２主面の表面から前記第２バッファ
領域を貫通し前記半導体基板に達する第２トレンチ溝を
形成する工程と、該第２トレンチ溝を絶縁膜で充填する
工程と、前記第２トレンチ溝の絶縁膜上および前記コレ
クタ領域上にコレクタ電極を形成する工程とを有する半
導体装置の製造方法であって、前記第２バッファ領域、
コレクタ領域、第２トレンチ溝を充填する絶縁膜および
コレクタ電極を５００℃以下の低温プロセスで形成する
とよい。 〔作用〕このように、両面にトレンチ構造を設け、それ
らのトレンチ構造部に挟まれた領域にバッファ領域を形
成することで、順逆いずれのバイアス時においても空乏
層の伸びはじめにおいては、トレンチ溝の効果により空
乏層が伸び易く、空乏層がドリフト領域を貫通した後は
バッファ領域が空乏層の伸びを抑制し、十分な順、逆耐
圧を得ることができる。
【００１２】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の要部断面図である。ここでは第１導電形を
ｎ形としたが、逆としても構わない。ｎ形の半導体基板
１００の一方の主面の表面層に第１トレンチ溝９を形成
し、第１トレンチ溝９の側壁と底面にゲート酸化膜１０
を形成し、この第１トレンチ溝９に挟まれる半導体基板
１００の表面層にｐベース領域７を形成し、このｐベー
ス領域７の表面層に、第１トレンチ溝と接するように選
択的にｎエミッタ領域１２を形成し、前記第１トレンチ
溝９のゲート酸化膜１０上にゲート電極１１となるポリ
シリコンを充填し、ｎエミッタ領域１２上にエミッタ電
極１４を形成する。
半導体装置の要部断面図である。ここでは第１導電形を
ｎ形としたが、逆としても構わない。ｎ形の半導体基板
１００の一方の主面の表面層に第１トレンチ溝９を形成
し、第１トレンチ溝９の側壁と底面にゲート酸化膜１０
を形成し、この第１トレンチ溝９に挟まれる半導体基板
１００の表面層にｐベース領域７を形成し、このｐベー
ス領域７の表面層に、第１トレンチ溝と接するように選
択的にｎエミッタ領域１２を形成し、前記第１トレンチ
溝９のゲート酸化膜１０上にゲート電極１１となるポリ
シリコンを充填し、ｎエミッタ領域１２上にエミッタ電
極１４を形成する。
【００１３】半導体基板１００の他方の主面の表面層に
第２トレンチ溝２２を形成し、第２トレンチ溝２２の側
壁と底面に酸化膜２３を形成し、この第２トレンチ溝２
２に挟まれる半導体基板１００の表面層にｎバッファ領
域１７を形成し、このｎバッファ領域１７の表面層に、
第２トレンチ溝２２の側壁に接するｐコレクタ領域１８
を形成し、第２トレンチ溝２２内にコレクタ電極の一部
となるポリシリコン２４を充填し、このポリシリコン２
４上とｐコレクタ領域１８上にコレクタ電極２５を形成
する。
第２トレンチ溝２２を形成し、第２トレンチ溝２２の側
壁と底面に酸化膜２３を形成し、この第２トレンチ溝２
２に挟まれる半導体基板１００の表面層にｎバッファ領
域１７を形成し、このｎバッファ領域１７の表面層に、
第２トレンチ溝２２の側壁に接するｐコレクタ領域１８
を形成し、第２トレンチ溝２２内にコレクタ電極の一部
となるポリシリコン２４を充填し、このポリシリコン２
４上とｐコレクタ領域１８上にコレクタ電極２５を形成
する。
【００１４】また、半導体基板１００の外周部は一方の
主面から他方の主面に亘るｐ領域の分離領域４が形成さ
れる。このようにコレクタ側に第２トレンチ溝２２を形
成することで、逆バイアスした場合に、空乏層が第２ｎ
バッファ領域１７を飛び越してｎ- ドリフト領域１９へ
伸びやすくなり、その結果、第２トレンチ溝２２がない
場合と比べて、逆耐圧が確保し易くなる。この構造とす
ることで、ＰＴ型構造とした場合でも、順耐圧と同等の
逆耐圧を確保することができる。
主面から他方の主面に亘るｐ領域の分離領域４が形成さ
れる。このようにコレクタ側に第２トレンチ溝２２を形
成することで、逆バイアスした場合に、空乏層が第２ｎ
バッファ領域１７を飛び越してｎ- ドリフト領域１９へ
伸びやすくなり、その結果、第２トレンチ溝２２がない
場合と比べて、逆耐圧が確保し易くなる。この構造とす
ることで、ＰＴ型構造とした場合でも、順耐圧と同等の
逆耐圧を確保することができる。
【００１５】また、第１、第２ｎバッファ領域６、１７
を設けることで、ｎ- ドリフト領域１９の厚さを薄くで
きるため、高耐圧を得つつオン電圧およびターンオフ損
失の低減が可能である。尚、図中の８は耐圧構造となる
ガードリングなどのｐ領域である。つぎに、図１の半導
体装置の製造方法を説明する。
を設けることで、ｎ- ドリフト領域１９の厚さを薄くで
きるため、高耐圧を得つつオン電圧およびターンオフ損
失の低減が可能である。尚、図中の８は耐圧構造となる
ガードリングなどのｐ領域である。つぎに、図１の半導
体装置の製造方法を説明する。
【００１６】図２から図１７は、図１の半導体装置の製
造方法であり、工程順に示した要部工程断面図である。
この半導体装置の製造方法は、１２００Ｖ耐圧のＰＴ型
の逆阻止ＩＧＢＴを例とした場合であり、図１の半導体
装置の製造方法である。厚さが５２５μｍで、不純物濃
度が８×１０13ｃｍ-3のＦＺウェハ（未拡散層がｎ- ド
リフト層１９となる）の表面に、厚さ１．６μｍの初期
酸化膜１を形成し、デバイス周辺部（チップ外周部）
に、１００μｍ幅で初期酸化膜１を選択的にエッチング
して開口部２を形成する（図２）。
造方法であり、工程順に示した要部工程断面図である。
この半導体装置の製造方法は、１２００Ｖ耐圧のＰＴ型
の逆阻止ＩＧＢＴを例とした場合であり、図１の半導体
装置の製造方法である。厚さが５２５μｍで、不純物濃
度が８×１０13ｃｍ-3のＦＺウェハ（未拡散層がｎ- ド
リフト層１９となる）の表面に、厚さ１．６μｍの初期
酸化膜１を形成し、デバイス周辺部（チップ外周部）
に、１００μｍ幅で初期酸化膜１を選択的にエッチング
して開口部２を形成する（図２）。
【００１７】つぎに、表面にボロンソース３を塗布し
（図３）、１２００℃以上の温度において深さ１２０μ
ｍまでボロンを拡散してｐ形の分離層領域４を形成する
（図４）。ドーズ量３×１０13ｃｍ-2のリンイオンを照
射した後に１１５０℃×１２０分の熱拡散を行い、第１
ｎバッファ領域６を形成する（図５）。つぎに、ドーズ
量２×１０14ｃｍ-2のボロンイオンを照射した後に１１
５０℃×２０分の熱拡散を行いｐベース領域７を形成す
る（図６）。
（図３）、１２００℃以上の温度において深さ１２０μ
ｍまでボロンを拡散してｐ形の分離層領域４を形成する
（図４）。ドーズ量３×１０13ｃｍ-2のリンイオンを照
射した後に１１５０℃×１２０分の熱拡散を行い、第１
ｎバッファ領域６を形成する（図５）。つぎに、ドーズ
量２×１０14ｃｍ-2のボロンイオンを照射した後に１１
５０℃×２０分の熱拡散を行いｐベース領域７を形成す
る（図６）。
【００１８】つぎに、シリコン表面からｐベース領域７
およびｎバッファ領域６を貫くように、幅１．４μｍ、
ピッチ４．５μｍ、深さ４μｍの第１トレンチ溝９を形
成し、第１トレンチ溝９の表面には厚さ０．１μｍのゲ
ート酸化膜１０を形成し、このゲート酸化膜１０を介し
て第１トレンチ溝９にポリシリコンを充填してゲート電
極１１を形成する（図７）。
およびｎバッファ領域６を貫くように、幅１．４μｍ、
ピッチ４．５μｍ、深さ４μｍの第１トレンチ溝９を形
成し、第１トレンチ溝９の表面には厚さ０．１μｍのゲ
ート酸化膜１０を形成し、このゲート酸化膜１０を介し
て第１トレンチ溝９にポリシリコンを充填してゲート電
極１１を形成する（図７）。
【００１９】つぎに、ｎエミッタ領域１２を形成し（図
８）、層間絶縁膜１３を形成し、エミッタ電極１４を形
成する（図９）。つぎに、裏面１６を削り、ウェハ厚を
１３０μｍにする（図１０）。つぎに、裏面１６から加
速エネルギー４５ｋｅＶで１×１０13ｃｍ-2のボロンを
イオン注入し、さらに加速エネルギー３６０ｋｅＶで２
×１０12ｃｍ-2のリンをイオン注入し、１時間のアニー
ルを行うことで、ｐコレクタ領域１８および第２ｎバッ
ファ領域１７を形成する（図１１）。
８）、層間絶縁膜１３を形成し、エミッタ電極１４を形
成する（図９）。つぎに、裏面１６を削り、ウェハ厚を
１３０μｍにする（図１０）。つぎに、裏面１６から加
速エネルギー４５ｋｅＶで１×１０13ｃｍ-2のボロンを
イオン注入し、さらに加速エネルギー３６０ｋｅＶで２
×１０12ｃｍ-2のリンをイオン注入し、１時間のアニー
ルを行うことで、ｐコレクタ領域１８および第２ｎバッ
ファ領域１７を形成する（図１１）。
【００２０】つぎに、裏面１６にレジスト２０を被覆
し、パターニングを行い、第２トレンチ溝を形成する箇
所に開口部２１を形成する（図１２）。つぎに、レジス
ト２０をマスクとしてエッチングにより深さ２μｍ、幅
８μｍ、ピッチ１６μｍの第２トレンチ溝２２を形成す
る（図１３）。この第２トレンチ溝２２はストライプ構
造でも、セル構造でもどちらでもよい。また、表面構造
とのアライメントを取る必要は無い。
し、パターニングを行い、第２トレンチ溝を形成する箇
所に開口部２１を形成する（図１２）。つぎに、レジス
ト２０をマスクとしてエッチングにより深さ２μｍ、幅
８μｍ、ピッチ１６μｍの第２トレンチ溝２２を形成す
る（図１３）。この第２トレンチ溝２２はストライプ構
造でも、セル構造でもどちらでもよい。また、表面構造
とのアライメントを取る必要は無い。
【００２１】つぎに、レジスト２０を剥離した後、プラ
ズマＣＶＤにより３００℃程度で第２トレンチ溝２２内
に厚さ０．２μｍの酸化膜２３を堆積させる（図１
４）。この酸化膜２３は塗布剤によって堆積させること
も可能である。つぎに、低温ＣＶＤによりポリシリコン
２４を第２トレンチ溝２２内部に堆積させ、第２トレン
チ溝２２を完全に埋める（図１５）。
ズマＣＶＤにより３００℃程度で第２トレンチ溝２２内
に厚さ０．２μｍの酸化膜２３を堆積させる（図１
４）。この酸化膜２３は塗布剤によって堆積させること
も可能である。つぎに、低温ＣＶＤによりポリシリコン
２４を第２トレンチ溝２２内部に堆積させ、第２トレン
チ溝２２を完全に埋める（図１５）。
【００２２】つぎに、ＲＩＥエッチングによって余分な
ポリシリコンをエッチバックし、さらに裏面の酸化膜２
３を除去する（図１６）。つぎに、蒸着またはスパッタ
によりコレクタ電極２５を形成し、ウェハをチップ化し
てＰＴ型逆阻止ＩＧＢＴが製造される（図１７）。前記
の、ｐコレクタ領域１８と第２ｎバッファ領域１７のア
ニール温度は３５０℃から５００℃とする。好ましく
は、３５０℃から４５０℃がよい。３５０℃未満の温度
では、ボロンとリンの活性化率が低くなり過ぎる。ま
た、５００℃を超えるとアルミで形成したエミッタ電極
１４とｎエミッタ領域１２との界面にシリコンが析出し
て接触抵抗が増大する。
ポリシリコンをエッチバックし、さらに裏面の酸化膜２
３を除去する（図１６）。つぎに、蒸着またはスパッタ
によりコレクタ電極２５を形成し、ウェハをチップ化し
てＰＴ型逆阻止ＩＧＢＴが製造される（図１７）。前記
の、ｐコレクタ領域１８と第２ｎバッファ領域１７のア
ニール温度は３５０℃から５００℃とする。好ましく
は、３５０℃から４５０℃がよい。３５０℃未満の温度
では、ボロンとリンの活性化率が低くなり過ぎる。ま
た、５００℃を超えるとアルミで形成したエミッタ電極
１４とｎエミッタ領域１２との界面にシリコンが析出し
て接触抵抗が増大する。
【００２３】前記のコレクタ電極２５の蒸着またはスパ
ッタ後の熱処理温度は、３５０℃から４２０℃程度と
し、好ましくは３８０℃付近がよい。これは、３５０℃
未満ではｐコレクタ領域１８とコレクタ電極２５の密着
性が悪くなり、４２０℃を超えるとアルミで形成された
コレクタ電極２５とｐコレクタ領域１８の界面にシリコ
ンが析出して、接触抵抗が増大するためである。
ッタ後の熱処理温度は、３５０℃から４２０℃程度と
し、好ましくは３８０℃付近がよい。これは、３５０℃
未満ではｐコレクタ領域１８とコレクタ電極２５の密着
性が悪くなり、４２０℃を超えるとアルミで形成された
コレクタ電極２５とｐコレクタ領域１８の界面にシリコ
ンが析出して、接触抵抗が増大するためである。
【００２４】図１８は、この発明の第２実施例の半導体
装置の要部断面図である。図１との違いは、第２トレン
チ溝２２内を絶縁膜２６で充填した点である。この絶縁
膜２６は図１４と同じ酸化膜で構わない。図１と比べる
と逆バイアスした場合に、絶縁膜２６で電圧の殆どを維
持するために、第２トレンチ溝２２底部のｎ- ドリフト
領域１９への空乏層の伸びが小さくなるために、図１よ
り逆耐圧の確保が多少困難となる。
装置の要部断面図である。図１との違いは、第２トレン
チ溝２２内を絶縁膜２６で充填した点である。この絶縁
膜２６は図１４と同じ酸化膜で構わない。図１と比べる
と逆バイアスした場合に、絶縁膜２６で電圧の殆どを維
持するために、第２トレンチ溝２２底部のｎ- ドリフト
領域１９への空乏層の伸びが小さくなるために、図１よ
り逆耐圧の確保が多少困難となる。
【００２５】図１９、図２０は、図１８の半導体装置の
製造方法であり、工程順に示した要部工程断面図であ
る。図１９の前の工程は図１３以前の工程と同じであ
り、図２０以降の工程は図１７の工程となる。この製造
方法において、第１実施例の半導体装置の製造方法との
違いは、図１４の工程で第２トレンチ溝２２の表面を酸
化膜２３で被覆しているが、図１９の工程では、第２ト
レンチ溝２２を絶縁膜２６で充填する工程とした点と、
その後、図２０のようにＣＭＰ（ＣｈｅｍｉｃａｌＭｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法でその表面
を平坦化する工程が追加されている点である。
製造方法であり、工程順に示した要部工程断面図であ
る。図１９の前の工程は図１３以前の工程と同じであ
り、図２０以降の工程は図１７の工程となる。この製造
方法において、第１実施例の半導体装置の製造方法との
違いは、図１４の工程で第２トレンチ溝２２の表面を酸
化膜２３で被覆しているが、図１９の工程では、第２ト
レンチ溝２２を絶縁膜２６で充填する工程とした点と、
その後、図２０のようにＣＭＰ（ＣｈｅｍｉｃａｌＭｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法でその表面
を平坦化する工程が追加されている点である。
【００２６】
【発明の効果】この発明により、コレクタ側に絶縁膜で
被覆されたトレンチ溝とバッファ領域を形成すること
で、ｎ- ドリフト領域を薄くしても、順、逆同等の耐圧
を確保できて、高耐圧、低オン電圧、かつ低ターンオフ
損失のＰＴ型逆阻止ＩＧＢＴを実現できる。
被覆されたトレンチ溝とバッファ領域を形成すること
で、ｎ- ドリフト領域を薄くしても、順、逆同等の耐圧
を確保できて、高耐圧、低オン電圧、かつ低ターンオフ
損失のＰＴ型逆阻止ＩＧＢＴを実現できる。
【００２７】また、この逆阻止ＩＧＢＴを逆並列接続し
て双方向ＩＧＢＴモジュールとし、このモジュールを交
流−交流直接変換回路に適用することで、効率の高い電
力変換が可能になる。
て双方向ＩＧＢＴモジュールとし、このモジュールを交
流−交流直接変換回路に適用することで、効率の高い電
力変換が可能になる。
【図１】この発明の第１実施例の半導体装置の要部断面
図
図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図４】図３に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図５】図４に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図６】図５に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図７】図６に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図８】図７に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図９】図８に続く、図１の半導体装置の要部製造工程
断面図
断面図
【図１０】図９に続く、図１の半導体装置の要部製造工
程断面図
程断面図
【図１１】図１０に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１２】図１１に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１３】図１２に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１４】図１３に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１５】図１４に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１６】図１５に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１７】図１６に続く、図１の半導体装置の要部製造
工程断面図
工程断面図
【図１８】この発明の第２実施例の半導体装置の要部断
面図
面図
【図１９】図１８の半導体装置の要部製造工程断面図
【図２０】図１９に続く、図１８の半導体装置の要部製
造工程断面図
造工程断面図
【図２１】従来のＮＰＴ型プレーナゲート逆阻止ＩＧＢ
Ｔの要部断面図
Ｔの要部断面図
【図２２】従来のＰＴ（パンチスルー）型単方向ＩＧＢ
Ｔの要部断面図
Ｔの要部断面図
【図２３】従来の両面貼り合せ型双方向ＩＧＢＴの要部
断面図
断面図
１ 酸化膜
２ 開口部
３ ボロンソース
４ 分離領域
５ ボロンガラス
６ 第１ｎバッファ領域
７ ｐベース領域
８ ｐ領域
９ 第１トレンチ溝
１０ ゲート酸化膜
１１ ゲート電極
１２ ｎエミッタ領域
１３ 層間絶縁膜
１４ エミッタ電極
１５ 裏面
１６ 裏面（研磨後）
１７ 第２ｎバッファ領域
１８ ｐコレクタ領域
１９ ｎ- ドリフト領域
２０ レジスト
２１ 開口部
２２ 第２トレンチ溝
２３ 酸化膜
２４ ポリシリコン
２５ エミッタ電極
２６ 絶縁膜
１００ ｎ形半導体基板
Claims (4)
- 【請求項１】第１導電形の半導体基板の第１主面の表面
層に形成された半導体基板より高不純物濃度の第１導電
形の第１バッファ領域と、該第１バッファ領域の表面層
に形成した第２導電形のベース領域と、前記第１主面の
表面から前記第１バッファ領域を貫通し、前記半導体基
板に達する第１トレンチ溝と、前記ベース領域の表面層
に形成され前記第１トレンチ溝の側面と接し、選択的に
形成された第１導電形のエミッタ領域と、前記第１トレ
ンチ溝の表面に形成されたゲート絶縁膜と、前記第１ト
レンチ溝を埋め込むようにゲート絶縁膜上に形成された
ゲート電極と、前記エミッタ領域上および露出した前記
ベース領域上に形成されたエミッタ電極と、前記半導体
基板の第２主面の表面層に形成された半導体基板より高
不純物濃度の第１導電形の第２バッファ領域と、前記第
２主面の表面から前記第２バッファ領域を貫通し前記半
導体基板に達する第２トレンチ溝と、前記第２バッファ
領域の表面層全域に形成され前記第２トレンチ溝の側面
と接する第２導電形のコレクタ領域と、前記第２トレン
チ溝の表面に形成された絶縁膜と、前記第２トレンチ溝
の絶縁膜上に形成された導電層と、前記第２トレンチ溝
の絶縁膜上、導電膜上および前記コレクタ領域上に形成
されたコレクタ電極とを具備することを特徴とする半導
体装置。 - 【請求項２】第１導電形の半導体基板の第１主面の表面
層に形成された半導体基板より高不純物濃度の第１導電
形の第１バッファ領域と、該第１バッファ領域の表面層
に形成した第２導電形のベース領域と、前記第１主面の
表面から前記第１バッファ領域を貫通し、前記半導体基
板に達する第１トレンチ溝と、前記ベース領域の表面層
に形成され前記第１トレンチ溝の側面と接し、選択的に
形成された第１導電形のエミッタ領域と、前記第１トレ
ンチ溝の表面に形成されたゲート絶縁膜と、前記第１ト
レンチ溝を埋め込むようにゲート絶縁膜上に形成された
ゲート電極と、前記エミッタ領域上および露出した前記
ベース領域上に形成されたエミッタ電極と、前記半導体
基板の第２主面の表面層に形成された半導体基板より高
不純物濃度の第１導電形の第２バッファ領域と、前記第
２主面の表面から前記第２バッファ領域を貫通し前記半
導体基板に達する第２トレンチ溝と、前記第２バッファ
領域の表面層全域に形成され前記第２トレンチ溝の側面
と接する第２導電形のコレクタ領域と、前記第２トレン
チ溝に形成された絶縁膜と、該絶縁膜上および前記コレ
クタ領域上に形成されたコレクタ電極とを具備すること
を特徴とする半導体装置。 - 【請求項３】第１導電形の半導体基板の第１主面の表面
層に半導体基板より高不純物濃度の第１導電形の第１バ
ッファ領域を形成する工程と、該第１バッファ領域の表
面層に第２導電形のベース領域を形成する工程と、前記
第１主面の表面から前記第１バッファ領域を貫通し、前
記半導体基板に達する第１トレンチ溝を形成する工程
と、前記ベース領域の表面層に前記第１トレンチ溝の側
面と接し、選択的に第１導電形のエミッタ領域を形成す
る工程と、前記第１トレンチ溝の表面にゲート絶縁膜を
形成する工程と、前記第１トレンチ溝を埋め込むように
ゲート絶縁膜上にゲート電極を形成する工程と、前記エ
ミッタ領域上および露出した前記ベース領域上にエミッ
タ電極を形成する工程と、前記半導体基板の第２主面の
表面層に半導体基板より高不純物濃度の第１導電形の第
２バッファ領域を形成する工程と、前記第２バッファ領
域の表面層全域に第２導電形のコレクタ領域を形成する
工程と、前記第２主面の表面から前記第２バッファ領域
を貫通し前記半導体基板に達する第２トレンチ溝を形成
する工程と、該第２トレンチ溝の表面に絶縁膜を形成す
る工程と、前記第２トレンチ溝の絶縁膜上に導電膜を形
成する工程と、前記第２トレンチ溝の絶縁膜上、前記導
電膜上および前記コレクタ領域上にコレクタ電極を形成
する工程とを有する半導体装置の製造方法であって、前
記第２バッファ領域、第２トレンチ溝の表面を被覆する
絶縁膜およびコレクタ電極を５００℃以下の低温プロセ
スで形成することを特徴とする半導体装置の製造方法。 - 【請求項４】第１導電形の半導体基板の第１主面の表面
層に半導体基板より高不純物濃度の第１導電形の第１バ
ッファ領域を形成する工程と、該第１バッファ領域の表
面層に第２導電形のベース領域を形成する工程と、前記
第１主面の表面から前記第１バッファ領域を貫通し、前
記半導体基板に達する第１トレンチ溝を形成する工程
と、前記ベース領域の表面層に前記第１トレンチ溝の側
面と接し、選択的に第１導電形のエミッタ領域を形成す
る工程と、前記第１トレンチ溝の表面にゲート絶縁膜を
形成する工程と、前記第１トレンチ溝を埋め込むように
ゲート絶縁膜上にゲート電極を形成する工程と、前記エ
ミッタ領域上および露出した前記ベース領域上にエミッ
タ電極を形成する工程と、前記半導体基板の第２主面の
表面層に半導体基板より高不純物濃度の第１導電形の第
２バッファ領域を形成する工程と、該第２バッファ領域
の表面層全域に第２導電形のコレクタ領域を形成する工
程と、前記第２主面の表面から前記第２バッファ領域を
貫通し前記半導体基板に達する第２トレンチ溝を形成す
る工程と、該第２トレンチ溝を絶縁膜で充填する工程
と、前記第２トレンチ溝の絶縁膜上および前記コレクタ
領域上にコレクタ電極を形成する工程とを有する半導体
装置の製造方法であって、前記第２バッファ領域、コレ
クタ領域、第２トレンチ溝を充填する絶縁膜およびコレ
クタ電極を５００℃以下の低温プロセスで形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124560A JP3918625B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124560A JP3918625B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318399A true JP2003318399A (ja) | 2003-11-07 |
| JP3918625B2 JP3918625B2 (ja) | 2007-05-23 |
Family
ID=29539571
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002124560A Expired - Fee Related JP3918625B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP3918625B2 (ja) |
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|---|---|---|---|---|
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| JP2006032598A (ja) * | 2004-07-15 | 2006-02-02 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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| CN104299990A (zh) * | 2013-07-19 | 2015-01-21 | 无锡华润上华半导体有限公司 | 绝缘栅双极晶体管及其制造方法 |
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