CN103151251A - 沟槽型绝缘栅双极型晶体管及其制备方法 - Google Patents

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Abstract

本发明提供一种沟槽型绝缘栅双极型晶体管（InsulatedGateBipolarTransistor，IGBT）及其制备方法，属于IGBT技术领域。该制备方法包括步骤：（1）提供半导体衬底；（2）在所述半导体衬底的第一面上外延生长外延层；（3）在所述半导体衬底的第二面上制备形成所述沟槽型IGBT的栅极和发射极；（4）对所述外延层进行减薄以形成集电区；（5）在所述集电区上金属化以形成集电极。该制备方法成本低、制备形成的沟槽型IGBT的器件性能好。

Description

沟槽型绝缘栅双极型晶体管及其制备方法
技术领域
本发明属于绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）技术领域，涉及沟槽型IGBT的制备方法以及采用该制备方法所制备形成的IGBT，尤其涉及正面工艺基本在半导体衬底的正面完成、而背面工艺在半导体衬底背面生长的外延层中完成的沟槽型IGBT制备方法。
背景技术
IGBT是一种常见的功率型器件，其是大电流开关主流器件之一，广泛应用于高压大电流情况下，例如，应用于工作电压在1200V的情况下。
    IGBT中，按照栅极的结构类型，IGBT可以分为平面型IGBT和沟槽型IGBT，二者的结构特征及其相应特性为本领域技术人员所知悉。但是，这两种IGBT在制备的过程中，均包括正面工艺和背面工艺，其中，正面工艺主要用来完成IGBT的栅极（Gate，G）和发射极（Emitter，E）的制备，背面工艺主要用来完成IGBT的集电极（Collector，C）的制备。
    通常地，现有的沟槽型IGBT主要通过以下两种方法制备形成。
    第一种是，在单晶硅衬底上完成正面工艺，然后对衬底背面减薄、背面多次离子注入以引出形成集电极；这种方法不依赖于外延工艺，但是依赖于高能离子注入以及退火激活工艺过程，高能离子注入的设备成本高、工艺过程实现成本也比较高；并且，离子注入并退火形成的集电极区的掺杂源的激活率不高，进而导致IGBT的饱和特性不佳。
    第二种是，在单晶硅衬底上反型外延生长较厚的外延层，并在该外延层上完成正面工艺，然后在其背面对硅衬底减薄并形成集电极；这种方法采用外延工艺并且以外延层来主要制备IGBT（缓冲层以上均由外延层来形成），外延层比较厚并且对外延层的性能要求非常高（例如缺陷数目），常常因为外延层的质量不够好而导致IGBT性能变差（例如，过压承受能力和过电流承受能力差）或者成品率低。
    有鉴于此，为提高沟槽型IGBT的性能，有必要针对沟槽型IGBT提出一种新的制备方法。
发明内容
本发明的目的之一在于，提高沟槽型IGBT的性能。
本发明的又一目的在于，降低沟槽型IGBT的制备成本。
为实现以上目的或者其它目的，本发明提供以下技术方案。
按照本发明的一方面，提供一种沟槽型IGBT的制备方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的第一面上外延生长外延层；
在所述半导体衬底的第二面上制备形成所述沟槽型IGBT的栅极和发射极；
对所述外延层进行减薄以形成集电区；以及
在所述集电区上金属化以形成集电极。
按照本发明一优选实施例的制备方法，其中，所述沟槽型IGBT为沟槽型场截止IGBT；并且
所述外延生长步骤中，包括：
在所述半导体衬底的第一面上外延生长用于形成缓冲层的第一外延层；以及
在所述第一外延层上外延生长用于形成集电区的第二外延层。
在之前所述实施例的制备方法中，优选地，在对所述外延层进行减薄的步骤中，对所述第二外延层进行减薄。
在之前所述实施例的制备方法中，优选地，所述半导体衬底为N型掺杂，所述第一外延层为N型掺杂，所述第二外延层为P型掺杂。
在之前所述实施例的制备方法中，优选地，所述半导体衬底的掺杂浓度范围为1×109离子/cm3至1×1015离子/cm3。
在之前所述实施例的制备方法中，优选地，所述第一外延层的掺杂浓度范围为1×1014离子/cm3至1×1022离子/cm3，所述第一外延层的厚度范围为0.0001微米至100微米。
在之前所述实施例的制备方法中，优选地，所述第二外延层的掺杂浓度范围为1×1014离子/cm3至1×1023离子/cm3，所述第二外延层的厚度范围为1微米至600微米。
在之前所述实施例的制备方法中，优选地，所述外延生长的温度范围为1100℃至1240℃。
在之前所述实施例的制备方法中，优选地，所述集电极为Al/Ti/Ni/Ag的复合层结构；或者为Ti /Ni/Ag的复合层结构；或者为Al/V/Ni/Ag的复合层结构。
在之前所述实施例的制备方法中，优选地，在外延生长外延层步骤之前，对所述半导体衬底的第一面进行抛光。
按照本发明的又一方面，提供一种沟槽型IGBT，其通过以上所述及的任一种方法制备形成。
本发明的技术效果是，采用外延生长的办法在半导体衬底的背面形成集电区，避免了传统工艺中多次高能离子注入的过程，相对成本低且不容易受高能离子注入设备的限制；并且，沟槽型IGBT正面工艺是在半导体衬底中完成，半导体衬底的质量优于外延生长的半导体层的质量，因此，能大大提高沟槽型IGBT的器件性能（例如，沟槽型IGBT的饱和特性）；外延的半导体层主要用来形成集电区，其质量要求较低，也降低了外延工艺的要求及成本。因此，使用本发明的制备方法成本低、制备形成的沟槽型IGBT的器件性能好。
附图说明
从结合附图的以下详细说明中，将会使本发明的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。
图1是按照本发明一实施例的沟槽型IGBT制备方法的流程示意图。
图2至图7是按照图1所示方法流程制备沟槽型IGBT时的结构变化示意图。
具体实施方式
下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其它实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。
在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征未在附图中示意出。
本文中，“背面”、“正面”、“上”和“下”等方位术语是相对于附图中的定义的z坐标方向来定义的，相对于IGBT器件单元来说，发射极、栅极相对集电极的方向被定义为z坐标的正方向，z坐标同时垂直于用于制备该IGBT的衬底表面。并且，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据IGBT器件单元所放置的方位的变化而相应地发生变化。另外，IGBT器件单元的截面的沟道上的方向定义为x坐标方向，也即水平方向。
图1所示为按照本发明一实施例的沟槽型IGBT制备方法的流程示意图；图2至图7所示为按照图1所示方法流程制备沟槽型IGBT时的结构变化示意图。结合图1至图7详细说明该制备方法实施例。
首先，步骤110，提供N-单晶硅衬底。
如图2所示，N-单晶硅衬底300的晶向优选地为<100>，其掺杂浓度在1×109离子/cm3至1×101范围内设定，例如，其掺杂浓度可以为6×1014离子/cm3。 N-单晶硅衬底300的两面为正面302和背面301，其分别用来完成沟槽型IGBT的正面工艺和背面工艺。
进一步，步骤S120，在N-单晶硅衬底的背面外延生长N+外延层。
如图3所示，采用外延工艺，在N-单晶硅衬底300的背面301生长一层N+外延层310，N+外延层310与N-单晶硅衬底300之间为同类型掺杂，因此，其为同型（相同导电类型、即相同掺杂类型）的外延生长，相对于反型的外延生长，N+外延层310的掺杂浓度等容易得到控制。较佳地，N+外延层310的掺杂浓度在1×1014离子/cm3至1×1022离子/cm3范围内设定（例如，5×1018离子/cm3），其厚度范围为0.0001微米至100微米（例如5微米）；外延生长N+外延层310时工艺条件中的外延炉生长的温度范围为1100℃至1240℃。
N+外延层310最终可以用来形成沟槽型IGBT的缓冲层（Buffer Layer）。优选地，在该步骤120中，在外延生长之前，包括对N-单晶硅衬底300的背面进行单面抛光的步骤，以准确进行外延生长。
进一步，步骤S130，在N+外延层上外延生长P+外延层。
如图4所示，采用外延工艺，继续在N+外延层310上反型生长形成P+外延层320a。较佳地，P+外延层320a的掺杂浓度在1×1014离子/cm3至1×1023离子/cm3范围内设定（例如，7×1019离子/cm3），其厚度范围为1微米至600微米（例如，20微米）；外延生长P+外延层320a时，其具体工艺条件为在1100℃至1240℃的温度范围内外延炉生长。
由于该P+外延层320a最终是用来形成集电极（C），该外延层的质量（例如缺陷数目等）对沟槽型IGBT的性能影响相对较小，并且，大部分的P+外延层320a在其后步骤中需要减薄去除，因此，对该外延步骤生长形成的P+外延层320a相对于背景技术中的第二种方法的外延层的质量要求也低，也有利于降低成本。
进一步，步骤S140，在N-单晶硅衬底的正面完成正面工艺以制备形成IGBT的栅极和发射极。
如图5所示，以N-单晶硅衬底300形成沟槽型IGBT的N-漂移（Drift）区，在N-单晶硅衬底300正面构图掺杂形成P+体区351，在P+体区351中构图刻蚀形成沟槽，并在沟槽内氧化生长栅介质层353，在沟槽内进一步形成诸如多晶硅材料的栅极354；进一步在P+体区351上、沟槽的两旁构图掺杂形成N+发射区352，在该实例中，两个N+发射区352共同连接于一个发射极355，发射极355通过金属化工艺形成。在该实例中，沟槽穿过P+体区351至N-漂移区，栅极354是通过沟槽形成，因此，被称为沟槽型IGBT从在N-单晶硅衬底的正面形成P+体区351至形成栅极354和发射极355，统称为正面工艺，通过正面工艺，沟槽型IGBT的主体已经基本形成。
需要理解的是，沟槽型IGBT的具体正面工艺步骤、或者正面工艺过程所具体形成的结构均不受本发明图示实施例所限制，其可以采用现有技术中已经公开或揭示的任何正面工艺及其形成的结构，甚至可以采用将来改进的正面工艺或其所形成的结构。
进一步，步骤S150，对P+外延层实施减薄工艺。
如图6所示，例如可以采用抛光等减薄工艺对P+外延层320a的背面进行减薄以形成P+集电区320。P+集电区320的掺杂浓度同样在1×1014离子/cm3至1×1023离子/cm3范围内设定（例如，7×1019离子/cm3），其厚度范围为1微米至100微米（例如，5微米）。因此，大部分的P+外延层320a在该实施例中被减薄去除。
进一步，步骤S160，背面金属化以形成集电极。
如图7所示，在P+集电区320的表面上沉积金属层并金属化以形成集电极330。在一优选实例中，集电极330为Al/Ti/Ni/Ag的复合层结构，Al、Ti、Ni、Ag由上至下依次排布设置（图中未示出）；在又一优选实例中，集电极330为Ti/Ni/Ag的复合层结构， Ti、Ni、Ag由上至下依次排布设置（图中未示出）；在还一实施例中，集电极330为Al/V（钒）/Ni/Ag的复合层结构，Al、V、Ni、Ag由上至下依次排布设置（图中未示出）。
至此，图1所示实施例的制备方法过程基本结束，从而制备形成了如图7所示实施例的沟槽型IGBT。在图7所示中，需要说明的是，多个沟槽型IGBT的单元元胞共同地并联共用一个集电极330，电阻较小。
在图7所示实施例的沟槽型IGBT中，采用两次外延生长的办法形成N-缓冲层和集电区，避免了传统工艺中多次高能离子注入的过程，相对成本低且不容易受高能离子注入设备的限制；尤其是，沟槽型IGBT正面工艺是在以单晶硅为例的半导体衬底中完成，半导体衬底的质量优于外延生长的半导体层的质量，因此，能大大提高沟槽型IGBT的器件性能（例如，沟槽型IGBT的饱和特性）；并且，外延的半导体层主要用来形成集电区，其质量要求相对较低，也降低了外延工艺的要求及成本。
图7所述实施例的沟槽型IGBT，沟槽型场截止（Field Stop）IGBT，N+外延层310相对于衬底形成的N-漂移层的掺杂浓度更高，按照泊松方程，可以使电场强度在该N+外延层310中迅速终止。需要理解是，本发明制备方法还可以应用于其他实施例的沟槽型IGBT的制备，例如，不包括N+外延层310的非场截止型的IGBT。
以上例子主要说明了本发明的沟槽型IGBT的制备方法以及使用该制备方法所形成的 。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (11)

1.一种沟槽型绝缘栅双极型晶体管的制备方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的第一面上外延生长外延层；
在所述半导体衬底的第二面上制备形成所述沟槽型绝缘栅双极型晶体管的栅极和发射极；
对所述外延层进行减薄以形成集电区；以及
在所述集电区上金属化以形成集电极。
2.如权利要求1所述的制备方法，其特征在于，所述沟槽型绝缘栅双极型晶体管为沟槽型场截止绝缘栅双极型晶体管；并且
所述外延生长步骤中，包括：
在所述半导体衬底的第一面上外延生长用于形成缓冲层的第一外延层；以及
在所述第一外延层上外延生长用于形成集电区的第二外延层。
3.如权利要求2所述的制备方法，其特征在于，在对所述外延层进行减薄的步骤中，对所述第二外延层进行减薄。
4.如权利要求2所述的制备方法，其特征在于，所述半导体衬底为N型掺杂，所述第一外延层为N型掺杂，所述第二外延层为P型掺杂。
5.如权利要求4所述的制备方法，其特征在于，所述半导体衬底的掺杂浓度范围为1×109离子/cm3至1×1015离子/cm3。
6.如权利要求4所述的制备方法，其特征在于，所述第一外延层的掺杂浓度范围为1×1014离子/cm3至1×1022离子/cm3，所述第一外延层的厚度范围为0.0001微米至100微米。
7.如权利要求4所述的制备方法，其特征在于，所述第二外延层的掺杂浓度范围为1×1014离子/cm3至1×1023离子/cm3，所述第二外延层的厚度范围为1微米至600微米。
8.如权利要求1所述的制备方法，其特征在于，所述外延生长的温度范围为1100℃至1240℃。
9.如权利要求1所述的制备方法，其特征在于，所述集电极为Al/Ti/Ni/Ag的复合层结构；或者为Ti/Ni/Ag的复合层结构；或者为Al/V/Ni/Ag的复合层结构。
10.如权利要求1所述的制备方法，其特征在于，在外延生长外延层步骤之前，对所述半导体衬底的第一面进行抛光。
11.一种按照如权利要求1至10中任一项所述方法制备形成的沟槽型绝缘栅双极型晶体管。
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Legal Events

Date Code Title Description
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Trench type insulated gate bipolar transistor and its preparation method

Granted publication date: 20160601

Pledgee: Bank of China Limited Wuxi Branch

Pledgor: WUXI CHINA RESOURCES HUAJING MICROELECTRONICS Co.,Ltd.

Registration number: Y2024980040790