WO2009122486A1 - 半導体装置 - Google Patents

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groove
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中村　勝光
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三菱電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with an IGBT (Insulated Gate Bipolar Transistor) which is a high breakdown voltage semiconductor device.
  • IGBT Insulated Gate Bipolar Transistor
  • an insulated gate bipolar transistor that is, an IGBT has become mainstream as an element capable of voltage drive and having a small loss in this field.
  • the structure of this IGBT is a structure that can be regarded as a diode whose drain side is a diode in order to keep the breakdown voltage by lowering the impurity concentration of the drain of a MOS (Metal Oxide Semiconductor) transistor and to lower the drain resistance. .
  • MOS Metal Oxide Semiconductor
  • the source side of the MOS transistor of the IGBT is called the emitter side, and the drain side is called the collector side.
  • IGBT which is a voltage driving element
  • a voltage of several hundreds of volts is applied between the collector and the emitter, and the voltage is controlled by a gate voltage of ⁇ several volts to several tens of volts.
  • IGBTs are often used as inverters, and although the voltage between the collector and the emitter is low when the gate is in the ON state, a large current flows, but no current flows when the gate is in the OFF state. The voltage between the collector and the emitter is high.
  • the loss is divided into a steady loss which is a current-voltage product in the on state and a switching loss in the transition where the on state and the off state are switched.
  • a steady loss which is a current-voltage product in the on state
  • a switching loss in the transition where the on state and the off state are switched Be
  • the leakage current-voltage product in the off state is so small that it can be ignored.
  • the maximum current is limited by the saturation current of the MOS transistor. For this reason, the current limitation works even at the time of the short circuit as described above, and it is possible to prevent the destruction of the element due to the heat generation for a fixed time.
  • the structure of the conventional IGBT is disclosed, for example, in Japanese Patent Laid-Open No. 2004-247593 (Patent Document 1).
  • the IGBT of Patent Document 1 mainly includes a gate electrode, a source (emitter) electrode, a drain (collector) electrode, and an n-type substrate.
  • a trench is formed on the upper surface of the n-type substrate, and the gate electrode is embedded inside the trench.
  • a p-type base layer is formed in the upper part in the n-type substrate, and an n + -type source layer and a p + -type drain layer are formed inside the p-type base layer.
  • the n + -type source layer and the p + -type drain layer are adjacent to each other on the surface of the n-type substrate.
  • the gate electrode and the n + -type source layer and the p-type base layer are opposed to each other across the gate insulating film in the n-type substrate.
  • the emitter electrode is in electrical contact with the n + -type source layer and the p + -type drain layer.
  • a p + -type drain layer is formed on the lower surface of the n-type substrate, and the collector electrode is in contact with the p + -type drain layer on the lower surface side of the n-type substrate.
  • An n -- type epitaxial layer and an n-type buffer layer are embedded between the p-type base layer and the p + -type drain layer inside the n-type substrate.
  • the n ⁇ epitaxial layer is in contact with the p base layer and the n buffer layer, and the n buffer layer is in contact with the p + drain layer.
  • IGBTs having a structure similar to that of Patent Document 1 are, for example, disclosed in Japanese Patent Application Publication Nos. 2006-49933 (Patent Document 2), 2002-359373 (Patent Document 3), and 9-260662 (Patent Document). Reference 4), U.S. Pat. No. 6,815,767 (U.S. Pat. No. 5,953,968), U.S. Pat. No. 6,953,968 (U.S. Pat. (Patent Document 7). JP 2004-247593 A JP, 2006-49933, A JP 2002-359373 A Japanese Patent Application Laid-Open No. 9-260662 U.S. Patent No. 6,815,767 U.S. Patent No. 6,953,968 U.S. Patent No. 6,781,199
  • chips of a plurality of IGBTs and diodes are included in one package module, and the plurality of IGBTs are connected in parallel to one another.
  • An important characteristic of the IGBT used for the power device is the temperature dependency of the on voltage V CE (sat).
  • the on voltage V CE (sat) is a voltage between the collector and the emitter required to obtain an arbitrary rated current (density) J C.
  • an object of the present invention is to obtain a semiconductor device suitable for parallel operation.
  • a semiconductor device includes a semiconductor substrate and an element.
  • the semiconductor substrate has a first main surface and a second main surface facing each other.
  • the element has a gate electrode formed on the first main surface side, a first electrode formed on the first main surface side, and a second electrode formed in contact with the second main surface. .
  • the device generates an electric field in the channel by the voltage applied to the gate electrode, and controls the current between the first electrode and the second electrode by the electric field of the channel.
  • the density of spikes at the interface between the semiconductor substrate and the second electrode is 0 or more and 3 ⁇ 10 8 pieces / cm 2 or less.
  • a semiconductor device includes a semiconductor substrate and an element.
  • the semiconductor substrate has a first main surface and a second main surface facing each other.
  • the element has a gate electrode formed on the first main surface side, a first electrode formed on the first main surface side, and a second electrode formed in contact with the second main surface. .
  • the device generates an electric field in the channel by the voltage applied to the gate electrode, and controls the current between the first electrode and the second electrode by the electric field of the channel.
  • the semiconductor device further includes a collector region formed on the second main surface.
  • the collector region includes a collector diffusion layer of the first conductivity type in contact with the second electrode, a buffer diffusion layer of the second conductivity type formed closer to the first main surface than the collector diffusion layer, and a drift of the second conductivity type. And a diffusion layer.
  • the drift diffusion layer has an impurity concentration lower than that of the buffer diffusion layer, and is formed adjacent to the buffer diffusion layer and closer to the first main surface than the buffer diffusion layer.
  • the ratio of the number of atoms per unit area of the impurities constituting the buffer diffusion layer to the number of atoms per unit area of the impurities constituting the drift diffusion layer is 0.05 or more and 100 or less.
  • semiconductor devices suitable for parallel operation can be obtained.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device in a first embodiment of the present invention.
  • FIG. 7 is a schematic cross sectional view showing the first step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view showing a second step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view showing a third step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view showing a fourth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device in a first embodiment of the present invention.
  • FIG. 7 is a schematic cross sectional view showing the first step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a schematic
  • FIG. 14 is a schematic cross-sectional view showing a fifth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view showing a sixth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view showing a seventh step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view showing an eighth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view showing a ninth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view showing a ninth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • 16 is a schematic cross-sectional view showing a tenth step of the method of manufacturing a semiconductor device in the first embodiment of the present invention. It is sectional drawing which shows typically the state of the interface of the p-type collector area
  • FIG. 21 is an enlarged cross sectional view schematically showing a second main surface of a semiconductor substrate in a third embodiment of the present invention. It is a figure which shows the relationship between centerline average roughness Ra and largest height Rmax , and breaking strength and carrier lifetime in Embodiment 3 of this invention.
  • FIG. 21 is a cross sectional view showing a configuration of a MOS transistor portion of a semiconductor device in a fourth embodiment of the present invention.
  • FIG. 35 is a cross sectional view showing a configuration of a first modified example of the semiconductor device in the fourth embodiment of the present invention.
  • FIG. 35 is a cross sectional view showing a configuration of a second modified example of the semiconductor device in the fourth embodiment of the present invention.
  • FIG. 35 is a cross sectional view showing a configuration of a third modification of the semiconductor device in the fourth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross sectional view showing the derivative structure of the MOS transistor structure according to the fifth embodiment of the present invention.
  • FIG. 1 It is a schematic sectional drawing which shows the various structures of planar gate type
  • FIG. 80 schematically shows a concentration distribution of carriers (n-type impurities) immediately below gate electrode 5a in the configuration shown in FIGS. 79 to 83.
  • FIG. in the case of not forming the case of forming the n-type impurity diffusion region is a diagram showing a relationship between V CE and J C.
  • V CE (sat) illustrates J C, Break and V G, and the relationship between the Break.
  • FIG. 87 is a cross sectional view taken along line LXXXVIII-LXVIII in FIG. 87.
  • FIG. 90 is a cross sectional view taken along line LXXXIX-LXXXIX of FIG. 87. It is impurity concentration distribution along the XC-XC line of FIG. It is a figure which shows the relationship between Y / X and BV CES in Embodiment 7 of this invention. Is a diagram illustrating relationship, and D T and E the relationship P / CS or E P / N-and the D T and BV CES according to the seventh embodiment of the present invention. D T according to the seventh embodiment of the present invention and showing a relationship between the Pwell and BV CES and .DELTA.BV CES.
  • FIG. 40 is a plan view showing a layout of n-type emitter region 3 and p + impurity diffusion region 6 in the semiconductor device in the seventh embodiment of the present invention.
  • FIG. 35 is a plan view showing a modification of the layout of n-type emitter region 3 and p + impurity diffusion region 6 in the semiconductor device in the seventh embodiment of the present invention.
  • FIG. 21 schematically shows an electric field intensity distribution along the line XIX-XIX in FIG. 1 when a reverse bias slightly lower than the breakdown voltage is applied to the main junction of the IGBT in the ninth embodiment of the present invention. It is a figure which shows the relationship of the electric field strength of the junction plane in the Embodiment 9 of this invention, and a breakdown voltage.
  • 1 n - drift layer 1 a gate groove, 1 b emitter groove, 2 p type body region, 3 n type emitter region or n type impurity diffusion region, 4, 4 a gate insulating film, 4 b emitter insulating film, 4 b emitter Insulating film, 5 conductive layer, 5a gate electrode, 5b conductive layer for emitter, 6 p + impurity diffusion region, 7 n type buffer region, 7 an n type intermediate layer, 8 p type collector region, 9, 22A, 22B insulating film, 9a contact hole, 10 barrier metal layer, 11 emitter electrode, 11a gate electrode wiring, 12, 12a collector electrode, 14, 14a n-type impurity diffusion region, 15 passivation film, 21a, 21b silicide layer, 28 gate pad, 28a resistor , 31 mask layer, 32, 33 silicon oxide film, 32a sacrificial oxide film, 41 p-type impurity diffusion region.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of the semiconductor device in the first embodiment of the present invention.
  • a semiconductor device of this embodiment for example, assuming a semiconductor device having a breakdown voltage of 600 ⁇ 6500 V, is trench IGBT formed on a semiconductor substrate having a thickness t 1 of 50 ⁇ 800 [mu] m .
  • the semiconductor substrate has a first main surface (upper surface) and a second main surface (lower surface) opposed to each other.
  • drift layer (drift diffusion layer) 1 has a concentration of 1 ⁇ 10 12 to 1 ⁇ 10 15 cm ⁇ 3 , for example, assuming a semiconductor device having a withstand voltage of 600 to 6500 V.
  • a p-type semiconductor having a concentration of about 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and a diffusion depth of about 1.0 to 4.0 ⁇ m from the first main surface on the first main surface side of the semiconductor substrate A p-type body region 2 is formed.
  • the first main surface in p type body region 2 (body diffusion layer) has a concentration of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 and a diffusion depth of about 0.3 from the first main surface.
  • n-type emitter region 3 made of an n-type semiconductor of ⁇ 2.0 ⁇ m is formed.
  • p + impurity diffusion region 6 for providing a low resistance contact to p-type body region 2 Layer
  • first emitter diffusion for providing a low resistance contact to p-type body region 2 Layer
  • a gate groove 1a which penetrates n-type emitter region 3 and p-type body region 2 to reach n - drift layer 1 is formed.
  • the gate groove 1a has a depth of, for example, 3 to 10 ⁇ m from the first main surface, and the pitch of the gate groove 1a is, for example, 2.0 ⁇ m to 6.0 ⁇ m.
  • a gate insulating film 4a is formed on the inner surface of the gate groove 1a.
  • the gate insulating film 4a is formed of, for example, a silicon oxide film formed by a CVD method and a silicon oxide film or nitrogen formed by a thermal oxidation method in order to improve the characteristics, reliability and device yield of the gate insulating film. It has a laminated structure with a silicon oxynitride film segregated at the SiO 2 interface.
  • a silicide layer (for example, TiSi 2 , CoSi, etc.) may be formed on the surface of the gate electrode 5 a in order to reduce the resistance of the gate electrode 5 a.
  • An insulating film 22A made of, for example, a silicon oxide film is formed on the upper surface of gate electrode 5a.
  • the gate electrode 5a is electrically connected to a control electrode for applying a gate potential G.
  • the gate electrode 5a may be formed on the first main surface side.
  • a gate trench is formed of the gate groove 1a, the gate insulating film 4a and the gate electrode 5a.
  • n - drift layer 1 n-type emitter region 3 and gate electrode 5a
  • n - drift layer 1 is a drain
  • n-type emitter region 3 is a source
  • gate electrode 5a opposed to gate electrode 5a with gate insulating film 4a interposed therebetween.
  • An insulated gate field effect transistor portion here, a MOS transistor having a portion of p type body region 2 as a channel is formed. That is, this MOS transistor generates an electric field in the channel by the voltage applied to gate electrode 5a, and controls the current between emitter electrode 11 and collector electrode 12 by the electric field of the channel.
  • a plurality of these MOS transistors are arranged on the first main surface.
  • an insulating film 9 made of, for example, silicate glass and an insulating film 22B made of a silicon oxide film formed by a CVD method are formed over the first main surface.
  • a contact hole 9a reaching the main surface is provided.
  • a barrier metal layer 10 is formed along the inner surface of contact hole 9a and the upper surfaces of insulating films 9 and 22B.
  • a silicide layer 21a is formed in a portion where the barrier metal layer 10 and the semiconductor substrate are in contact with each other.
  • An emitter electrode 11 (first electrode) for giving an emitter potential E is electrically connected to the n-type emitter region 3 and the p + impurity diffusion region 6 through the barrier metal layer 10 and the silicide layer 21 a.
  • the emitter electrode 11 may be formed on the first main surface side.
  • a p-type collector region 8 (collector diffusion layer) and an n-type buffer region 7 (buffer diffusion layer) are formed on the second main surface side of the semiconductor substrate.
  • a collector electrode 12 (second electrode) for giving a collector potential C is electrically connected to the p-type collector region 8.
  • the collector electrode 12 is formed on the second main surface side of the semiconductor substrate, and applies a collector potential C.
  • the material of the collector electrode 12 is, for example, an aluminum compound.
  • the n-type buffer region 7 is formed closer to the first major surface than the p-type collector region 8.
  • the n ⁇ drift layer 1 has an impurity concentration lower than that of the n-type buffer region 7 and is adjacent to the n-type buffer region 7 and located closer to the first major surface than the n-type buffer region 7.
  • the p-type collector region 8, the n-type buffer region 7 and the n ⁇ drift layer 1 constitute a collector region.
  • the provision of the n-type buffer region 7 reduces the main junction leak characteristics and increases the withstand voltage as compared with the case where the n-type buffer region 7 is not provided. Also, the tail current is reduced in the I C waveform at turn-off, and as a result, the switching loss (E OFF ) is reduced.
  • the diffusion depth of the n-type buffer region 7 becomes shallow because the n-type buffer region 7 is formed after the impurity diffusion region on the MOS transistor side is formed. That is, in order to suppress the adverse effect of the high temperature heat treatment on the impurity diffusion region on the MOS transistor side, when forming the n-type buffer region 7, an annealing technique in which the temperature is locally raised as in the low temperature annealing technique or laser annealing. In order to use
  • the semiconductor device for example, at the time of inverter connection, it is a pulse-like control signal set to -15 V in the off state and to +15 V in the on state, with gate potential G of the control electrode on the basis of the emitter potential.
  • the collector potential C of the collector electrode 12 is set to a voltage between the power supply voltage and the saturation voltage according to the gate potential G.
  • 2 to 11 are schematic cross sections showing the method of manufacturing the semiconductor device in the first embodiment of the present invention in the order of steps.
  • the peak concentration is 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and the diffusion depth from the first main surface on the first main surface of the semiconductor substrate including n ⁇ drift layer 1.
  • a p-type body region 2 of 1.0 to 4.0 ⁇ m is formed.
  • mask layer 31 is formed on the first major surface.
  • mask layer 31 is patterned. Using this patterned mask layer 31 as a mask, ion implantation, for example, is performed to provide a surface concentration of 1.0 ⁇ 10 18 to 1.0 ⁇ 10 20 on the first major surface in p-type body region 2. An n-type emitter region 3 is formed with a cm ⁇ 3 and a diffusion depth of 0.3 to 2.0 ⁇ m from the first major surface. Thereafter, the mask layer 31 is removed.
  • a silicon oxide film 32 formed by thermal oxidation, for example, and a silicon oxide film 33 formed by CVD are sequentially formed on the first main surface.
  • the silicon oxide films 32 and 33 are patterned by ordinary photolithography and etching techniques.
  • the semiconductor substrate is anisotropically etched using the patterned silicon oxide films 32 and 33 as a mask. As a result, a gate groove 1a which penetrates the n-type emitter region 3 and the p-type body region 2 and reaches the n - drift layer 1 is formed.
  • the opening and the bottom of gate groove 1a are rounded, and the unevenness of the side wall of gate groove 1a is flattened. Ru.
  • the sacrificial oxide film 32a is formed on the inner surface of the gate groove 1a so as to be integrated with the thermal oxide film 32 by the above-described sacrificial oxidation.
  • the removal of the oxide film exposes the first main surface of the semiconductor substrate and the inner surface of gate groove 1a.
  • a gate insulating film 4a made of, for example, a silicon oxide film is formed along the inner surface and the first main surface of gate groove 1a.
  • a conductive layer 5 made of a metal material such as 2 (titanium silicide) is formed on the entire surface.
  • the gate insulating film 4a may be a silicon oxide film formed by a CVD method and a silicon oxide film formed by thermal oxidation or nitrogen, silicon and silicon oxide, for the purpose of improving the characteristics, reliability and device yield as a gate insulating film. It is preferable to use a laminated structure composed of a nitrided oxide film segregated at the interface with the above.
  • conductive layer 5 is patterned by the usual photolithography and etching techniques.
  • the conductive layer is left in gate groove 1a to form gate electrode 5a.
  • a silicide layer for example, TiSi 2 , COSi or the like
  • the upper surface of gate electrode 5a is oxidized to form insulating film 22A made of, for example, a silicon oxide film.
  • the surface concentration on the first main surface is 1.0 ⁇ 10 18 to 1.0 ⁇ 10 20 cm ⁇ 3
  • the diffusion depth from the first main surface is p + impurity shallower than n-type emitter region 3. Diffusion region 6 is formed.
  • an insulating film 9 made of, for example, silicate glass and an insulating film 22B made of a silicon oxide film formed by the CVD method are sequentially formed on the first main surface.
  • contact holes 9a are formed by ordinary photolithography and etching techniques.
  • barrier metal layer 10 made of, for example, a metal layer is formed by sputtering. Thereafter, lamp annealing is performed to form a silicide layer 21a at the contact portion between the barrier metal layer 10 and the semiconductor substrate. Thereafter, emitter electrode 11 is formed.
  • n - drift layer 1 on the second main surface side of the semiconductor substrate is polished.
  • the polishing, the thickness t 1 of the semiconductor substrate is adjusted according to the required withstand voltage of the MOS transistor. For example, to manufacture an IGBT having a withstand voltage of 600 V to 6500 V, the thickness t 3 (FIG. 1) of the n ⁇ drift layer 1 is 50 to 800 ⁇ m.
  • polishing, etching or the like of the second main surface of the semiconductor substrate is performed to recover the crystallinity of the polished surface.
  • n-type impurities and p-type impurities are implanted into the second main surface of the semiconductor substrate, for example, by ion implantation, and then the impurities are diffused.
  • heat treatment is performed according to the implantation depth of each impurity.
  • n-type buffer region 7 and p-type collector region 8 are formed.
  • a collector electrode 12 is formed to complete the semiconductor device shown in FIG.
  • Collector electrode 12 is made of, for example, aluminum or other metal material capable of obtaining ohmic contact with p-type collector region 8.
  • the second main surface of the n ⁇ drift layer 1 is polished to form the n type buffer region 7 and the p type collector region 8.
  • the second main surface may be polished before the p-type body region 2 is formed.
  • the second main surface may be polished after or before the opening of contact hole 9a to form n-type buffer region 7 and p-type collector region 8.
  • the spike density at the interface between the semiconductor substrate and the collector electrode 12 (formed by the reaction between the semiconductor material forming the p-type collector region 8 and the metal material on the p-type collector region 8 side in the collector electrode 12).
  • the density of the spikes made of an alloy is 0 or more and 3 ⁇ 10 8 pieces / cm 2 or less.
  • FIGS. 12 and 13 schematically show the state of the interface between the p-type collector region where the spikes are formed and the collector electrode.
  • FIG. 12 is a cross-sectional view
  • FIG. 13 is a plan view.
  • the spike is, for example, a protrusion (or a recess) made of an alloy of a material forming the collector electrode 12 and a material forming the p-type collector region 8 and having, for example, a quadrangular pyramid shape or an octagonal pyramid shape.
  • the spike is formed of an alloy of a material forming the layer 12 a in direct contact with the p-type collector region 8 and a material forming the p-type collector region 8. It is formed.
  • the spike density is measured, for example, by the following method. First, the collector electrode 12 is dissolved using a chemical solution and removed from the semiconductor substrate. Then, the second main surface of the exposed semiconductor substrate is observed with a microscope, and the number of concave portions, such as square pyramids and octagonal pyramids, present on the second main surface is counted. As a result, the value obtained by dividing the obtained number by the observed area is defined as the spike density.
  • the J c -V CE characteristics of the IGBT depend on the spike density.
  • FIG. 14 is a diagram showing the temperature dependency of the relationship between collector-emitter voltage and current density in the first embodiment of the present invention.
  • V CE (sat) is an emitter-collector voltage corresponding to any rated current density.
  • At temperatures of 298 K and 398 K substantially the same curve is obtained regardless of whether the spike density is 3 ⁇ 10 8 pieces / cm 2 or more or 3 ⁇ 10 8 pieces / cm 2 or less.
  • the emitter-collector voltage is significantly increased when the spike density is 3 ⁇ 10 8 pieces / cm 2 or less.
  • FIG. 15 is a diagram showing the relationship between the spike density and the amount of change in the on voltage in the first embodiment of the present invention.
  • FIG. 15 shows the results when the conditions (density, depth) of the p-type collect area 8 and the n-type buffer area 7 are constant.
  • the variation ⁇ V on of the on voltage in FIG. 15 is a value obtained by subtracting the collector-emitter voltage V CE (sat) (233 K) at 233 K from the collector-emitter voltage V CE (sat) at 298 K (298 K). is there. Referring to FIG.
  • the collector-emitter voltage V CE at 298K (sat) is the collector-emitter of 233K voltage V CE ( sat) or higher.
  • the collector-emitter voltage V CE at 298K (sat) is the collector-emitter voltage V CE (sat) than the value at 233K It becomes.
  • FIG. 16 is a graph showing the spike density dependency of the relationship between the operating temperature of the device and the voltage between the collector and the emitter in the first embodiment of the present invention.
  • the spike density D spike is 3 ⁇ 10 8 pieces / cm 2 or less
  • the temperature dependency of the voltage V CE (sat) is positive
  • the spike density D spike is In the case of 3 ⁇ 10 8 cells / cm 2 or more
  • the temperature dependence of the voltage V CE (sat) is negative in the region of less than 298K.
  • the temperature dependency of the collector-emitter voltage V CE Can be positive.
  • the concentration of the current to the IGBT having a low voltage V CE is eliminated, and a semiconductor device suitable for the parallel operation can be obtained.
  • the spike density can be controlled, for example, by the material of the collector electrode, the heat treatment condition, or the film thickness of the collector electrode.
  • a silicide containing Al, AlSi, Ti, and a metal is suitable.
  • the metal-containing silicide include Ti-containing silicide, Ni-containing silicide, and Co-containing silicide.
  • a material showing ohmic resistance to the contacting semiconductor layer (p-type collector region 8 in FIG. 1) such as Al or AlSi is preferable.
  • As a material of the semiconductor substrate Si, SiC, GaN or Ge is suitable.
  • the collector electrode made of silicide is formed by forming a metal made of Ti, Co, Ni or the like on the second main surface of the semiconductor substrate made of Si, SiC, GaN, Ge or the like, and performing heat treatment.
  • the film thickness of the collector electrode is preferably 200 nm or more.
  • FIG. 17 is a diagram showing the relationship between the film thickness of the collector electrode and the spike density in the first embodiment of the present invention. Referring to FIG. 17, when the film thickness of the collector electrode is 200 nm or more, the spike density is 3 ⁇ 10 8 / cm 2 or less. On the other hand, the thickness of the collector electrode is preferably 10000 nm or less from the viewpoint of the production limit.
  • the spike density can be set to 0 or more and 3 ⁇ 10 8 pieces / cm 2 or less by appropriately combining the material of the collector electrode, the heat treatment condition, or the film thickness of the collector electrode as described above.
  • the semiconductor device of the present invention is not limited to the configuration of FIG. 1, and may be any device including a semiconductor substrate having a first main surface and a second main surface facing each other, and an element.
  • This element has a gate electrode formed on the first main surface side, a first electrode formed on the first main surface side, and a second electrode formed in contact with the second main surface. ing.
  • the element generates an electric field in the channel by the voltage applied to the gate electrode, and controls the current between the first electrode and the second electrode by the electric field of the channel.
  • a device structure such as a diode may be used.
  • FIG. 18 is a concentration distribution along line XVIII-XVIII in FIG.
  • FIG. 19 is a concentration distribution along line XIX-XIX in FIG.
  • FIG. 18 also shows the conventional concentration distribution of p-type impurities or n-type impurities.
  • concentration C S, P is the impurity concentration of p-type collector region 8 at the interface between collector electrode 12 and p-type collector region 8 (the second main surface of the semiconductor substrate),
  • concentration C P, P is the maximum value of the impurity concentration of the p-type collector region 8.
  • concentration C P, N is the maximum value of the impurity concentration of the n-type buffer region 7.
  • concentration C sub is the impurity concentration of the n ⁇ drift layer 1.
  • the depth D p is the depth from the second major surface to the junction surface between the p-type collector region 8 and the n-type buffer region 7.
  • the depth D P, N is the depth from the second main surface up to the position of the concentration C P, N in the n-type buffer region 7.
  • the depth D N ⁇ is the depth from the second main surface to the junction surface between the n-type buffer region 7 and the n ⁇ drift layer 1.
  • depth DN is equal to the second main surface of the junction surface between n-type buffer region 7 and n-type intermediate layer 7a.
  • It is the depth from ⁇ P is the carrier lifetime of the p-type collector region 8
  • ⁇ N is the carrier lifetime of the n-type buffer region 7
  • ⁇ N ⁇ is the carrier lifetime of the n ⁇ drift layer 1.
  • ⁇ X is a carrier lifetime of a position at a depth of x from the second major surface.
  • SN is the number of atoms per unit area of the impurities constituting the n-type buffer region 7 (atom / cm 2 ), and S N ⁇ is the number of atoms per unit area of the impurities constituting the n ⁇ drift layer 1 (atom / Cm 2 ).
  • the number of atoms per unit area of impurities in the desired region is determined by integrating the impurity concentration profile in that region over the entire depth direction.
  • the inventor of the present application has found that the abnormal operation of the IGBT can be suppressed by setting the relationship between the p-type collector region 8, the n-type buffer region 7 and the n ⁇ drift layer 1 under the following conditions.
  • the suppression of the abnormal operation of the IGBT means the following.
  • IGBT should turn on even at low temperatures below 298 K.
  • c. Have a desired breakdown voltage, or that the IGBT does not run out of heat at 398 K or more.
  • FIG. 20 is a diagram showing a relationship between C P, P / C P, N and V CE (sat) and energy loss E Off at turn-off in the second embodiment of the present invention.
  • E Off is an energy loss when the switching device is turned off.
  • V snap-back is the collector-emitter voltage at point A shown in FIG. 22 when the snap back characteristic occurs.
  • FIG. 21 is a diagram showing the relationship between C P, P / C P, N and V CE (sat) and leakage current density J CES in the IGBT according to the second embodiment of the present invention.
  • the leak current density J CES is the leak current density between the collector and the emitter in the state where the gate and the emitter are shorted. Referring to FIGS.
  • ratio of the maximum value of the impurity concentration of p-type collector region 8 to the maximum value of the impurity concentration of n-type buffer region 7 is C P, P / C P, N is C P, P / In the case of C P, N ⁇ 1, a snapback characteristic occurs, and a snapback voltage V snap-back occurs accordingly.
  • V CE voltage
  • FIG. 22 when C P, P / C P, N ⁇ 1, V CE (sat) for any current density increases.
  • J CES increases and thermal runaway of the IGBT occurs. From the above, in order to suppress the abnormal operation of the IGBT, it is preferable that 1 ⁇ CP, P / CP, N ⁇ 1 ⁇ 10 3 .
  • FIG. 23 is a diagram showing the relationship between S N / S N- , V CE (sat) and breakdown voltage BV CES according to the second embodiment of the present invention.
  • the breakdown voltage BV CES is the breakdown voltage between the collector and the emitter in the state where the collector and the emitter are shorted. Referring to FIG. 23, the number of atoms per unit area of impurity constituting n-type buffer region 7 relative to the number of atoms per unit area of impurity constituting n - drift layer 1 (atom / cm 2 ) 2 ) When the ratio S N / S N- is 0.05 ⁇ S N / S N- , a high breakdown voltage BV CES is obtained.
  • S N / S N- is the case of the S N / S N- ⁇ 100 is snapback characteristic is suppressed, and is suppressed emitter-collector voltage V CE (sat) is also low. From the above, it is preferable that 0.05 ⁇ S N / S N ⁇ ⁇ 100 in order to suppress the abnormal operation of the IGBT and to enable the parallel operation.
  • Figure 24 is a diagram showing C S, P and C P in the second embodiment of the present invention, and P, and the temperature dependence of the relationship between V CE (sat).
  • the emitter-collector voltage V can be obtained by setting 5 ⁇ 10 15 ⁇ C S, P and 1 ⁇ 10 16 ⁇ C P, P for all temperatures of 233 K, 298 K, and 398 K.
  • CE (sat) is greatly reduced.
  • FIG. 25 is a diagram showing CS , P and CP, P dependencies of the relationship between the operating temperature of the device and V CE (sat) in the second embodiment of the present invention.
  • FIGS. 26 and 27 are diagrams showing the temperature dependency of the J C -V CE characteristic in the second embodiment of the present invention. Referring to FIGS. 24 to 27, it can be seen that the temperature dependence of V CE (sat) is positive in the case of 5 ⁇ 10 15 ⁇ C S, P and 1 ⁇ 10 16 ⁇ C P, P.
  • FIG. 28 is, D P according to the second embodiment of the present invention, the N or D N-, is a diagram showing a relationship between V CE (sat) and BV CES.
  • depth D P, N from the second main surface to the position to be concentration C P, N in n-type buffer region 7 is 0.4 ⁇ m ⁇ D P, N , or n-type High breakdown voltage BV CES and low emitter-collector voltage when the depth D N ⁇ from the second main surface of the junction surface between buffer region 7 and n ⁇ drift layer 1 is 0.4 ⁇ m ⁇ D N ⁇ V CE (sat) is obtained.
  • D P, N > 50 ⁇ m or D N ⁇ > 50 ⁇ m snapback characteristics occur.
  • FIG. 29 is another example of concentration distribution along line XVIII-XVIII in FIG.
  • the collector region may further include an n-type intermediate layer 7a.
  • the maximum value CP, N * of the impurity concentration of n-type intermediate layer 7a is lower than the maximum value CP, N of the impurity concentration of n-type buffer region 7, and higher than the impurity concentration Csub of n - drift layer 1 .
  • the n-type intermediate layer 7 a is in contact with both the n-type buffer region 7 and the n ⁇ drift layer 1.
  • the depth DN is the depth from the second main surface of the junction surface between the n-type buffer region 7 and the n-type intermediate layer 7a.
  • the depth D N * is the depth from the second main surface of the junction surface between the n-type intermediate layer 7 a and the n ⁇ drift layer 1.
  • SN * is the number of atoms per unit area of the impurity constituting the n-type intermediate layer 7a (atom / cm 2 ).
  • the n-type intermediate layer 7 a may be formed by implanting impurity ions into a part of the n-type buffer region 7. Alternatively, it may be formed by implanting ions that generate crystal defects that become lifetime killers into a part of the n-type buffer region 7 by a method such as proton irradiation.
  • FIG. 30 is a diagram showing the relationship between SN * / SN and V CE (sat) in the second embodiment of the present invention.
  • the snapback characteristic occurs when the ratio S N * / S N is 0.5 ⁇ S N * / S N.
  • FIG. 31 is a diagram showing the relationship between the depth x from the second main surface and V CE (sat) in the second embodiment of the present invention.
  • FIG. 32 is a diagram showing the relationship between ⁇ x / ⁇ N ⁇ and V CE (sat) in the second embodiment of the present invention.
  • FIG. 33 is a diagram showing an example of the relationship between the depth x from the second main surface and the carrier lifetime according to the second embodiment of the present invention. Referring particularly to FIG. 33, a defect is introduced into the semiconductor substrate in the vicinity of the second main surface in ion implantation for forming p type collector region 8 and n type buffer region 7.
  • the n-type buffer region 7 needs to be annealed at a temperature higher than that of the p-type collector region 8 because the n-type buffer region 7 needs to be implanted deeper than when the p-type collector region 8 is formed. There is. As a result, thermal stress due to annealing occurs in the n-type buffer region 7, and the carrier lifetime ⁇ N of the n-type buffer region 7 is lower than the carrier lifetime ⁇ P of the p-type collector region 8. The carrier lifetimes of the n-type buffer region 7 and the p-type collector region 8 are lower than the carrier lifetime ⁇ N ⁇ of the n ⁇ drift layer 1.
  • the position of the depth x from the second main surface to the carrier lifetime ⁇ N ⁇ of the n ⁇ drift layer 1 By setting the ratio ⁇ x / ⁇ N ⁇ of the carrier lifetime ⁇ x of 1 ⁇ 10 ⁇ 6 ⁇ ⁇ x / ⁇ N ⁇ ⁇ 1, in particular, as shown in FIG. 31 and FIG.
  • the voltage V CE (sat) is significantly reduced.
  • the cause of the decrease in carrier lifetime is that defects are introduced into p-type collector region 8 and n-type buffer region 7 during ion implantation for forming p-type collector region 8 and n-type buffer region 7. It is to In order to improve the carrier lifetime, it is effective to anneal the portion where the defect is introduced. Next, the relationship between the annealing technique and the carrier lifetime is shown.
  • FIG. 34 is a diagram showing the relationship between the output of laser annealing and the temperature of the diffusion furnace and the carrier lifetime in the second embodiment of the present invention.
  • the carrier lifetime decreases if the temperature of the diffusion furnace is too high.
  • a decrease in carrier lifetime occurs.
  • the laser since the laser has the property of being attenuated inside the semiconductor substrate, if the depth from the second main surface of the semiconductor substrate to the junction surface between p type collector region 8 and n type buffer region 7 is too deep It is necessary to increase the output of the laser annealing, and it becomes difficult to improve the carrier lifetime by the laser annealing. Taking this into consideration, the depth from the second main surface of the semiconductor substrate to the junction surface between the p-type collector region 8 and the n-type buffer region 7 is preferably more than 0 and not more than 1.0 ⁇ m.
  • FIG. 35 is a diagram showing the relationship between the ion implantation amount and the carrier activation rate, V CE (sat) and BV CES in the second embodiment of the present invention.
  • the activation rate of each of n-type buffer region 7 and p-type collector region 8 depends on the ion implantation amount of n-type buffer region 7 and p-type collector region 8 or the type of ions. .
  • the activation rate in p-type collector region 8 and the activation rate in n-type buffer region 7 are different from each other, and the activation rate in p-type collector region 8 is higher than the activation rate in n-type buffer region 7 Is also lower.
  • the IGBT can operate normally, and the breakdown voltage BV CES can be increased.
  • the activation rate in p type collector region 8 is more than 0 and 90% or less, collector-emitter voltage V CE (sat) is greatly reduced.
  • the activation rate is calculated by the following equation (1).
  • Activation rate ⁇ (impurity concentration obtained from resistance value calculated by a method such as SR (spreading-resistance) measurement (cm -3 )) / (impurity concentration measured using SIMS (Secondary Ionization Mass Spectrometer) (Cm -3 )) ⁇ ⁇ 100 (1)
  • FIG. 36 is an enlarged cross sectional view schematically showing a second main surface of the semiconductor substrate in the third embodiment of the present invention.
  • the center line average roughness defined in the present embodiment JIS (Japanese Industrial Standard) to a defined by the center line average roughness R a, of the absolute value deviation from the mean line It is an average value.
  • FIG. 37 is a diagram showing a relationship between center line average roughness and maximum height, breaking strength and carrier lifetime in the third embodiment of the present invention.
  • FIG. 37 when 0 ⁇ R a ⁇ 200 nm and 0 ⁇ R max ⁇ 2000 nm, high breaking strength and carrier lifetime can be obtained.
  • FIG. 38 is a diagram showing the relationship between center line average roughness and maximum height, and J CES and V CE (sat) in the third embodiment of the present invention. Referring to FIG. 38, in the case of 0 ⁇ R a ⁇ 200 nm and 0 ⁇ R max ⁇ 2000 nm, low collector-emitter voltage V CE (sat) and low leak current density J CES can be obtained.
  • Embodiment 4 In the present embodiment, the configuration of a MOS transistor which provides the same effects as the effects obtained by the configurations of the first to third embodiments will be described.
  • FIG. 39 is a cross sectional view showing a configuration of a MOS transistor portion of the semiconductor device in the fourth embodiment of the present invention.
  • relatively high concentration n-type impurity diffusion occurs in the vicinity of a region where n - drift layer 1 and p-type body region 2 form a pn junction.
  • This is different from the structure C shown in FIG. 1 in that the region 14 (buried diffusion layer) is provided.
  • the n-type impurity diffusion region 14 is formed between the p-type body region 2 and the n ⁇ drift layer 1.
  • the structure A of FIG. 1 is formed under the structure D of FIG.
  • the remaining structure is substantially the same as that of the structure C shown in FIG. 1, and therefore the same members are denoted by the same reference characters and description thereof is not repeated.
  • n-type impurity diffusion region 14 is not limited to the configuration of FIG. 39, and may be, for example, the configurations shown in FIGS. 40 and 41. That is, the n-type impurity diffusion region 14 may be provided in the configuration in which the emitter trench is provided.
  • FIG. 40 is a cross sectional view showing a configuration of a modification of the semiconductor device in the fourth embodiment of the present invention.
  • an emitter trench is provided in a region sandwiched between two MOS transistors.
  • the emitter trench is composed of an emitter groove 1b, an emitter insulating film 4b, and an emitter conductive layer 5b.
  • Emitter groove 1 b penetrates p-type body region 2 and n-type impurity diffusion region 14 to reach n ⁇ drift layer 1.
  • Emitter insulating film 4b is formed along the inner surface of emitter groove 1b.
  • Emitter conductive layer 5b is formed to be embedded in emitter groove 1b, and is electrically connected to emitter electrode 11 in the upper layer. Any number of emitter trenches may be formed, and a gate trench may be formed in at least one of the plurality of trenches.
  • a barrier metal layer 10 is formed under the emitter electrode 11, and a silicide layer 21b is formed between the barrier metal layer 10 and the emitter conductive layer 5b.
  • a p + impurity diffusion region 6 for forming a low resistance contact to p type body region 2 is formed on the first main surface sandwiched between two emitter trenches, and silicide layer 21a is formed thereon. There is.
  • n-type impurity diffusion region 14 is provided in the vicinity of the region where the n - drift layer 1 and the p-type body region 2 form a pn junction.
  • the remaining structure is substantially the same as that of the structure D shown in FIG. 39, so the same members are denoted by the same reference characters and description thereof is not repeated.
  • Structure F shown in FIG. 41 is different from structure E shown in FIG. 40 in that n-type impurity diffusion region 3 is added to the side of the emitter trench and on the first main surface.
  • the remaining structure is substantially the same as that of the structure E shown in FIG. 39, so the same members are denoted by the same reference characters and description thereof is not repeated.
  • emitter conductive layer 5b embedded in emitter groove 1b is at the emitter potential
  • emitter conductive layer 5b may have a floating potential.
  • the configuration is described below.
  • emitter conductive layer 5b embedded in emitter groove 1b is electrically separated from emitter electrode 11 and has a floating potential.
  • the remaining structure is substantially the same as that of the structure E shown in FIG. 40, and therefore the same members are denoted by the same reference characters and description thereof is not repeated.
  • n-type impurity diffusion region 14 provided in the present embodiment is formed by ion implantation and diffusion before the p-type body region 2 is formed. Thereafter, p type body region 2 is formed, and the same post-process as in the first embodiment is performed to manufacture various semiconductor devices (FIGS. 39 to 42) of the present embodiment.
  • each of the MOS transistor structures E (FIG. 40), F (FIG. 41), and G (FIG. 42) has a trench with an emitter potential or a floating potential, thereby forming the MOS transistor structures C (FIG. 1) and D (FIG. 39)
  • the effective gate width is smaller than that of 39).
  • the structures E, F, and G have a smaller current flow than the structures C and D, and have the effect of suppressing the saturation current.
  • the ON voltage becomes larger at a lower voltage / lower current density than the structure D.
  • the ON voltage is lowered because the n-type impurity diffusion region 14 described in US Pat. No. 6,040,599 has a carrier accumulation effect even if the n - drift layer 1 is thick in the collector structure A It is.
  • the ON voltage can be reduced.
  • the MOS transistor structures E, F, and G when the device is switched in a no-load state, an arbitrary current can be maintained for a longer time than the conventional structure or the MOS transistor structures C and D due to the effect of lowering the saturation current. it can. That is, the MOS transistor structures E, F, and G have the effect of suppressing the saturation current of the device and improving the breakdown tolerance.
  • Fifth Embodiment 43 to 78 are schematic cross sectional views showing various derived structures of the MOS transistor structure which can obtain the same effect as that of the fourth embodiment. With any of the structures shown in FIGS. 43 to 78, the effect of the MOS transistor structure shown in the fourth embodiment can be obtained.
  • FIGS. 43 to 78 Each MOS transistor structure shown in FIGS. 43 to 78 will be described below.
  • an n-type emitter region 3 is formed only on one side of a point where one emitter trench serving as an emitter potential is provided in a region sandwiched between two MOS transistor portions and one side of gate groove 1a. 40 differs from the configuration of the structure E shown in FIG.
  • a plurality of emitter grooves 1b are embedded with an emitter conductive layer 5b consisting of a single integrated layer.
  • the emitter conductive layer 5b is electrically connected to the barrier metal layer 10 and the emitter electrode 11 through the silicide layer 21b.
  • the silicide layer 21b is formed on a bridge connecting the emitter grooves 1b.
  • insulating films 22A, 9, 22B are formed on the emitter conductive layer 5b other than the region where the silicide layer 21b is formed.
  • the configuration other than this is substantially the same as the configuration of the structure E shown in FIG. 40 described above, so the same members are denoted with the same reference numerals and description thereof is omitted.
  • the configuration shown in FIG. 45 is different from the configuration shown in FIG. 44 in that n-type impurity diffusion region 3 is added to both side walls of emitter groove 1b and to the first main surface.
  • the structure shown in FIG. 46 is different from the structure shown in FIG. 44 in that the emitter conductive layer 5b filling the emitter groove 1b has a floating potential.
  • the insulating films 22A, 9, 22B are formed on the entire surface of the emitter conductive layer 5b, and the emitter conductive layer 5b is electrically insulated from the emitter electrode 11.
  • the structure shown in FIG. 47 is different from the structure shown in FIG. 43 in that n-type impurity diffusion region 3 is added to both side walls of emitter groove 1b and to the first main surface.
  • the configuration shown in FIG. 48 is different from the configuration shown in FIG. 43 in that the upper surface of emitter conductive layer 5b protrudes above emitter groove 1b.
  • the emitter conductive layer 5b is electrically connected to the barrier metal layer 10 and the emitter electrode 11 through the silicide layer 21b formed on a part of the surface.
  • insulating films 22A, 9, 22B are formed on the emitter conductive layer 5b other than the region where the silicide layer 21b is formed.
  • the configuration shown in FIG. 49 is different from the configuration shown in FIG. 48 in that n-type impurity diffusion region 3 is added to both sides of emitter groove 1b and to the first main surface.
  • the configuration shown in FIG. 50 is different from the configuration of structure E shown in FIG. 40 in that p-type body region 2 is formed only in the vicinity of the side wall of gate groove 1a.
  • the structure shown in FIG. 51 differs from the structure of structure F shown in FIG. 41 in that p-type body region 2 is formed only in the vicinity of the side wall of gate groove 1a.
  • the structure shown in FIG. 52 is different from the structure shown in FIG. 50 in that the emitter conductive layer 5b filling the emitter groove 1b has a floating potential.
  • the insulating films 22A, 9, 22B are formed on the emitter conductive layer 5b.
  • the configuration shown in FIG. 53 is different from the configuration shown in FIG. 43 in that p-type body region 2 is formed only in a region sandwiched by two gate trenches.
  • the configuration shown in FIG. 54 is different from the configuration shown in FIG. 44 in that p-type body region 2 is formed only in the vicinity of the sidewall of gate groove 1a.
  • the configuration shown in FIG. 55 is different from the configuration shown in FIG. 45 in that p type body region 2 is formed only in the vicinity of the side wall of gate groove 1a.
  • the configuration shown in FIG. 56 is different from the configuration shown in FIG. 46 in that p type body region 2 is formed only in the vicinity of the sidewall of gate groove 1a.
  • the structure shown in FIG. 57 is different from the structure shown in FIG. 53 in that n-type impurity diffusion region 3 is added to both side walls of emitter groove 1b and to the first main surface.
  • the configuration shown in FIG. 58 differs from the configuration shown in FIG. 48 in that p-type body region 2 is formed only in the region sandwiched by two gate trenches.
  • the configuration shown in FIG. 59 is different from the configuration shown in FIG. 49 in that p-type body region 2 is formed only in a region sandwiched by two gate trenches.
  • the structure shown in FIG. 60 is a gate trench so that the gate width (W) becomes the same as that of MOS transistor structures E to G described above without forming a trench in the region where the emitter trench exists in structure E shown in FIG. Is formed, that is, a configuration in which the space between the gate trenches is expanded to an arbitrary size so as to be an emitter potential.
  • ap + impurity diffusion region 6 for taking a low resistance contact with the p-type body region extends on the first main surface sandwiched between the two gate trenches.
  • Silicide layer 21 a is formed in contact with p + impurity diffusion region 6 and n-type emitter region 3.
  • the p + impurity diffusion region 6 and the n-type emitter region 3 are electrically connected to the emitter electrode 11 via the silicide layer 21 a and the barrier metal layer 10.
  • the structure shown in FIG. 61 is a structure in which the gate trench is formed so that the gate width becomes equal to that of MOS transistor structures E to G described above without forming the trench in the region where the emitter trench exists in FIG. It is the structure expanded to arbitrary dimensions so that it may become an emitter electric potential between trenches.
  • the p + impurity diffusion region 6 extends on the first main surface sandwiched by the gate trenches in order to have a low resistance contact to the p-type body region.
  • Silicide layer 21 a is formed in contact with p + impurity diffusion region 6 and n-type emitter region 3.
  • the p + impurity diffusion region 6 and the n-type emitter region 3 are electrically connected to the emitter electrode 11 via the silicide layer 21 a and the barrier metal layer 10.
  • p-type body region 2 is formed only in the vicinity of the side wall of gate groove 1a.
  • the configuration shown in FIG. 63 is different from the configuration shown in FIG. 61 in that p-type body region 2 is formed only in a region sandwiched by two gate trenches.
  • gate electrode 5a In the above, although the case where the upper surface of gate electrode 5a was located in gate groove 1a was explained, it may project on gate groove 1a.
  • the structure in which the upper surface of the gate electrode 5a protrudes on the upper surface of the gate groove 1a is shown in FIGS.
  • FIG. 64 shows the configuration of the structure E shown in FIG. 40
  • FIG. 65 shows the configuration shown in FIG. 41
  • FIG. 66 shows the configuration shown in FIG. 42
  • FIG. 67 shows the configuration shown in FIG. 45 shows the configuration shown in FIG. 46
  • FIG. 71 shows the configuration shown in FIG. 47
  • FIG. 72 shows the configuration shown in FIG. 48
  • FIG. 73 shows the configuration shown in FIG.
  • the upper surface of the gate electrode 5a corresponds to a configuration in which it protrudes above the gate groove 1a.
  • the upper surface of emitter conductive layer 5b filling the emitter groove 1b also protrudes above the emitter groove 1b.
  • the configurations of the first to fourth embodiments can be applied to a planar gate type IGBT.
  • 75 to 78 are schematic cross-sectional views showing the configuration of a planar gate type IGBT.
  • the planar gate type IGBT is formed, for example, on a semiconductor substrate having a thickness of about 50 ⁇ m to 250 ⁇ m.
  • a p-type body region 2 made of a p-type semiconductor is selectively formed on the first principal surface side of n - drift layer 1 having a concentration of 1 ⁇ 10 14 cm -3 .
  • the p-type body region 2 has a concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and a diffusion depth of about 1.0 to 4.0 ⁇ m from the first main surface.
  • the first main surface in p type body region 2 has a concentration of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 or more, and a diffusion depth from the first main surface of about 0.3 to 2.0 ⁇ m.
  • An n-type emitter region 3 made of an n-type semiconductor is formed.
  • the p + impurity diffusion region 6 for taking a low resistance contact to the p-type body region 2 is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the diffusion depth from the main surface is equal to or less than the depth of n-type emitter region 3.
  • a gate electrode 5a is formed on the first main surface via a gate insulating film 4 so as to face the p-type body region 2 sandwiched between the n - drift layer 1 and the n-type emitter region 3.
  • An insulated gate field effect transistor portion (here, a MOS transistor portion) in which a portion of the mold body region 2 is a channel is formed.
  • An emitter conductive layer 5b serving as an emitter potential is formed on the first main surface sandwiched between the two MOS transistor portions.
  • a material of the conductive layer 5b for the emitter and the gate electrode 5a for example, polycrystalline silicon in which phosphorus is introduced at a high concentration, high melting point metal material, high melting point metal silicide, or a composite film of them is used.
  • An insulating film 9 is formed on the first main surface, and a contact hole 9 a reaching a part of the surface of the first main surface is formed in the insulating film 9.
  • a barrier metal layer 10 is formed at the bottom of the contact hole 9a.
  • Emitter electrode 11 giving emitter potential E is electrically connected to emitter conductive layer 5b, p + impurity diffusion region 6 and n-type emitter region 3 through barrier metal layer 10.
  • n-type buffer region 7 and a p-type collector region 8 are formed in order on the second main surface side of the n ⁇ drift layer 1.
  • a collector electrode 12 for giving a collector potential C is electrically connected to the p-type collector region 8.
  • the material of the collector electrode 12 is, for example, an aluminum compound.
  • the spike density at the interface between the semiconductor substrate and the collector electrode 12 (that is, the interface between the p-type collector region 8 and the collector electrode 12) is 0 or more and 3 ⁇ 10 8 pieces / cm 2 or less.
  • n-type impurity diffusion region 14 may be added as shown in FIG. 76 to the configuration of FIG. 75, and n-type buffer region 7 may be omitted as shown in FIG. As shown at 78, an n-type impurity diffusion region 14 may be added and the n-type buffer region 7 may be omitted.
  • FIGS. 75 to 78 are schematic cross-sectional views showing various configurations of the planar gate IGBT in the sixth embodiment of the present invention.
  • the planar gate type IGBT is formed on, for example, a semiconductor substrate having a thickness of about 50 ⁇ m to 800 ⁇ m.
  • a p-type body region 2 made of a p-type semiconductor is selectively formed on the first main surface on the left side in the drawing of the n ⁇ drift layer 1.
  • the p-type body region 2 has a concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and a diffusion depth of about 1.0 to 4.0 ⁇ m from the first main surface.
  • the first main surface in p type body region 2 has a concentration of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 or more, and a diffusion depth from the first main surface of about 0.3 to 2.0 ⁇ m.
  • An n-type emitter region 3 made of an n-type semiconductor is formed.
  • ap + impurity diffusion region 6 for forming a low resistance contact to the p-type body region 2 is formed at a distance from the n-type emitter region 3.
  • the p + impurity diffusion region 6 is formed, for example, at about 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 and the diffusion depth from the first main surface is equal to or less than the depth of the n-type emitter region 3.
  • a gate electrode 5a is formed on the first main surface via a gate insulating film 4 so as to face the p-type body region 2 sandwiched between the n - drift layer 1 and the n-type emitter region 3.
  • the gate electrode 5a extends to the right end in the drawing, and is opposed to the n ⁇ drift layer 1 via the gate insulating film 4 on the right side in the drawing.
  • n - drift layer 1, the n-type emitter region 3 and the gate electrode 5 a make the n - drift layer 1 the drain, the n-type emitter region 3 the source, and p facing the gate electrode 5 a with the gate insulating film 4 interposed therebetween.
  • An insulated gate field effect transistor portion (here, a MOS transistor) having a portion of the mold body region 2 as a channel is formed.
  • Insulating film 9 and emitter electrode 11 are formed on the first main surface. Insulating film 9 covers n-type emitter region 3 and p-type body region 2 on the first main surface and gate electrode 5a. Emitter electrode 11 covers p + impurity diffusion region 6 and insulating film 9, and applies emitter potential E to p + impurity diffusion region 6 and n-type emitter region 3.
  • n-type buffer region 7 and a p-type collector region 8 are formed in order on the second main surface side of the n ⁇ drift layer 1.
  • a collector electrode 12 for giving a collector potential C is electrically connected to the p-type collector region 8.
  • the spike density at the interface between the semiconductor substrate and the collector electrode 12 (that is, the interface between the p-type collector region 8 and the collector electrode 12) is 0 or more and 3 ⁇ 10 8 pieces / cm 2 or less.
  • p type body region 2 is formed deeper (further closer to the second main surface side) in a region where insulating film 9 is not formed in plan view. It is different from the composition of Such a p-type body region 2 is formed by adding a step of implanting a p-type impurity into the first major surface using the insulating film 9 as a mask.
  • p region body region 2 is formed deeper (further closer to the second main surface side) in a region where insulating film 9 is not formed in plan view. It is different from the composition of
  • FIG. 83 The configuration shown in FIG. 83 is different from the configuration of FIG. 81 in that n-type impurity diffusion region 14a is further formed in n - drift layer 1 so as to be adjacent to the bottom surface of p-type body region 2. .
  • FIG. 85 is a diagram showing the relationship between V CE and J C in the case where the n-type impurity diffusion region is formed and in the case where it is not formed. Referring to FIG. 85, in the case of forming the n-type impurity diffusion region 14a, the emitter-collector voltage V CE is reduced relative to the current density J C.
  • Figure 86 is a diagram illustrating the S N14a / S N- according to the sixth embodiment of the present invention, V CE (sat), J C, Break and V G, and the relationship between the Break.
  • S N14a / S N- A, n - the number of atoms per unit area of the impurity constituting the drift layer 1 (atom / cm 2) units of impurities constituting the n-type impurity diffusion region 14a with respect to S N- It is a ratio of the number of atoms per area (atom / cm 2 ) SN14a .
  • J C, Break is a current density that allows the device to shut off in RBSOA (Reverse Bias Safety Operation Area) mode
  • VG , Break is a gate that can shut off the device in SCOA (Short Circuit Safe Operation Area) mode It is a voltage.
  • V CE Short Circuit Safe Operation Area
  • FIG. 86 in the case of 0 ⁇ S N14a / S N ⁇ ⁇ 20, high blocking performance is obtained, and low collector-emitter voltage V CE (sat) is obtained. Therefore, in order to reduce the on-voltage while ensuring the RBSOA and SCSOA are preferably n-type impurity diffusion region 14a satisfies 0 ⁇ S N14a / S N- ⁇ 20.
  • FIG. 87 is a plan view showing the layout of the semiconductor device in the seventh embodiment of the present invention.
  • FIG. 88 is a cross-sectional view taken along line LXXXVIII-LXVIII of FIG. 87
  • FIG. 89 is a cross-sectional view taken along line LXXXIX-LXXXIX of FIG.
  • FIG. 90 is an impurity concentration distribution along the XC-XC line in FIG.
  • the hatched portion in FIG. 87 is a region where p-type impurity diffusion region 41 is formed. Further, in FIG.
  • gate groove 1a (dotted line in the figure) formed along one gate electrode wiring 11a is shown, but in practice, a plurality of gate grooves are formed along each gate electrode wiring 11a.
  • a gate groove 1a (or an emitter groove 1b) is formed. The configuration of the IGBT according to the present embodiment will be described with reference to FIGS. 87 to 90.
  • emitter electrodes 11 and gate electrode interconnections 11a are alternately arranged in the lateral direction in the drawing and extend in the longitudinal direction in the drawing.
  • a gate pad 28 for electrically connecting to another wiring is provided at the lower end portion of the gate electrode wiring 11 a in the center of the chip in the drawing.
  • each of the plurality of gate grooves 1a is arranged in the vertical direction in the drawing along the extending direction of the gate electrode wiring 11a immediately below the gate electrode wiring 11a.
  • Each of the plurality of gate grooves 1a is arranged along the extending direction (longitudinal direction in the drawing) of the short side of the rectangular planar shape.
  • a p-type body region 2 and an n-type impurity diffusion region 14 are formed between gate grooves 1a adjacent in the vertical direction in the drawing. Further, p-type impurity diffusion regions 41 (well layers) are formed between the emitter electrodes 11 adjacent to each other in the lateral direction in the drawing (that is, the end of the gate groove 1a). The p-type impurity diffusion region 41 extends in the longitudinal direction in the drawing along the emitter electrode 11 directly below the gate electrode wiring 11 a.
  • n-type impurity diffusion region 14 is formed between p-type body region 2 and n ⁇ drift layer 1. As shown in FIG. 90, n-type impurity diffusion region 14 has an impurity concentration higher than the impurity concentration of n ⁇ drift layer 1.
  • n-type impurity diffusion region 14 is present, at least one of gate groove 1a and emitter groove 1b (for example, FIG. 40) is doped with an impurity concentration of 1 ⁇ 10 16 cm in n-type impurity diffusion region 14.
  • BV CES high withstand voltage
  • gate electrode 5a filling the inside of gate groove 1a extends also on the first main surface outside gate groove 1a, and electrically extends from gate electrode interconnection 11a in the extended portion. It is connected.
  • the barrier metal layer 10 is located under the gate electrode interconnection 11a, and the silicide layer 21a is formed in a region where the barrier metal layer 10 and the gate electrode 5a are in contact with each other.
  • a passivation film 15 is formed on the gate electrode wiring 11 a and the emitter electrode 11.
  • the p-type impurity diffusion region 41 reaches a deeper position (to the second main surface side) than the gate groove 1a.
  • all the grooves shown in FIG. 87 are gate grooves 1a in which the gate electrode 5a is embedded, at least one of these grooves may be a gate groove, and the other grooves are for example for an emitter. It may be a groove.
  • a pitch between the gate groove 1a and another groove adjacent to the groove is defined as a pitch X.
  • the depth from the first main surface of the semiconductor substrate to the bottom of the gate groove 1a constituting the gate trench is defined as depth Y.
  • the junction surface between p type body region 2 and n type impurity diffusion region 14 junction surface between p type body region 2 and n - drift layer 1 when n type impurity diffusion region 14 is not formed
  • the protrusion amount of the gate groove 1a from the above is defined as a protrusion amount DT .
  • the distance (depth) from the junction surface of p type impurity diffusion region 41 and n - drift layer 1 to the bottom of gate groove 1a is defined as depth DT, Pwell .
  • the inventors of the present application have found that, in an IGBT having a trench gate structure, the breakdown voltage (breakdown voltage) of the IGBT can be improved by designing the gate trench under the following conditions.
  • FIG. 91 is a diagram showing the relationship between Y / X and BV CES in the seventh embodiment of the present invention.
  • depth Y from the first main surface of the semiconductor substrate to the bottom of gate groove 1a forming the gate trench is larger than the pitch between gate groove 1a and another groove adjacent thereto ( In other words, in the case of 1.0 ⁇ Y / X), a high breakdown voltage BV CES is obtained.
  • Figure 92 is a diagram showing the relationship of relationships, and D T and E P / CS or E P / N-and the D T and BV CES according to the seventh embodiment of the present invention.
  • E P / CS means the electric field strength at the junction surface between p-type body region 2 and n-type impurity diffusion region 14, and E P / N- means that n-type impurity diffusion region 14 is formed. It means the electric field strength at the junction surface between the p-type body region 2 and the n ⁇ drift layer 1 when it is not.
  • electric field strength E when protrusion amount DT of gate groove 1a from the junction surface between p type body region 2 and n type impurity diffusion region 14 is 1.0 ⁇ m ⁇ DT.
  • P / CS or E P / N- is reduced, and a high breakdown voltage BV CES is obtained.
  • FIG. 93 is a diagram showing the relationship between DT, Pwell and BV CES and ⁇ BV CES in the seventh embodiment of the present invention.
  • ⁇ BV CES means a value obtained by subtracting BV CES when the gate potential is -20 V from BV CES when the gate potential is 0 V (the same potential as the emitter potential).
  • the depth DT, Pwell from the bottom of gate groove 1a to the bottom of p-type impurity diffusion region 41 (the junction surface between p-type impurity diffusion region 41 and n - drift layer 1) is D
  • T Pwell ⁇ 1.0 ⁇ m
  • a high breakdown voltage BV CES is obtained, and the variation amount ⁇ BV CES of the breakdown voltage is also suppressed low.
  • the groove 1a for the gate and the groove 1b for the emitter so as to satisfy the condition of 1.0 ⁇ Y / X, 1.0 ⁇ m ⁇ D T , or 0 ⁇ D T, Pwell ⁇ 1.0 ⁇ m, The breakdown voltage of the IGBT can be improved.
  • n-type impurity diffusion region 14 is formed over the entire space between gate grooves 1a.
  • n-type impurity diffusion region 14 is shown in FIG. 95 and FIG. As such, it may be formed only in a part between the plurality of grooves.
  • n-type impurity diffusion region 14 is formed only around the gate trench.
  • the n-type impurity diffusion region 14 is formed so as to be in contact with the gate groove 1a and not to be in contact with the emitter groove 1b.
  • n-type impurity diffusion region 14 is formed only around the emitter trench.
  • the n-type impurity diffusion region 14 is formed to be in contact with each of the two emitter grooves 1 b and not to be in contact with the gate groove 1 a.
  • the remaining configuration is substantially the same as the configuration of the structure E shown in FIG. 40, so the same members are denoted by the same reference characters and description thereof is not repeated.
  • the inventor of the present application has found that the voltage between the collector and the emitter can be reduced and the breakdown energy can be improved by controlling the width of the n-type impurity diffusion region 14 and the distance from the emitter groove 1b.
  • FIG. 96 is a diagram showing the relationship between W CS and X CS and V CE and E SC .
  • W CS is the width of the n-type impurity diffusion region 14 in the region existing around the emitter groove 1 b in plan view
  • X CS is the width of the n-type impurity diffusion region 14 from the emitter groove 1 b.
  • the distance to the end of the Referring to FIG. 96 when width W CS of n-type impurity diffusion region 14 is 6 ⁇ m ⁇ W CS ⁇ 9 ⁇ m, or distance X CS from emitter groove 1b to the end of n-type impurity diffusion region 14 is 0.
  • the collector-emitter voltage V CE is reduced and a high short-circuit breakdown energy ESC can be obtained.
  • FIG. 97 shows a planar layout of n-type emitter region 3 and p + impurity diffusion region 6 in the semiconductor device in the seventh embodiment of the present invention.
  • each of gate electrode 5a and emitter conductive layer 5b extends in the vertical direction in the drawing, and between gate electrode 5a and emitter conductive layer 5b and between emitter conductive layers 5b.
  • the n-type emitter region 3 is formed between them.
  • the n-type emitter region 3 extends in the vertical direction in the figure, and p + impurity diffusion regions 6 are periodically formed in a region sandwiched by the n-type emitter regions 3.
  • n-type emitter regions 3 and p + impurity diffusion regions 6 are alternately formed along the extending direction (vertical direction in the figure) of gate electrode 5a or emitter conductive layer 5b. May be
  • the width of n-type emitter region 3 along the extending direction of gate electrode 5a is defined as W 2 SO, and p + impurity along the extending direction of gate electrode 5a.
  • the width of the diffusion region 6 is defined as W PC .
  • FIG. 99 is a diagram showing the relationship between ⁇ and V CE (sat) and E SC in the seventh embodiment of the present invention.
  • FIG. 100 schematically shows a planar layout of a gate pad in the eighth embodiment of the present invention.
  • a part of the current path of gate electrode interconnection 11a (FIG. 87) is formed of resistor 28a locally having high resistance.
  • a part of the gate pad 28 for electrically connecting the wiring (surface gate wiring) and the gate electrode wiring 11a is formed by the resistor 28a.
  • Each of the resistors 28 a protrudes so as to face each other at an opening provided at a central portion of the gate pad 28.
  • Resistor 28a may have the same structure as, for example, gate electrode 5a shown in FIG. 1 or FIG.
  • FIGS. 101 and 102 are diagrams for explaining the oscillation phenomenon of the gate voltage.
  • the switching speed increases, the time variation of the current I c as shown in FIG. 101, the collector-emitter voltage V CE oscillates.
  • the cause of this is that the LCR circuit constant causes the device to oscillate. Therefore, by providing the resistor 28a, it becomes an LCR circuit constant which makes the device difficult to oscillate.
  • the oscillation phenomenon of the gate voltage V.sub.ge can be suppressed.
  • the inventor of the present application has determined the electric field intensity EP / CS of the junction surface between the p-type body region 2 and the n-type impurity diffusion region 14 (if the n-type impurity diffusion region 14 is not formed, n - the electric field strength E P / N-) of the junction surface between the drift layer 1, n type buffer region 7 and n - noting the joint surface field strength E n / n-and the relationship between the drift layer 1 It has been found that the withstand voltage of the IGBT can be improved.
  • FIG. 103 schematically shows an electric field strength distribution along the XIX-XIX line of FIG. 1 when a reverse bias slightly lower than the breakdown voltage is applied to the main junction of the IGBT in the ninth embodiment of the present invention
  • FIG. 104 is a diagram showing the relation between the electric field strength of the junction and the breakdown voltage in the ninth embodiment of the present invention.
  • the electric field in the semiconductor is p-type body region 2 and n - drift from the first main surface of the semiconductor substrate. rapidly increases in the region up to the junction surface of the layer 1, then, n - slowly decreased in the drift layer within 1, n - has decreased sharply in the drift layer 1 and the n-type buffer region 7.
  • the electric field is 0 in the p-type body region 2 and the n-type buffer region 7.
  • the electric field strength E P / N- of the junction surface between n - drift layer 1 and p-type body region 2 is 0 ⁇ E P / N- ⁇ 3.0 ⁇ 10 15 (V / cm)
  • a high breakdown voltage BV CES is obtained.
  • E N / N- is preferably E P / N- or less.
  • the present invention is suitable as a high voltage semiconductor device suitable for parallel operation, in particular as a semiconductor device comprising an IGBT.

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Abstract

　半導体装置は、半導体基板とＭＯＳトランジスタとを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。ＭＯＳトランジスタは、第１主面側に形成されたゲート電極（５ａ）と、第１主面側に形成されたエミッタ電極（１１）と、第２主面に接触して形成されたコレクタ電極（１２）とを有している。素子は、ゲート電極（５ａ）に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によってエミッタ電極（１１）とコレクタ電極（１２）との間の電流を制御する。半導体基板とコレクタ電極（１２）との界面におけるスパイクの密度は０以上３×１０8個／ｃｍ2以下である。これにより、並列的な動作に適した半導体装置が得られる。

Description

半導体装置
　本発明は半導体装置に関し、より特定的には、高耐圧半導体装置であるＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）を備える半導体装置に関する。
　数百Ｖを超える電圧を制御する高耐圧半導体装置（パワーデバイス）の分野では、その取扱う電流も大きなことから、発熱、すなわち損失を抑えた素子特性が要求される。また、それらの電圧・電流を制御するゲートの駆動方式としては、駆動回路が小さく、そこでの損失の小さな電圧駆動素子が望ましい。
　近年、上記のような理由で、この分野では電圧駆動が可能で、損失の少ない素子として、絶縁ゲートバイポーラトランジスタ、すなわちＩＧＢＴが主流となってきている。このＩＧＢＴの構造は、ＭＯＳ（Metal　Oxide　Semiconductor）トランジスタのドレインの不純物濃度を低くして耐圧を保たせるとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる構造である。
　このようなＩＧＢＴにおいてはダイオードがバイポーラ動作をするため、本願においては、ＩＧＢＴのＭＯＳトランジスタのソース側をエミッタ側と呼び、ドレイン側をコレクタ側と呼ぶ。
　電圧駆動素子であるＩＧＢＴでは一般に、コレクタとエミッタ間に数百Ｖの電圧が印加され、その電圧が±数Ｖ～数十Ｖのゲート電圧によって制御される。また、ＩＧＢＴはインバータとして用いられることが多く、ゲートがオン状態にある場合にはコレクタ・エミッタ間の電圧は低いが、大電流が流れ、ゲートがオフ状態にある場合には電流は流れないがコレクタ・エミッタ間の電圧は高くなっている。
　通常は、上記のようなモードでＩＧＢＴの動作が行なわれるため、損失はオン状態での電流・電圧積である定常損失と、オン状態とオフ状態とが切替わる過渡時のスイッチング損失とに分けられる。オフ状態でのリーク電流・電圧積は非常に小さいため無視することができる。
　一方、たとえば負荷が短絡した場合など異常な状態にあっても、素子の破壊を防ぐことも重要である。この場合は、コレクタ・エミッタ間に数百Ｖの電源電圧が印加されたまま、ゲートがオンし、大電流が流れることになる。
　ＭＯＳトランジスタとダイオードとを直列に接続した構造を持つＩＧＢＴでは、ＭＯＳトランジスタの飽和電流で最大電流が制限される。このため、上記のような短絡時にも電流制限が働き、一定の時間発熱することによる素子の破壊を防ぐことができる。
　従来のＩＧＢＴの構造は、たとえば特開２００４－２４７５９３号公報（特許文献１）に開示されている。特許文献１のＩＧＢＴは、ゲート電極と、ソース（エミッタ）電極と、ドレイン（コレクタ）電極と、ｎ型基板とを主に備えている。ｎ型基板の上面にはトレンチが形成されており、ゲート電極はこのトレンチの内部に埋め込まれている。ｎ型基板内の上部にはｐ型ベース層が形成されており、ｐ型ベース層の内部にはｎ+型ソース層とｐ+型ドレイン層とが形成されている。ｎ+型ソース層とｐ+型ドレイン層とはｎ型基板の表面において互いに隣接している。そしてゲート電極と、ｎ+型ソース層およびｐ型ベース層とは、ｎ型基板の内部においてゲート絶縁膜を挟んで対向している。エミッタ電極はｎ+型ソース層およびｐ+型ドレイン層と電気的に接触している。ｎ型基板の下面にはｐ+型ドレイン層が形成されており、コレクタ電極はｎ型基板の下面側においてｐ+型ドレイン層に接触している。ｎ型基板の内部におけるｐ型ベース層とｐ+型ドレイン層との間には、ｎ-型エピタキシャル層およびｎ型バッファ層が埋め込まれている。ｎ-型エピタキシャル層はｐ型ベース層およびｎ型バッファ層と接触しており、ｎ型バッファ層はｐ+型ドレイン層と接触している。
　また、特許文献１と同様の構造を有するＩＧＢＴは、たとえば特開２００６－４９９３３号公報（特許文献２）、特開２００２－３５９３７３号公報（特許文献３）、特開平９－２６０６６２号公報（特許文献４）、米国特許第６，８１５，７６７号明細書（特許文献５）、米国特許第６，９５３，９６８号明細書（特許文献６）、および米国特許第６，７８１，１９９号明細書（特許文献７）にも開示されている。
特開２００４－２４７５９３号公報 特開２００６－４９９３３号公報 特開２００２－３５９３７３号公報 特開平９－２６０６６２号公報 米国特許第６，８１５，７６７号明細書 米国特許第６，９５３，９６８号明細書 米国特許第６，７８１，１９９号明細書
　パワーデバイスにおいては、１つのパッケージモジュール中に複数のＩＧＢＴおよびダイオードのチップを有しており、複数のＩＧＢＴは互いに並列に接続されている。パワーデバイスに使用されるＩＧＢＴの特性として重要なのが、オン電圧ＶCE(sat)の温度依存性である。ここでオン電圧ＶCE(sat)とは、任意の定格電流（密度）ＪCを得るために必要なコレクタ・エミッタ間の電圧である。オン電圧ＶCE(sat)の温度依存性が正、つまりＩＧＢＴの温度上昇とともにオン電圧ＶCE(sat)が大きくなることが、互いに並列に接続された複数のＩＧＢＴを動作させる（つまり、ＩＧＢＴを並列的に動作させる）ことに適している。仮にオン電圧ＶCE(sat)の温度依存性が負であると、ＩＧＢＴを並列的に動作させる場合に、オン電圧ＶCE(sat)の低いＩＧＢＴに電流が集中する。その結果、パッケージモジュールが誤作動を発生しやすくなり、破壊などの問題が起きやすくなる。
　従って、本発明の目的は、並列的な動作に適した半導体装置を得ることである。
　本発明の一の局面に従う半導体装置は、半導体基板と素子とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、第２主面に接触して形成された第２電極とを有している。素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と第２電極との間の電流を制御する。半導体基板と第２電極との界面におけるスパイクの密度は０以上３×１０8個／ｃｍ2以下である。
　本発明の他の局面に従う半導体装置は、半導体基板と素子とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、第２主面に接触して形成された第２電極とを有している。素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と第２電極との間の電流を制御する。半導体装置は第２主面に形成されたコレクタ領域をさらに備えている。コレクタ領域は、第２電極と接触する第１導電型のコレクタ拡散層と、コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層と、第２導電型のドリフト拡散層とを有している。ドリフト拡散層はバッファ拡散層よりも低い不純物濃度を有しており、かつバッファ拡散層と隣接してバッファ拡散層よりも第１主面側に形成されている。ドリフト拡散層を構成する不純物の単位面積あたりの原子数に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数の比は０．０５以上１００以下である。
　本発明によれば、並列的な動作に適した半導体装置が得られる。
本発明の実施の形態１における半導体装置の構成を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。 スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す断面図である。 スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す平面図である。 本発明の実施の形態１におけるコレクタ・エミッタ間電圧ＶCE(sat)と電流密度ＪCとの関係の温度依存性を示す図である。 本発明の実施の形態１におけるスパイク密度とオン電圧の変化量との関係を示す図である。 本発明の実施の形態１におけるデバイスのオペレーション温度とＶCE(sat)との関係のスパイク密度依存性を示す図である。 本発明の実施の形態１におけるコレクタ電極の膜厚とスパイク密度との関係を示す図である。 図１のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った濃度分布である。 図１のＸＩＸ－ＸＩＸ線に沿った濃度分布である。 本発明の実施の形態２におけるＣP,P／ＣP,Nと、ＶCE(sat)およびエネルギロスＥOffとの関係を示す図である。 本発明の実施の形態２における１２００Ｖクラスの耐圧を有するＩＧＢＴにおけるＣP,P／ＣP,Nと、ＶCE(sat)およびリーク電流密度ＪCESとの関係を示す図である。 本発明の実施の形態２におけるＶCE(sat)とＪCとの関係のＣP,P／ＣP,N依存性を示す図である。 本発明の実施の形態２におけるＳN／ＳN-と、ＶCE(sat)および降伏電圧ＢＶCESとの関係を示す図である。 本発明の実施の形態２におけるＣS,PおよびＣP,Pと、ＶCE(sat)との関係の温度依存性を示す図である。 本発明の実施の形態２におけるデバイスのオペレーション温度とＶCE(sat)との関係のＣS,PおよびＣP,P依存性を示す図である。 本発明の実施の形態２における、５×１０15≦ＣS,P、１×１０16≦ＣP,Pの場合のＪC－ＶCE特性の温度依存性を示す図である。 本発明の実施の形態２における、５×１０15＞ＣS,P、１×１０16＞ＣP,Pの場合のＪC－ＶCE特性の温度依存性を示す図である。 本発明の実施の形態２におけるＤP,NまたはＤN-と、ＶCE(sat)およびＢＶCESとの関係を示す図である。 図１のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った濃度分布の他の例である。 本発明の実施の形態２におけるＳN*／ＳNとＶCE(sat)との関係を示す図である。 本発明の実施の形態２における第２主面からの深さｘとＶCE(sat)との関係を示す図である。 本発明の実施の形態２におけるτx／τN-とＶCE(sat)との関係を示す図である。 本発明の実施の形態２における第２主面からの深さｘとキャリアライフタイムとの関係の一例を示す図である。 本発明の実施の形態２におけるレーザアニールの出力および拡散炉の温度と、キャリアライフタイムとの関係を示す図である。 本発明の実施の形態２におけるイオン注入量と、キャリア活性化率、ＶCE(sat)およびＢＶCESとの関係を示す図である。 本発明の実施の形態３における半導体基板の第２主面を模式的に示す拡大断面図である。 本発明の実施の形態３における中心線平均粗さＲaおよび最大高さＲmaxと、破壊強度およびキャリアライフタイムとの関係を示す図である。 本発明の実施の形態３におけるＲaおよびＲmaxと、ＪCESおよびＶCE(sat)との関係を示す図である。 本発明の実施の形態４における半導体装置のＭＯＳトランジスタ部分の構成を示す断面図である。 本発明の実施の形態４における半導体装置の第１の変形例の構成を示す断面図である。 本発明の実施の形態４における半導体装置の第２の変形例の構成を示す断面図である。 本発明の実施の形態４における半導体装置の第３の変形例の構成を示す断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。 本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 図７９～図８３に示す構成におけるゲート電極５ａの真下のキャリア（ｎ型不純物）の濃度分布を模式的に示す図である。 ｎ型不純物拡散領域を形成した場合と形成しない場合とにおける、ＶCEとＪCとの関係を示す図である。 本発明の実施の形態６におけるＳN14a／ＳN-と、ＶCE(sat)、ＪC,BreakおよびＶG,Breakとの関係とを示す図である。 本発明の実施の形態７における半導体装置のレイアウトを示す平面図である。 図８７のＬＸＸＸＶＩＩＩ－ＬＸＶＩＩＩ線に沿った断面図である。 図８７のＬＸＸＸＩＸ－ＬＸＸＸＩＸ線に沿った断面図である。 図８８のＸＣ－ＸＣ線に沿った不純物濃度分布である。 本発明の実施の形態７におけるＹ／ＸとＢＶCESとの関係を示す図である。 本発明の実施の形態７におけるＤTとＢＶCESとの関係、およびＤTとＥP/CSまたはＥP/N-との関係を示す図である。 本発明の実施の形態７におけるＤT,PwellとＢＶCESおよびΔＢＶCESとの関係を示す図である。 本発明の実施の形態７における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 本発明の実施の形態７における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。 ＷCSおよびＸCSとＶCEおよびＥSCとの関係を示す図である。 本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６のレイアウトを示す平面図である 本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６のレイアウトの変形例を示す平面図である 本発明の実施の形態７におけるαとＶCE(sat)およびＥSCとの関係を示す図である。 本発明の実施の形態８におけるゲートパッドのレイアウトを模式的に示す平面図である。 ゲート電圧の発振現象を説明するための図である。 ゲート電圧の発振現象を説明するための図である。 本発明の実施の形態９におけるＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の図１のＸＩＸ－ＸＩＸ線に沿った電界強度分布を模式的に示す図である。 本発明の実施の形態９における接合面の電界強度と降伏電圧との関係を示す図である。
符号の説明
　１　ｎ-ドリフト層、１ａ　ゲート用溝、１ｂ　エミッタ用溝、２　ｐ型ボディ領域、３　ｎ型エミッタ領域またはｎ型不純物拡散領域、４，４ａ　ゲート絶縁膜、４ｂ　エミッタ用絶縁膜、４ｂ　エミッタ用絶縁膜、５　導電層、５ａ　ゲート電極、５ｂ　エミッタ用導電層、６　ｐ+不純物拡散領域、７　ｎ型バッファ領域、７ａ　ｎ型中間層、８　ｐ型コレクタ領域、９，２２Ａ，２２Ｂ　絶縁膜、９ａ　コンタクトホール、１０　バリアメタル層、１１　エミッタ電極、１１ａ　ゲート電極配線、１２，１２ａ　コレクタ電極、１４，１４ａ　ｎ型不純物拡散領域、１５　パッシベーション膜、２１ａ，２１ｂ　シリサイド層、２８　ゲートパッド、２８ａ　抵抗体、３１　マスク層、３２，３３　シリコン酸化膜、３２ａ　犠牲酸化膜、４１　ｐ型不純物拡散領域。
　以下、本発明の実施の形態について図面に基づいて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１における半導体装置の構成を示す概略断面図である。図１を参照して、本実施の形態の半導体装置は、たとえば６００～６５００Ｖの耐圧を有する半導体装置を想定すると、５０～８００μｍの厚みｔ1を有する半導体基板に形成されたトレンチ型ＩＧＢＴである。半導体基板は互いに対向する第１主面（上面）および第２主面（下面）を有している。ｎ-ドリフト層（ドリフト拡散層）１は、たとえば６００～６５００Ｖの耐圧を有する半導体装置を想定すると、１×１０12～１×１０15ｃｍ-3の濃度を有している。この半導体基板の第１主面側に、たとえば濃度が約１×１０15～１×１０18ｃｍ-3で第１主面からの拡散深さが約１．０～４．０μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。ｐ型ボディ領域２（ボディ拡散層）内の第１主面には、たとえば濃度が１×１０18～１×１０20ｃｍ-3で、第１主面からの拡散深さが約０．３～２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３（第２エミッタ拡散層）と隣り合うように第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６（第１エミッタ拡散層）が、たとえば１×１０18～１×１０20ｃｍ-3程度の濃度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
　第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-ドリフト層１に達するゲート用溝１ａが形成されている。このゲート用溝１ａは、第１主面からたとえば３～１０μｍの深さを有しており、ゲート用溝１ａのピッチは、たとえば２．０μｍ～６．０μｍである。このゲート用溝１ａの内表面には、ゲート絶縁膜４ａが形成されている。このゲート絶縁膜４ａは、たとえばゲート絶縁膜の特性、信頼性およびデバイス歩留りを向上させる目的で、ＣＶＤ法により形成されたシリコン酸化膜と熱酸化法により形成されたシリコン酸化膜もしくは窒素がＳｉ／ＳｉＯ2界面に偏析しているシリコン窒化酸化膜との積層構造を有している。
　ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンや、Ｗ／ＴｉＳｉ2などのメタル材料よりなるゲート電極５ａが形成されている。なお、ゲート電極５ａの低抵抗化のためにゲート電極５ａの表面にシリサイド層（たとえばＴｉＳｉ2、ＣｏＳｉなど）が形成されていてもよい。このゲート電極５ａの上面には、たとえばシリコン酸化膜よりなる絶縁膜２２Ａが形成されている。またゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。なお、ゲート電極５ａは第１主面側に形成されていればよい。
　このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースとし、ゲート絶縁膜４ａを挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ）が構成されている。すなわち、このＭＯＳトランジスタは、ゲート電極５ａに加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によってエミッタ電極１１とコレクタ電極１２との間の電流を制御する。このＭＯＳトランジスタが第１主面には複数個配置されている。
　第１主面上には、たとえばシリケートガラスよりなる絶縁膜９と、ＣＶＤ法により形成されたシリコン酸化膜よりなる絶縁膜２２Ｂとが形成されており、これらの絶縁膜９、２２Ｂには第１主面に達するコンタクトホール９ａが設けられている。コンタクトホール９ａの内表面および絶縁膜９、２２Ｂの上面に沿うようにバリアメタル層１０が形成されている。このバリアメタル層１０と半導体基板との接する部分にはシリサイド層２１ａが形成されている。このバリアメタル層１０およびシリサイド層２１ａを介して、ｎ型エミッタ領域３およびｐ+不純物拡散領域６には、エミッタ電位Ｅを与えるエミッタ電極１１（第１電極）が電気的に接続されている。なお、エミッタ電極１１は第１主面側に形成されていればよい。
　また、半導体基板の第２主面側にはｐ型コレクタ領域８（コレクタ拡散層）と、ｎ型バッファ領域７（バッファ拡散層）とが形成されている。ｐ型コレクタ領域８にはコレクタ電位Ｃを与えるコレクタ電極１２（第２電極）が電気的に接続されている。コレクタ電極１２は半導体基板の第２主面側に形成されており、コレクタ電位Ｃを与える。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。ｎ型バッファ領域７は、ｐ型コレクタ領域８よりも第１主面側に形成されている。ｎ-ドリフト層１はｎ型バッファ領域７よりも低い不純物濃度を有しており、かつｎ型バッファ領域７と隣接してｎ型バッファ領域７よりも第１主面側に位置している。ｐ型コレクタ領域８と、ｎ型バッファ領域７と、ｎ-ドリフト層１とによりコレクタ領域が構成されている。
　特にｎ型バッファ領域７を設けることにより、ｎ型バッファ領域７がない場合に比べて、主接合リーク特性が減少し、耐圧が上昇する。また、ターンオフ時のＩCの波形でテール電流が少なくなり、その結果、スイッチングロス（ＥOFF）が低減する。
　また、ｎ型バッファ領域７の拡散深さが浅くなるのは、ＭＯＳトランジスタ側の不純物拡散領域が形成された後にｎ型バッファ領域７を形成するためである。すなわち、ＭＯＳトランジスタ側の不純物拡散領域への高温熱処理による悪影響を抑止するために、ｎ型バッファ領域７を形成する際に、低温アニール技術、もしくはレーザアニールのように局所的に高温化するアニーリング技術を用いるためである。
　本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位を基準に、制御電極のゲート電位Ｇはオフ状態では－１５Ｖに、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃはゲート電位Ｇに従って概ね電源電圧を飽和電圧との間の電圧とされる。
　次に、本実施の形態の製造方法について説明する。
　図２～図１１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、ｎ-ドリフト層１を含む半導体基板の第１主面に、たとえばピーク濃度が１×１０15～１×１０18ｃｍ-3、第１主面からの拡散深さが１．０～４．０μｍのｐ型ボディ領域２が形成される。次に、第１主面上に、マスク層３１が形成される。
　図３を参照して、マスク層３１がパターニングされる。このパターニングされたマスク層３１をマスクとして、たとえばイオン注入などが施されることにより、ｐ型ボディ領域２内の第１主面に表面濃度が１．０×１０18～１．０×１０20ｃｍ-3、第１主面からの拡散深さが０．３～２．０μｍのｎ型エミッタ領域３が形成される。この後、マスク層３１が除去される。
　図４を参照して、第１主面上に、たとえば熱酸化により形成されたシリコン酸化膜３２と、ＣＶＤ法により形成されたシリコン酸化膜３３とが順に形成される。このシリコン酸化膜３２、３３が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされたシリコン酸化膜３２、３３をマスクとして半導体基板に異方性エッチングが施される。これにより、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-ドリフト層１に達するゲート用溝１ａが形成される。
　図５を参照して、等方性プラズマエッチングおよび犠牲酸化などの処理を行なうことにより、ゲート用溝１ａの開口部と底部とが丸くなり、かつゲート用溝１ａの側壁の凹凸が平坦化される。また上記の犠牲酸化により、ゲート用溝１ａの内表面に犠牲酸化膜３２ａが熱酸化膜３２と一体化するように形成される。このように等方性プラズマエッチングおよび犠牲酸化を施すことにより、ゲート用溝１ａの内表面に形成されるゲート絶縁膜の特性を向上させることが可能となる。この後、酸化膜３２、３２ａ、３３が除去される。
　図６を参照して、上記酸化膜の除去により、半導体基板の第１主面およびゲート用溝１ａの内表面が露出する。
　図７を参照して、ゲート用溝１ａの内表面および第１主面に沿うように、たとえばシリコン酸化膜よりなるゲート絶縁膜４ａが形成される。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンもしくは不純物の導入されていない多結晶シリコンにリンがイオン注入により導入された材料や、Ｗ（タングステン）／ＴｉＳｉ2（チタンシリサイド）などのメタル材料からなる導電層５が表面全面に形成される。
　なおゲート絶縁膜４ａとしては、ゲート絶縁膜としての特性、信頼性およびデバイス歩留まりを向上させる目的で、ＣＶＤ法により形成したシリコン酸化膜と熱酸化により形成したシリコン酸化膜もしくは窒素がシリコンと酸化シリコンとの界面に偏析した窒化酸化膜とからなる積層構造が用いられることが好ましい。
　この後、通常の写真製版技術およびエッチング技術により、導電層５がパターニングされる。
　図８を参照して、このパターニングにより、導電層がゲート用溝１ａ内に残存されてゲート電極５ａが形成される。ここで、ゲート電極５ａの低抵抗化のためにゲート電極５ａの表面にシリサイド層（たとえばＴｉＳｉ2、ＣＯＳｉなど）が形成されてもよい。この後、ゲート電極５ａの上面が酸化されることにより、たとえばシリコン酸化膜よりなる絶縁膜２２Ａが形成される。この後、たとえば第１主面における表面濃度が１．０×１０18～１．０×１０20ｃｍ-3、第１主面からの拡散深さがｎ型エミッタ領域３よりも浅いｐ+不純物拡散領域６が形成される。
　図９を参照して、第１主面上にたとえばシリケートガラスよりなる絶縁膜９と、ＣＶＤ法により形成したシリコン酸化膜よりなる絶縁膜２２Ｂとが順に形成される。この絶縁膜９、２２Ｂに、通常の写真製版技術およびエッチング技術によりコンタクトホール９ａが形成される。
　図１０を参照して、たとえば金属層よりなるバリアメタル層１０がスパッタリング法により形成される。この後、ランプアニールが施されてバリアメタル層１０と半導体基板との接触部にシリサイド層２１ａが形成される。この後、エミッタ電極１１が形成される。
　図１１を参照して、半導体基板の第２主面側のｎ-ドリフト層１が研磨される。この研磨により、半導体基板の厚みｔ1は、ＭＯＳトランジスタの必要な耐圧に応じて調整される。たとえば６００Ｖ～６５００Ｖの耐圧を有するＩＧＢＴを製造するには、ｎ-ドリフト層１の厚みｔ3（図１）は５０～８００μｍとなる。研磨後は、研磨された面の結晶性を回復するために、半導体基板の第２主面のエッチングなどが行なわれる。
　その後、半導体基板の第２主面にたとえばイオン注入法によりｎ型不純物およびｐ型不純物を注入した後に、不純物を拡散させる。もしくは、ｎ型不純物およびｐ型不純物を注入した直後に、それぞれの不純物の注入深さに応じた熱処理を行なう。その結果、ｎ型バッファ領域７およびｐ型コレクタ領域８が形成される。さらにコレクタ電極１２が形成されて図１に示す半導体装置が完成する。コレクタ電極１２は、たとえばアルミニウムその他の、ｐ型コレクタ領域８とのオーミック接触性が得られるメタル材料からなる。
　なお、本実施の形態においては、図１１に示すようにエミッタ電極１１を形成した後にｎ-ドリフト層１の第２主面を研磨し、ｎ型バッファ領域７およびｐ型コレクタ領域８を形成してもよい。また、図２に示すようにｐ型ボディ領域２を形成する前に第２主面を研磨してもよい。また、図９に示すようにコンタクトホール９ａの開口後もしくは開口前に第２主面を研磨し、ｎ型バッファ領域７およびｐ型コレクタ領域８を形成してもよい。
　本実施の形態において、半導体基板とコレクタ電極１２との界面におけるスパイク密度（ｐ型コレクタ領域８を形成する半導体材料とコレクタ電極１２中のｐ型コレクタ領域８側のメタル材料との反応により形成される合金からなるスパイクの密度）は０以上３×１０8個／ｃｍ2以下である。
　図１２および図１３は、スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す図である。図１２は断面図、図１３は平面図である。図１２および図１３を参照して、ｐ型コレクタ領域８とコレクタ電極１２との界面には、通常、複数のスパイクが形成されている。スパイクとは、コレクタ電極１２を構成する材料とｐ型コレクタ領域８を構成する材料との合金よりなる、たとえば四角錐や八角錐の形状を有する突起（または凹部）である。ここで、コレクタ電極１２が多層膜で形成されている場合には、スパイクは、ｐ型コレクタ領域８に直接接触する層１２ａを構成する材料とｐ型コレクタ領域８を構成する材料との合金より形成される。
　スパイク密度は、たとえば以下の方法によって測定される。始めに、薬液を用いてコレクタ電極１２を溶解し、半導体基板から除去する。そして、露出された半導体基板の第２主面を顕微鏡で観察し、第２主面に存在する四角錐や八角錐などの凹部の個数を数える。その結果、得られた個数を観察した面積で割った値をスパイク密度と定義する。
　スパイク密度が大きくなると、低温（２９８Ｋ以下）でのｐ型コレクタ領域８の不純物のイオン化率が低下し、ｐ型コレクタ領域８からｎ型バッファ領域７へのキャリア（ホール）の実効的な注入効率が低下する。このため、ＩＧＢＴのＪc－ＶCE特性はスパイク密度に依存する。
　スパイク密度を０以上３×１０8個／ｃｍ2以下とすることによって、以下の効果を得ることができる。図１４は、本発明の実施の形態１におけるコレクタ・エミッタ間電圧と電流密度との関係の温度依存性を示す図である。図１４を参照して、ＶCE(sat)は、任意の定格電流密度に対応するエミッタ・コレクタ間電圧である。２９８Ｋおよび３９８Ｋの温度では、スパイク密度が３×１０8個／ｃｍ2以上の場合であっても３×１０8個／ｃｍ2以下の場合であってもほぼ同じ曲線となっている。一方、２３３Ｋの温度では、スパイク密度が３×１０8個／ｃｍ2以下の場合のエミッタ・コレクタ間電圧が著しく増加している。
　図１５は、本発明の実施の形態１におけるスパイク密度とオン電圧の変化量との関係を示す図である。図１５は、ｐ型コレクト領域８およびｎ型バッファ領域７の条件（濃度、深さ）を一定にした場合の結果である。また、図１５におけるオン電圧の変化量ΔＶonは、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)（２９８Ｋ）から２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)（２３３Ｋ）を引いた値である。図１５を参照して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以下の場合には、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)は、２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)以上の値である。一方、スパイク密度Ｄspikeが３×１０8個／ｃｍ2を超える場合には、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)は、２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)未満の値となる。
　図１６は、本発明の実施の形態１におけるデバイスのオペレーション温度とコレクタ・エミッタ間電圧との関係のスパイク密度依存性を示す図である。図１６を参照して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以下の場合には、電圧ＶCE(sat)の温度依存性が正であるのに対して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以上の場合には、２９８Ｋ未満の領域で電圧ＶCE(sat)の温度依存性が負である。
　以上より、本実施の形態のように半導体基板とコレクタ電極１２との界面におけるスパイク密度を０以上３×１０8個／ｃｍ2以下とすることにより、コレクタ・エミッタ間電圧ＶCEの温度依存性を正にすることができる。その結果、ＩＧＢＴを並列的に動作させる場合に、電圧ＶCEの低いＩＧＢＴへの電流の集中がなくなり、並列的な動作に適した半導体装置を得ることができる。
　スパイク密度は、たとえばコレクタ電極の材質、熱処理条件、またはコレクタ電極の膜厚によって制御することができる。コレクタ電極の材質としては、Ａｌ、ＡｌＳｉ、Ｔｉ、および金属を含むシリサイドが適している。金属を含むシリサイドとしては、Ｔｉを含むシリサイド、Ｎｉを含むシリサイド、またはＣｏを含むシリサイドが挙げられる。また、コレクタ電極の材質としては、たとえばＡｌやＡｌＳｉなどの、接触する半導体層（図１ではｐ型コレクタ領域８）との間でオーミック抵抗性を示す材料が好ましい。半導体基板の材質としては、Ｓｉ、ＳｉＣ、ＧａＮ、またはＧｅが適している。特にコレクタ電極としてシリサイドを使用した場合には、半導体基板とコレクタ電極との界面にスパイクが存在しなくなる。シリサイドよりなるコレクタ電極は、Ｓｉ、ＳｉＣ、ＧａＮ、またはＧｅなどよりなる半導体基板の第２主面にＴｉ、Ｃｏ、またはＮｉなどよりなる金属を形成し、熱処理を施すことにより形成される。
　また、コレクタ電極の膜厚は２００ｎｍ以上であることが好ましい。図１７は、本発明の実施の形態１におけるコレクタ電極の膜厚とスパイク密度との関係を示す図である。図１７を参照して、コレクタ電極の膜厚が２００ｎｍ以上である場合には、スパイク密度が３×１０8個／ｃｍ2以下となっている。一方、製造限界の観点から、コレクタ電極の膜厚は１００００ｎｍ以下であることが好ましい。
　上記のような、コレクタ電極の材質、熱処理条件、またはコレクタ電極の膜厚を適宜組み合わせることにより、スパイク密度を０以上３×１０8個／ｃｍ2以下とすることができる。
　なお、本実施の形態においては図１に示す構成を有するＩＧＢＴである場合について示した。しかし、本発明の半導体装置は、図１の構成のものに限定されず、互いに対向する第１主面および第２主面を有する半導体基板と、素子とを備えるものであればよい。この素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、前記第２主面に接触して形成された第２電極とを有している。この素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と前記第２電極との間の電流を制御する。さらに、ダイオードのようなデバイス構造でもよい。
　（実施の形態２）
　図１８は、図１のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った濃度分布である。図１９は、図１のＸＩＸ－ＸＩＸ線に沿った濃度分布である。なお、図１８には、従来におけるｐ型不純物またはｎ型不純物の濃度分布もあわせて示されている。
　図１８および図１９を参照して、濃度ＣS,Pは、コレクタ電極１２とｐ型コレクタ領域８との界面（半導体基板の第２主面）におけるｐ型コレクタ領域８の不純物濃度であり、濃度ＣP,Pは、ｐ型コレクタ領域８の不純物濃度の最大値である。濃度ＣP,Nは、ｎ型バッファ領域７の不純物濃度の最大値である。濃度Ｃsubは、ｎ-ドリフト層１の不純物濃度である。深さＤpは、ｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの第２主面からの深さである。深さＤP,Nは、ｎ型バッファ領域７における濃度ＣP,Nとなる位置までの第２主面からの深さである。深さＤN-は、ｎ型バッファ領域７とｎ-ドリフト層１との接合面までの第２主面からの深さである。なお、後述の図２９で示すようにｎ型中間層７ａが形成されている場合には、深さＤNは、ｎ型バッファ領域７とｎ型中間層７ａとの接合面の第２主面からの深さである。τPはｐ型コレクタ領域８のキャリアライフタイムであり、τNはｎ型バッファ領域７のキャリアライフタイムであり、τN-はｎ-ドリフト層１のキャリアライフタイムである。τXは第２主面からｘの深さにある位置のキャリアライフタイムである。ＳNはｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）であり、ＳN-はｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）である。所望の領域における不純物の単位面積あたりの原子数は、その領域におけるにおける不純物濃度プロファイルを深さ方向全体にわたって積分することによって求められる。
　本願発明者は、ｐ型コレクタ領域８とｎ型バッファ領域７とｎ-ドリフト層１との関係を以下の条件とすることによって、ＩＧＢＴの異常動作を抑止できることを見出した。ここで、ＩＧＢＴの異常動作を抑止するとは、以下のことを意味している。
　ａ．２９８Ｋ以下の温度でＪc－ＶCE特性にスナップバック（snap　back）特性が発生しないこと。
　ｂ．２９８Ｋ以下の低温でもＩＧＢＴがオンすること。
　ｃ．所望の耐圧を有する、または３９８Ｋ以上においてＩＧＢＴが熱暴走しないこと。
　図２０は、本発明の実施の形態２におけるＣP,P／ＣP,Nと、ＶCE(sat)およびターンオフ時のエネルギロスＥOffとの関係を示す図である。ＥOffとは、スイッチングデバイスがターンオフする際のエネルギロスである。Ｖsnap-backとは、スナップバック特性が生じた場合の図２２中に示すポイントＡでのコレクタ・エミッタ間電圧である。図２１は、本発明の実施の形態２におけるＩＧＢＴにおけるＣP,P／ＣP,Nと、ＶCE(sat)およびリーク電流密度ＪCESとの関係を示す図である。リーク電流密度ＪCESとは、ゲート・エミッタ間をショートした状態でのコレクタ・エミッタ間のリーク電流密度である。図２０および図２１を参照して、ｎ型バッファ領域７の不純物濃度の最大値に対するｐ型コレクタ領域８の不純物濃度の最大値の比ＣP,P／ＣP,NがＣP,P／ＣP,N＜１の場合には、スナップバック特性が発生し、それに伴なうスナップバック電圧Ｖsnap-backが発生する。その結果、図２２に示すように、ＣP,P／ＣP,N＜１の場合には、任意の電流密度に対するＶCE(sat)が増加する。また、ＣP,P／ＣP,N＞１×１０3の場合には、ＪCESが増加し、ＩＧＢＴの熱暴走が発生する。以上より、ＩＧＢＴの異常動作を抑止するためには、１≦ＣP,P／ＣP,N≦１×１０3であることが好ましい。
　図２３は、本発明の実施の形態２におけるＳN／ＳN-と、ＶCE(sat)および降伏電圧ＢＶCESとの関係を示す図である。降伏電圧ＢＶCESとは、コレクタ・エミッタ間をショートさせた状態でのコレクタ・エミッタ間の降伏電圧である。図２３を参照して、ｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）に対するｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）の比ＳN／ＳN-が０．０５≦ＳN／ＳN-の場合には、高い降伏電圧ＢＶCESが得られている。また、ＳN／ＳN-がＳN／ＳN-≦１００の場合には、スナップバック特性が抑制されており、かつエミッタ・コレクタ間電圧ＶCE(sat)も低く抑えられている。以上より、ＩＧＢＴの異常動作を抑止し、並列動作を可能とするためには、０．０５≦ＳN／ＳN-≦１００であることが好ましい。
　図２４は、本発明の実施の形態２におけるＣS,PおよびＣP,Pと、ＶCE(sat)との関係の温度依存性を示す図である。図２４を参照して、２３３Ｋ、２９８Ｋ、および３９８Ｋいずれの温度の場合でも、５×１０15≦ＣS,P、１×１０16≦ＣP,Pとすることで、エミッタ・コレクタ間電圧ＶCE(sat)が大きく低下している。また、製造限界を考慮すると、ＣS,P≦１．０×１０22ｃｍ-3、ＣP,P≦１．０×１０22ｃｍ-3であることが好ましい。
　図２５は、本発明の実施の形態２におけるデバイスのオペレーション温度とＶCE(sat)との関係のＣS,PおよびＣP,P依存性を示す図である。図２６および図２７は、本発明の実施の形態２におけるＪC－ＶCE特性の温度依存性を示す図である。図２４～図２７を参照して、５×１０15≦ＣS,P、１×１０16≦ＣP,Pの場合にはＶCE(sat)の温度依存性が正になることが分かる。
　以上より、ＩＧＢＴの異常動作を抑止するためには、５×１０15≦ＣS,P、１×１０16≦ＣP,Pであることが好ましい。
　図２８は、本発明の実施の形態２におけるＤP,NまたはＤN-と、ＶCE(sat)およびＢＶCESとの関係を示す図である。図２８を参照して、ｎ型バッファ領域７における濃度ＣP,Nとなる位置までの第２主面からの深さＤP,Nが０．４μｍ≦ＤP,Nの場合、またはｎ型バッファ領域７とｎ-ドリフト層１との接合面の第２主面からの深さＤN-が０．４μｍ≦ＤN-の場合には、高い降伏電圧ＢＶCESおよび低いエミッタ・コレクタ間電圧ＶCE(sat)が得られている。一方、ＤP,N＞５０μｍの場合またはＤN-＞５０μｍの場合には、スナップバック特性が発生している。
　以上より、ＩＧＢＴの異常動作を抑止するためには、０．４μｍ≦ＤP,N≦５０μｍ、０．４μｍ≦ＤN-≦５０μｍであることが好ましい。
　図２９は、図１のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った濃度分布の他の例である。図２９を参照して、コレクタ領域はｎ型中間層７ａをさらに有していてもよい。ｎ型中間層７ａの不純物濃度の最大値ＣP,N*は、ｎ型バッファ領域７の不純物濃度の最大値ＣP,Nよりも低く、ｎ-ドリフト層１の不純物濃度Ｃsubよりも高い。またｎ型中間層７ａは、ｎ型バッファ領域７およびｎ-ドリフト層１の両方に接触している。深さＤNは、ｎ型バッファ領域７とｎ型中間層７ａとの接合面の第２主面からの深さである。深さＤN＊は、ｎ型中間層７ａとｎ-ドリフト層１との接合面の第２主面からの深さである。ＳN*はｎ型中間層７ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）である。ｎ型中間層７ａは、ｎ型バッファ領域７の一部へ不純物イオンを注入することによって形成されてもよい。また、プロトンの照射などの方法で、ライフタイムキラーとなる結晶欠陥を生成するイオンをｎ型バッファ領域７の一部へ注入することによって形成されてもよい。
　図３０は、本発明の実施の形態２におけるＳN*／ＳNとＶCE(sat)との関係を示す図である。図３０を参照して、ｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）に対するｎ型中間層７ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）の比ＳN*／ＳNが０．５＜ＳN*／ＳNの場合に、スナップバック特性が発生している。
　以上より、ＩＧＢＴの異常動作を抑止するためには、０＜ＳN*／ＳN≦０．５であることが好ましい。
　図３１は、本発明の実施の形態２における第２主面からの深さｘとＶCE(sat)との関係を示す図である。図３２は、本発明の実施の形態２におけるτx／τN-とＶCE(sat)との関係を示す図である。図３３は、本発明の実施の形態２における第２主面からの深さｘとキャリアライフタイムとの関係の一例を示す図である。特に図３３を参照して、第２主面近傍の半導体基板内には、ｐ型コレクタ領域８およびｎ型バッファ領域７を形成するためのイオン注入の際に欠陥が導入される。ｎ型バッファ領域７を形成する際にはｐ型コレクタ領域８を形成する際よりも深く不純物を注入する必要があるため、ｎ型バッファ領域７はｐ型コレクタ領域８よりも高温でアニールする必要がある。その結果、ｎ型バッファ領域７にアニールによる熱ストレスが発生し、ｎ型バッファ領域７のキャリアライフタイムτNはｐ型コレクタ領域８のキャリアライフタイムτPよりも低くなる。また、ｎ型バッファ領域７およびｐ型コレクタ領域８のキャリアライフタイムは、ｎ-ドリフト層１のキャリアライフタイムτN-よりも低くなる。
　そこで、特に第２主面からの深さｘが０．５０μｍ≦ｘ≦６０．０μｍである領域において、ｎ-ドリフト層１のキャリアライフタイムτN-に対する第２主面から深さｘの位置のキャリアライフタイムτxの比τx／τN-を、１×１０-6≦τx／τN-≦１とすることにより、特に図３１および図３２に示すように、コレクタ・エミッタ間電圧ＶCE(sat)が著しく低減される。
　ここで、キャリアライフタイムが低下する原因は、ｐ型コレクタ領域８およびｎ型バッファ領域７を形成する際のイオン注入の際に、ｐ型コレクタ領域８およびｎ型バッファ領域７に欠陥が導入されることにある。キャリアライフタイムを向上するためには、欠陥が導入された部分をアニールする方法が有効である。次に、アニール技術とキャリアライフタイムとの関係を示す。
　図３４は、本発明の実施の形態２におけるレーザアニールの出力および拡散炉の温度と、キャリアライフタイムとの関係を示す図である。図３４を参照して、拡散炉でアニールを行なう場合には、拡散炉の温度を高くしすぎるとキャリアライフタイムが低下する。また、レーザアニール技術において高出力エネルギでレーザアニールを行なう場合には、キャリアライフタイムの低下が起きる。また、レーザは半導体基板の内部で減衰する性質を有しているので、半導体基板の第２主面からｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの深さが深すぎると、レーザアニールの出力を高くする必要があり、レーザアニールによってキャリアライフタイムを向上することが難しくなる。このことを考慮して、半導体基板の第２主面からｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの深さは０より大きく１．０μｍ以下であることが好ましい。
　図３５は、本発明の実施の形態２におけるイオン注入量と、キャリア活性化率、ＶCE(sat)およびＢＶCESとの関係を示す図である。図３５を参照して、ｎ型バッファ領域７およびｐ型コレクタ領域８の各々の活性化率は、ｎ型バッファ領域７およびｐ型コレクタ領域８のイオン注入量、またはイオンの種類などに依存する。図３５では、ｐ型コレクタ領域８における活性化率とｎ型バッファ領域７における活性化率とが互いに異なっており、ｐ型コレクタ領域８における活性化率はｎ型バッファ領域７における活性化率よりも低くなっている。これにより、ＩＧＢＴが正常に動作し、降伏電圧ＢＶCESを高くすることができる。特に、ｐ型コレクタ領域８における活性化率が０より大きく９０％以下である場合に、コレクタ・エミッタ間電圧ＶCE(sat)が大きく低減されている。
　なお、活性化率は、以下の式（１）にて算出される。
　活性化率：｛（ＳＲ（spreading-resistance）測定などの方法で算出される抵抗値より得られる不純物濃度（ｃｍ-3)）／（ＳＩＭＳ（Secondary　Ionization　Mass　Spectrometer）を用いて測定される不純物濃度（ｃｍ-3))｝×１００　　　・・・（１）
　上記コレクタ構造を用いることで、正常なＩＧＢＴの動作を保障することができ、高い耐圧を保持することができ、ＩＧＢＴの熱暴走を抑制することができる。また、デバイス特性を改善する際にＮ-ドリフト層を薄厚化した上で、ＶCE(sat)－ＥOFFのトレードオフ特性の自由度（制御性）を得ることができる。
　（実施の形態３）
　ＩＧＢＴの重要なデバイス特性であるＶCE(sat)－Ｅoff特性を改善するためには、ｎ-ドリフト層１の薄膜化を行なうことが有効である。しかし、図１１に示すように半導体基板の第２主面を研磨する場合には、研磨面の表面粗さが、ＩＧＢＴの種々の特性に影響を与えることを本願発明者は見出した。
　図３６は、本発明の実施の形態３における半導体基板の第２主面を模式的に示す拡大断面図である。図３６を参照して、本実施の形態において規定される中心線平均粗さとは、ＪＩＳ（Japanese　Industrial　Standard）に規定される中心線平均粗さＲaであり、平均線からの絶対値偏差の平均値である。また、最大高さとは、ＪＩＳに規定される最大高さＲmaxであり、基準長さにおける最低の谷底から（高さＨmax）と最大の山頂（高さＨmax）までの高さ（Ｒmax＝Ｈmax－Ｈmin）である。
　図３７は、本発明の実施の形態３における中心線平均粗さおよび最大高さと、破壊強度およびキャリアライフタイムとの関係を示す図である。図３７を参照して、０＜Ｒa≦２００ｎｍ、０＜Ｒmax≦２０００ｎｍの場合には、高い破壊強度およびキャリアライフタイムを得ることができる。また、図３８は、本発明の実施の形態３における中心線平均粗さおよび最大高さと、ＪCESおよびＶCE(sat)との関係を示す図である。図３８を参照して、０＜Ｒa≦２００ｎｍ、０＜Ｒmax≦２０００ｎｍの場合には、低いコレクタ・エミッタ間電圧ＶCE(sat)および低いリーク電流密度ＪCESを得ることができる。
　以上により、０＜Ｒa≦２００ｎｍまたは０＜Ｒmax≦２０００ｎｍとすることによって、ＩＧＢＴの種々の特性を向上することができる。
　（実施の形態４）
　本実施の形態においては、実施の形態１～３の構成により得られる効果と同様の効果の得られるＭＯＳトランジスタの構成を示す。
　図３９は、本発明の実施の形態４における半導体装置のＭＯＳトランジスタ部分の構成を示す断面図である。図３９を参照して、本実施の形態のＭＯＳトランジスタ部分の構造Ｄにおいては、ｎ-ドリフト層１がｐ型ボディ領域２とｐｎ接合を構成する領域付近に比較的高濃度のｎ型不純物拡散領域１４（埋込拡散層）が設けられている点において、図１に示す構造Ｃと異なっている。ｎ型不純物拡散領域１４は、ｐ型ボディ領域２とｎ-ドリフト層１との間に形成されている。なお、図示しないが、図３９の構造Ｄの下部には、図１の構造Ａが形成されている。
　なお、これ以外の構成については、図１に示す構造Ｃの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　ｎ型不純物拡散領域１４を設けた構成は、図３９の構成に限定されず、たとえば図４０および図４１に示す構成であってもよい。つまり、エミッタトレンチが設けられた構成にｎ型不純物拡散領域１４が設けられてもよい。
　図４０は、本発明の実施の形態４における半導体装置の変形例の構成を示す断面図である。図４０を参照して、この構造Ｅにおいては、２つのＭＯＳトランジスタに挟まれる領域にエミッタトレンチが設けられている。エミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとから構成されている。エミッタ用溝１ｂは、ｐ型ボディ領域２およびｎ型不純物拡散領域１４を突き抜けてｎ-ドリフト層１に達している。エミッタ用絶縁膜４ｂは、このエミッタ用溝１ｂの内表面に沿うように形成されている。エミッタ用導電層５ｂは、エミッタ用溝１ｂ内を埋め込むように形成されており、その上層のエミッタ電極１１と電気的に接続されている。エミッタトレンチは何本形成されてもよく、複数の溝のうち少なくとも１つの溝にゲートトレンチが形成されればよい。
　エミッタ電極１１の下層にはバリアメタル層１０が形成されており、このバリアメタル層１０とエミッタ用導電層５ｂとの間にはシリサイド層２１ｂが形成されている。
　２つのエミッタトレンチに挟まれる第１主面にはｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６が形成されており、その上にはシリサイド層２１ａが形成されている。
　このような構成において、ｎ-ドリフト層１がｐ型ボディ領域２とｐｎ接合を構成する領域付近に比較的高濃度のｎ型不純物拡散領域１４が設けられている。
　なお、これ以外の構成については、図３９に示す構造Ｄの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　また図４１に示す構造Ｆは、図４０に示す構造Ｅと比較して、エミッタトレンチの側壁であって、第１主面にｎ型不純物拡散領域３を追加した点において異なる。
　なおこれ以外の構成については図３９に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
　図４０および図４１においては、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがエミッタ電位となる場合について説明したが、このエミッタ用導電層５ｂはフローティング電位を有していてもよい。その構成を以下に説明する。
　図４２を参照して、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがエミッタ電極１１と電気的に分離されており、フローティングな電位を有している。この場合、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂ上にはたとえばシリコン酸化膜よりなる絶縁膜２２Ａと、たとえばシリコンケートガラスよりなる絶縁膜９と、たとえばシリコン酸化膜よりなる絶縁膜２２Ｂとが形成されている。
　なおこれ以外の構成については、図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　本実施の形態で設けられるｎ型不純物拡散領域１４は、ｐ型ボディ領域２が形成される前にイオン注入および拡散により形成される。この後、ｐ型ボディ領域２が形成され、さらに実施の形態１と同様の後工程を経ることにより本実施の形態の各種の半導体装置（図３９～図４２）が製造される。
　また、ＭＯＳトランジスタ構造Ｅ（図４０）、Ｆ（図４１）、Ｇ（図４２）の各々は、エミッタ電位もしくはフローティング電位のトレンチを有することにより、ＭＯＳトランジスタ構造Ｃ（図１）、Ｄ（図３９）よりも実効的なゲート幅が少なくなっている。その結果、構造Ｅ、Ｆ、Ｇは、構造Ｃ、Ｄよりも流れる電流が少なく飽和電流を抑制する効果を有する。
　さらに構造Ｅ、Ｆ、Ｇは、構造Ｄよりも低電圧／低電流密度のところでＯＮ電圧が大きくなる。またＭＯＳトランジスタ構造ＤにおいてＯＮ電圧が低下するのは、コレクタ構造Ａでｎ-ドリフト層１が厚くても、ＵＳＰ６，０４０，５９９に記載されたｎ型不純物拡散領域１４によるキャリア蓄積効果があるからである。ＭＯＳトランジスタ構造Ｄでは、従来構造よりｎ-ドリフト層１が厚くても、ＯＮ電圧を低下させる効果がある。
　ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、飽和電流が低くなる効果により、デバイスが無負荷状態でスイッチングしたときに、従来構造やＭＯＳトランジスタ構造Ｃ、Ｄよりも長い時間任意の電流を保持することができる。つまり、ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、デバイスの飽和電流を抑え、かつ破壊耐量を向上させる効果がある。
　さらに、ＯＮ電圧を下げる効果があるＭＯＳトランジスタ構造Ｄでは、無負荷状態でのスイッチング時に発振現象が発生する。しかし、ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、ｎ型不純物拡散領域１４が存在してもエミッタ電位もしくはフローティング電位になるエミッタ用導電層５ｂが存在することにより発振現象を防止する効果がある。
　（実施の形態５）
　図４３～図７８は、実施の形態４と同じ効果が得られるＭＯＳトランジスタ構造の各種の派生構造を示す概略断面図である。図４３～図７８に示すどの構造でも、実施の形態４に示すＭＯＳトランジスタ構造による効果を得ることができる。
　以下に、図４３～図７８に示す各ＭＯＳトランジスタ構造について説明する。
　図４３に示す構成は、２つのＭＯＳトランジスタ部に挟まれる領域にエミッタ電位となる１つのエミッタトレンチが設けられている点およびゲート用溝１ａの一方側面にのみｎ型エミッタ領域３が形成されている点において図４０に示す構造Ｅの構成と異なる。
　図４４に示す構成は、複数のエミッタ用溝１ｂ内が、一体化された単一の層よりなるエミッタ用導電層５ｂによって埋め込まれている。またエミッタ用導電層５ｂは、シリサイド層２１ｂを介して、バリアメタル層１０とエミッタ電極１１とに電気的に接続されている。このシリサイド層２１ｂは各エミッタ用溝１ｂ間を繋ぐブリッジ上に形成されている。またシリサイド層２１ｂが形成された領域以外のエミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
　これ以外の構成については、上述した図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　図４５に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図４４に示す構成と異なる。
　図４６に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがフローティング電位となっている点において図４４の構成と異なる。この場合、エミッタ用導電層５ｂの全面上に絶縁膜２２Ａ、９、２２Ｂが形成されており、エミッタ用導電層５ｂはエミッタ電極１１と電気的に絶縁されている。
　図４７に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図４３に示す構成と異なる。
　図４８に示す構成は、エミッタ用導電層５ｂの上面がエミッタ用溝１ｂよりも上方に突出している点において図４３に示す構成と異なる。この場合、エミッタ用導電層５ｂは、その一部表面上に形成されたシリサイド層２１ｂを介して、バリアメタル層１０およびエミッタ電極１１と電気的に接続されている。またシリサイド層２１ｂが形成された領域以外のエミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
　図４９に示す構成は、エミッタ用溝１ｂの両側面であって第１主面にｎ型不純物拡散領域３が追加されている点において図４８に示す構成と異なる。
　図５０に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４０に示す構造Ｅの構成と異なる。
　図５１に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４１に示す構造Ｆの構成と異なる。
　図５２に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがフローティング電位となっている点において図５０に示す構成と異なる。この場合、エミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
　図５３に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４３に示す構成と異なる。
　図５４に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４４に示す構成と異なる。
　図５５に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４５に示す構成と異なる。
　図５６に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４６に示す構成と異なる。
　図５７に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図５３に示す構成と異なる。
　図５８に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４８に示す構成と異なる。
　図５９に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４９に示す構成と異なる。
　図６０に示す構成は、図４０に示す構造Ｅにおいてエミッタトレンチが存在した領域にトレンチを形成せずに、上記のＭＯＳトランジスタ構造Ｅ～Ｇとゲート幅（Ｗ）が同じになるようにゲートトレンチを形成した構成、つまりゲートトレンチの間をエミッタ電位となるように任意の寸法まで広げた構成である。
　この場合、２つのゲートトレンチに挟まれる第１主面にはｐ型ボディ領域との低抵抗コンタクトを取るためのｐ+不純物拡散領域６が延在している。このｐ+不純物拡散領域６およびｎ型エミッタ領域３と接するようにシリサイド層２１ａが形成されている。ｐ+不純物拡散領域６およびｎ型エミッタ領域３は、このシリサイド層２１ａとバリアメタル層１０とを介してエミッタ電極１１に電気的に接続されている。
　なお、これ以外の構成については、上述した図４０の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　図６１に示す構成は、図４３においてエミッタトレンチが存在した領域にトレンチを形成せずに、上記のＭＯＳトランジスタ構造Ｅ～Ｇとゲート幅が同じになるようにゲートトレンチを形成した構成、つまりゲートトレンチの間をエミッタ電位となるように任意の寸法まで広げた構成である。
　この構成においてもゲートトレンチに挟まれる第１主面にｐ型ボディ領域への低抵抗コンタクトを取るためにｐ+不純物拡散領域６が延在している。このｐ+不純物拡散領域６およびｎ型エミッタ領域３と接するようにシリサイド層２１ａが形成されている。ｐ+不純物拡散領域６およびｎ型エミッタ領域３は、このシリサイド層２１ａとバリアメタル層１０とを介してエミッタ電極１１に電気的に接続されている。
　なお、これ以外の構成については、上述した図４３の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　図６２は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図６０に示す構成と異なる。
　図６３に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図６１に示す構成と異なる。
　上記においては、ゲート電極５ａの上面がゲート用溝１ａ内に位置する場合について説明したが、ゲート用溝１ａ上に突出していてもよい。ゲート電極５ａの上面がゲート用溝１ａの上面に突出した構成を図６４～図７４に示す。
　図６４は図４０に示す構造Ｅの構成、図６５は図４１に示す構成、図６６は図４２に示す構成、図６７は図４３に示す構成、図６８は図４４に示す構成、図６９は図４５に示す構成、図７０は図４６に示す構成、図７１は図４７に示す構成、図７２は図４８に示す構成、図７３は図４９に示す構成、図７４は図５０に示す構成において、ゲート電極５ａの上面がゲート用溝１ａ上に突出した構成に対応している。なお、図６６に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂの上面もエミッタ用溝１ｂ上に突出している。
　なお、上記においてはトレンチ型ゲート構造について説明したが、平面ゲート型のＩＧＢＴにおいても実施の形態１～４の構成を適用することができる。図７５～図７８は平面ゲート型ＩＧＢＴの構成を示す概略断面図である。
　図７５を参照して、平面ゲート型ＩＧＢＴは、たとえば厚さが約５０μｍ以上２５０μｍの半導体基板に形成されている。たとえば濃度が１×１０14ｃｍ-3のｎ-ドリフト層１の第１主面側には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば１×１０15～１×１０18ｃｍ-3の濃度を有し、第１主面から約１．０～４．０μｍの拡散深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０18～１×１０20ｃｍ-3以上で、第１主面からの拡散深さが約０．３～２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６がたとえば１×１０18～１×１０20ｃｍ-3程度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
　ｎ-ドリフト層１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。
　このｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａにより、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースし、ゲート絶縁膜４を挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここではＭＯＳトランジスタ部）が構成されている。
　２つのＭＯＳトランジスタ部に挟まれる第１主面上には、エミッタ電位となるエミッタ用導電層５ｂが形成されている。このエミッタ用導電層５ｂとゲート電極５ａとの材質には、たとえばリンを高濃度に導入した多結晶シリコン、高融点金属材料、高融点金属シリサイドまたはそれらの複合膜が用いられる。
　第１主面上には絶縁膜９が形成されており、この絶縁膜９には第１主面の一部表面に達するコンタクトホール９ａが形成されている。このコンタクトホール９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介してエミッタ用導電層５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３とに、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
　またｎ-ドリフト層１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
　本実施の形態において、半導体基板とコレクタ電極１２との界面（つまり、ｐ型コレクタ領域８とコレクタ電極１２との界面）におけるスパイク密度は０以上３×１０8個／ｃｍ2以下である。
　なお、図７５の構成に対して、図７６に示すようにｎ型不純物拡散領域１４が追加されてもよく、また図７７に示すようにｎ型バッファ領域７が省略されてもよく、また図７８に示すようにｎ型不純物拡散領域１４が追加されかつｎ型バッファ領域７が省略されてもよい。
　（実施の形態６）
　本実施の形態においては、図７５～図７８に示す平面ゲート型ＩＧＢＴの他の構成について説明する。図７９～図８３は、本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
　図７９を参照して、平面ゲート型ＩＧＢＴは、たとえば厚さが約５０μｍ以上８００μｍの半導体基板に形成されている。ｎ-ドリフト層１の図中左側の第１主面には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば１×１０15～１×１０18ｃｍ-3の濃度を有し、第１主面から約１．０～４．０μｍの拡散深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０18～１×１０20ｃｍ-3以上で、第１主面からの拡散深さが約０．３～２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の図中左側には、ｎ型エミッタ領域３と間隔をおいて、ｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６が形成されている。ｐ+不純物拡散領域６は、たとえば１×１０18～１×１０20ｃｍ-3程度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
　ｎ-ドリフト層１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。ゲート電極５ａは図中右端まで延在しており、図中右側ではゲート絶縁膜４を介してｎ-ドリフト層１と対向している。
　このｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａにより、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースとし、ゲート絶縁膜４を挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ）が構成されている。
　第１主面上には絶縁膜９およびエミッタ電極１１が形成されている。絶縁膜９は第１主面におけるｎ型エミッタ領域３およびｐ型ボディ領域２と、ゲート電極５ａとを覆っている。エミッタ電極１１はｐ+不純物拡散領域６と絶縁膜９とを覆っており、ｐ+不純物拡散領域６およびｎ型エミッタ領域３にエミッタ電位Ｅを与える。
　またｎ-ドリフト層１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。
　本実施の形態において、半導体基板とコレクタ電極１２との界面（つまり、ｐ型コレクタ領域８とコレクタ電極１２との界面）におけるスパイク密度は０以上３×１０8個／ｃｍ2以下である。
　図８０に示す構成は、平面的に見て絶縁膜９が形成されていない領域において、ｐ型ボディ領域２がさらに深く（さらに第２主面側に近く）形成されている点において、図７９の構成とは異なっている。このようなｐ型ボディ領域２は、絶縁膜９をマスクとしてｐ型不純物を第１主面に注入する工程を加えることにより形成される。
　図８１に示す構成は、ｐ型ボディ領域２の側面に隣接するようにｎ-ドリフト層１内にｎ型不純物拡散領域１４ａが形成されている点において、図７９の構成とは異なっている。
　図８２に示す構成は、平面的に見て絶縁膜９が形成されていない領域において、ｐ型ボディ領域２がさらに深く（さらに第２主面側に近く）形成されている点において、図８１の構成とは異なっている。
　図８３に示す構成は、ｐ型ボディ領域２の底面に隣接するようにｎ-ドリフト層１内にｎ型不純物拡散領域１４ａがさらに形成されている点において、図８１の構成とは異なっている。
　図８１～図８３に示す構造のように、ｐ型ボディ領域２に隣接してｎ型不純物拡散領域１４ａを形成することにより、図８４に示すように、ＩＧＢＴがオン状態の場合のエミッタ側（第１主面側）のキャリア濃度が増加する。その結果、ＩＧＢＴの特性を向上することができる。図８５は、ｎ型不純物拡散領域を形成した場合と形成しない場合とにおける、ＶCEとＪCとの関係を示す図である。図８５を参照して、ｎ型不純物拡散領域１４ａを形成した場合には、電流密度ＪCに対するエミッタ・コレクタ間電圧ＶCEが低減されている。
　図８６は、本発明の実施の形態６におけるＳN14a／ＳN-と、ＶCE(sat)、ＪC,BreakおよびＶG,Breakとの関係とを示す図である。ここで、ＳN14a／ＳN-とは、ｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）ＳN-に対するｎ型不純物拡散領域１４ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）ＳN14aの比である。ＪC,Breakとは、ＲＢＳＯＡ（Reverse　Bias　Safety　Operation　Area）モードでデバイスが遮断可能な電流密度であり、ＶG,Breakとは、ＳＣＳＯＡ（Short　Circuit　Safe　Operation　Area）モードでデバイスが遮断可能なゲート電圧である。図８６を参照して、０＜ＳN14a／ＳN-≦２０である場合には、高い遮断性能が得られており、かつ低いコレクタ・エミッタ間電圧ＶCE(sat)が得られている。したがって、ＲＢＳＯＡおよびＳＣＳＯＡを確保した上でオン電圧を低減するためには、ｎ型不純物拡散領域１４ａが０＜ＳN14a／ＳN-≦２０を満たすことが好ましい。
　（実施の形態７）
　図８７は、本発明の実施の形態７における半導体装置のレイアウトを示す平面図である。図８８は、図８７のＬＸＸＸＶＩＩＩ－ＬＸＶＩＩＩ線に沿った断面図であり、図８９は、図８７のＬＸＸＸＩＸ－ＬＸＸＸＩＸ線に沿った断面図である。図９０は、図８８のＸＣ－ＸＣ線に沿った不純物濃度分布である。なお、図８７において斜線で示す部分は、ｐ型不純物拡散領域４１が形成されている領域である。また、図８７においては、１つのゲート電極配線１１ａに沿って形成されたゲート用溝１ａ（図中点線）のみを示しているが、実際には、それぞれのゲート電極配線１１ａに沿って複数のゲート用溝１ａ（あるいはエミッタ用溝１ｂ）が形成されている。図８７～図９０を参照して、本実施の形態におけるＩＧＢＴの構成について説明する。
　特に図８７を参照して、エミッタ電極１１とゲート電極配線１１ａとは図中横方向に交互に配置されており、かつ図中縦方向に延在している。チップ中央部にあるゲート電極配線１１ａの図中下方端部には、他の配線と電気的に接続するためのゲートパッド２８が設けられている。また、複数のゲート用溝１ａの各々は、ゲート電極配線１１ａの真下において、ゲート電極配線１１ａの延在方向に沿って図中縦方向に配列している。複数のゲート用溝１ａの各々は、その長方形の平面形状の短辺の延在方向（図中縦方向）に沿って配列している。図中縦方向で隣接するゲート用溝１ａ同士の間には、ｐ型ボディ領域２およびｎ型不純物拡散領域１４が形成されている。また、図中横方向で隣接するエミッタ電極１１同士の間（すなわち、ゲート用溝１ａの端部）には、ｐ型不純物拡散領域４１（ウェル層）が形成されている。ｐ型不純物拡散領域４１は、ゲート電極配線１１ａの真下において、エミッタ電極１１に沿って図中縦方向に延在している。
　特に図８８を参照して、ｎ型不純物拡散領域１４は、ｐ型ボディ領域２とｎ-ドリフト層１との間に形成されている。ｎ型不純物拡散領域１４は、図９０に示すように、ｎ-ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ｎ型不純物拡散領域１４が存在している場合、ゲート用溝１ａおよびエミッタ用溝１ｂ（たとえば図４０）のうち少なくともいずれか一方を、ｎ型不純物拡散領域１４における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に突出させることで、高い耐圧（ＢＶCES）を保持可能になる。図８８に示す構成は、図３９に示す構造Ｄの構成と実質的に同じである。
　特に図８９を参照して、ゲート用溝１ａ内を埋め込むゲート電極５ａは、ゲート用溝１ａ外部の第１主面上にも延びており、その延びた部分においてゲート電極配線１１ａと電気的に接続されている。ゲート電極配線１１ａの下層にはバリアメタル層１０が位置し、バリアメタル層１０とゲート電極５ａとが接する領域にシリサイド層２１ａが形成されている。ゲート電極配線１１ａおよびエミッタ電極１１上にパッシベーション膜１５が形成されている。ｐ型不純物拡散領域４１は、ゲート用溝１ａよりも深い位置に（第２主面側に）達している。
　なお、図８７で示されている溝は全てゲート電極５ａが埋め込まれたゲート用溝１ａであるが、これらの溝のうち少なくとも１つがゲート用溝であればよく、その他の溝はたとえばエミッタ用溝であってもよい。
　ここで、図８８を参照して、ゲート用溝１ａと隣接する他の溝（図では右側のゲート用溝１ａ）とのピッチをピッチＸと規定する。また、半導体基板の第１主面からゲートトレンチを構成するゲート用溝１ａの底部までの深さを深さＹと規定する。また、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面（ｎ型不純物拡散領域１４が形成されていない場合には、ｐ型ボディ領域２とｎ-ドリフト層１との接合面）からのゲート用溝１ａの突出量を突出量ＤTと規定する。さらに図８９を参照して、ｐ型不純物拡散領域４１とｎ-ドリフト層１との接合面からゲート用溝１ａの底部までの距離（深さ）を深さＤT,Pwellと規定する。
　本願発明者は、トレンチ型ゲート構造のＩＧＢＴにおいて、ゲート用トレンチを以下の条件で設計することによって、ＩＧＢＴの耐圧（降伏電圧）を向上できることを見出した。
　図９１は、本発明の実施の形態７におけるＹ／ＸとＢＶCESとの関係を示す図である。図９１を参照して、半導体基板の第１主面からゲートトレンチを構成するゲート用溝１ａの底部までの深さＹがゲート用溝１ａと隣接する他の溝とのピッチよりも大きい場合（つまり１．０≦Ｙ／Ｘの場合）には、高い降伏電圧ＢＶCESが得られている。
　図９２は、本発明の実施の形態７におけるＤTとＢＶCESとの関係、およびＤTとＥP/CSまたはＥP/N-との関係を示す図である。ここでＥP/CSとは、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面における電界強度を意味しており、ＥP/N-とは、ｎ型不純物拡散領域１４が形成されていない場合のｐ型ボディ領域２とｎ-ドリフト層１との接合面における電界強度を意味している。図９２を参照して、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面からのゲート用溝１ａの突出量ＤTが１．０μｍ≦ＤTである場合には、電界強度ＥP/CSまたはＥP/N-が低減されており、かつ高い降伏電圧ＢＶCESが得られている。
　図９３は、本発明の実施の形態７におけるＤT,PwellとＢＶCESおよびΔＢＶCESとの関係を示す図である。ここでΔＢＶCESとは、ゲート電位を０Ｖ（エミッタ電位と同電位）とした場合のＢＶCESからゲート電位を－２０Ｖとした場合のＢＶCESを引いた値を意味している。図９３を参照して、ゲート用溝１ａの底面からｐ型不純物拡散領域４１の底面（ｐ型不純物拡散領域４１とｎ-ドリフト層１との接合面）までの深さＤT,PwellがＤT,Pwell≦１．０μｍの場合には、高い降伏電圧ＢＶCESが得られており、降伏電圧の変動量ΔＢＶCESも低く抑えられている。
　以上により、１．０≦Ｙ／Ｘ、１．０μｍ≦ＤT、または０＜ＤT,Pwell≦１．０μｍの条件を満たすようにゲート用溝１ａ、エミッタ用溝１ｂを製造することによって、ＩＧＢＴの耐圧を向上できる。
　なお、図８８においては、ｎ型不純物拡散領域１４がゲート用溝１ａ同士の間全体にわたって形成されている構成について説明したが、ｎ型不純物拡散領域１４は、以下の図９５および図９６に示すように、複数の溝同士の間の一部にのみ形成されていてもよい。
　図９４および図９５は、本発明の実施の形態７におけるトレンチゲート型ＩＧＢＴの各種の構成を示す概略断面図である。図９４に示す構成においては、ｎ型不純物拡散領域１４がゲートトレンチの周囲にのみ形成されている。ｎ型不純物拡散領域１４は、ゲート用溝１ａに接触し、かつエミッタ用溝１ｂに接触しないように形成されている。一方、図９５に示す構成では、ｎ型不純物拡散領域１４がエミッタトレンチの周囲にのみ形成されている。ｎ型不純物拡散領域１４は、２つのエミッタ用溝１ｂの各々に接触し、かつゲート用溝１ａに接触しないように形成されている。
　なお、これ以外の構成については、図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
　本願発明者は、ｎ型不純物拡散領域１４の幅およびエミッタ用溝１ｂからの距離を制御することによって、コレクタ・エミッタ間電圧を低減でき、破壊エネルギを向上できることを見出した。
　図９６は、ＷCSおよびＸCSとＶCEおよびＥSCとの関係を示す図である。ここで、ＷCSは平面的に見た場合の、エミッタ用溝１ｂの周囲に存在する領域におけるｎ型不純物拡散領域１４の幅であり、ＸCSはエミッタ用溝１ｂからｎ型不純物拡散領域１４の端部までの距離である。図９６を参照して、ｎ型不純物拡散領域１４の幅ＷCSが６μｍ≦ＷCS≦９μｍの場合、またはエミッタ用溝１ｂからｎ型不純物拡散領域１４の端部までの距離ＸCSが０．５μｍ≦ＸCS≦２μｍの場合には、コレクタ・エミッタ間電圧ＶCEが低減され、かつ高い短絡時の破壊エネルギＥSCが得られる。
　図９７は、本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６の平面レイアウトを示す図である。図９７を参照して、ゲート電極５ａおよびエミッタ用導電層５ｂの各々が図中縦方向に延在しており、ゲート電極５ａとエミッタ用導電層５ｂとの間、およびエミッタ用導電層５ｂ同士の間にｎ型エミッタ領域３が形成されている。そして、ｎ型エミッタ領域３は図中縦方向に延在しているおり、ｎ型エミッタ領域３に挟まれた領域にｐ+不純物拡散領域６が周期的に形成されている。また、図９８に示すように、ｎ型エミッタ領域３とｐ+不純物拡散領域６とがゲート電極５ａまたはエミッタ用導電層５ｂの延在方向（図中縦方向）に沿って交互に形成されていてもよい。
　ここで、図９７および図９８に示すように、ゲート電極５ａの延在方向に沿ったｎ型エミッタ領域３の幅をＷSOと規定し、ゲート電極５ａの延在方向に沿ったｐ+不純物拡散領域６の幅をＷPCと規定する。本願発明者は、ＷSOとＷPCとの関係を制御することによって、コレクタ・エミッタ間電圧を低減でき、破壊エネルギを向上できることを見出した。
　図９９は、本発明の実施の形態７におけるαとＶCE(sat)およびＥSCとの関係を示す図である。α（％）は、α＝（ＷSO／ＷSO＋ＷPC）×１００で定義される値である。図９９を参照して、αが８．０％≦α≦２０．０％の範囲である場合には、低いコレクタ・エミッタ間電圧ＶCE(sat)が得られ、高い破壊エネルギＥSCが得られる。
　（実施の形態８）
　図１００は、本発明の実施の形態８におけるゲートパッドの平面レイアウトを模式的に示す図である。図１００を参照して、本実施の形態においては、ゲート電極配線１１ａ（図８７）の電流経路の一部が、局所的に高い抵抗を有する抵抗体２８ａによって形成されている。図１００では、配線（表面ゲート配線）とゲート電極配線１１ａとを電気的に接続するためのゲートパッド２８の一部が抵抗体２８ａによって形成されている。抵抗体２８ａの各々は、ゲートパッド２８の中央部に設けられた開口部において、互いに対向するように突き出ている。抵抗体２８ａはたとえば図１または図７５に示すゲート電極５ａと同一の構造を有していてもよい。
　図１０１および図１０２は、ゲート電圧の発振現象を説明するための図である。トレンチゲート構造のＩＧＢＴやＭＯＳトランジスタなどでは、スイッチング速度が速くなると、図１０１に示すような電流Ｉcの変動時に、コレクタ・エミッタ間電圧ＶCEが発振する。この原因は、デバイスが発振してしまうようなＬＣＲ回路定数になることにある。そこで、抵抗体２８ａを設けることにより、デバイスが発振しにくいＬＣＲ回路定数となる。その結果、図１０２に示すように、ゲート電圧Ｖgeの発振現象を抑制することができる。
　（実施の形態９）
　ＩＧＢＴにおけるＶCE(sat)－ＥOFF特性を向上するためには、ｎ-ドリフト層１の厚みを薄くすることが効果的であるが、ｎ-ドリフト層１の厚みを薄くすると、高耐圧を実現することが難しくなる。そこで本願発明者は、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面の電界強度ＥP/CS（ｎ型不純物拡散領域１４が形成されていない場合にはｐ型ボディ領域２とｎ-ドリフト層１との接合面の電界強度ＥP/N-）と、ｎ型バッファ領域７とｎ-ドリフト層１との接合面の電界強度ＥN/N-との関係に着目することで、ＩＧＢＴの耐圧を向上できることを見出した。
　図１０３は、本発明の実施の形態９におけるＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の図１のＸＩＸ－ＸＩＸ線に沿った電界強度分布を模式的に示す図である。図１０４は、本発明の実施の形態９における接合面の電界強度と降伏電圧との関係を示す図である。
　図１０３を参照して、ＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の半導体内の電界は、半導体基板の第１主面からｐ型ボディ領域２とｎ-ドリフト層１との接合面までの領域において急激に増加し、その後、ｎ-ドリフト層１内では緩やかに減少し、ｎ-ドリフト層１とｎ型バッファ領域７において急激に減少している。また、ｐ型ボディ領域２およびｎ型バッファ領域７内で電界が０となっている。図１０４を参照して、ｎ-ドリフト層１とｐ型ボディ領域２との接合面の電界強度ＥP/N-が０＜ＥP/N-≦３．０×１０15（Ｖ／ｃｍ）の場合に、高い降伏電圧ＢＶCESが得られる。また、ｎ型バッファ領域７とｎ-ドリフト層１との接合面の電界強度ＥN/N-が２．０×１０14≦ＥN/N-（Ｖ／ｃｍ）の場合に、高い降伏電圧ＢＶCESが得られる。ＥN/N-はＥP/N-以下であることが好ましい。
　なお、実施の形態１～８で説明した構造または数値範囲は、適宜組み合わせることができる。
　以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
　本発明は、並列的な動作に適した高耐圧半導体装置、特にＩＧＢＴを備える半導体装置として適している。

Claims (75)

  1. 　互いに対向する第１主面および第２主面を有する半導体基板と、
    　前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
    　前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
    　前記半導体基板と前記第２電極との界面におけるスパイクの密度は０以上３×１０8個／ｃｍ2以下である、半導体装置。
  2. 　前記半導体基板と前記第２電極（１２）との界面にスパイクが存在しない、請求の範囲第１項に記載の半導体装置。
  3. 　前記第２電極（１２）の膜厚は２００ｎｍ以上１００００ｎｍ以下である、請求の範囲第１項に記載の半導体装置。
  4. 　前記第２電極（１２）は、Ａｌ、ＡｌＳｉ、Ｔｉ、および金属を含むシリサイドＡｌよりなる群から選ばれる少なくともの１種以上の材料よりなる、請求の範囲第１項に記載の半導体装置。
  5. 　前記第２主面に形成されたコレクタ領域をさらに備え、
    　前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層（７）とを有する、請求の範囲第１項に記載の半導体装置。
  6. 　前記第２電極（１２）と前記コレクタ拡散層（８）との界面における前記コレクタ拡散層の不純物濃度（ＣS,P）は５．０×１０15ｃｍ-3以上１．０×１０22ｃｍ-3以下である、請求の範囲第５項に記載の半導体装置。
  7. 　前記コレクタ拡散層（８）の不純物濃度の最大値（ＣP,P）は１．０×１０16ｃｍ-3以上１．０×１０22ｃｍ-3以下である、請求の範囲第５項に記載の半導体装置。
  8. 　前記コレクタ拡散層（８）と前記バッファ拡散層（７）との接合面までの前記第２主面からの深さ（Ｄp）が０より大きく１．０μｍ以下である、請求の範囲第５項に記載の半導体装置。
  9. 　前記コレクタ領域は第２導電型のドリフト拡散層（１）をさらに有し、前記ドリフト拡散層は前記バッファ拡散層（７）よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記バッファ拡散層（７）と前記ドリフト拡散層（１）との接合面までの前記第２主面から深さ（ＤN-）は０．４μｍ以上５０μｍ以下である、請求の範囲第５項に記載の半導体装置。
  10. 　前記バッファ拡散層（７）におけるキャリアライフタイム（τN）は前記コレクタ拡散層（８）におけるキャリアライフタイム（τP）よりも低い、請求の範囲第５項に記載の半導体装置。
  11. 　前記コレクタ領域は第２導電型のドリフト拡散層（１）をさらに有し、前記ドリフト拡散層は前記バッファ拡散層（７）よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記第２主面から０．５０μｍ以上６０．０μｍ以下の深さの範囲におけるキャリアライフタイム（τx）は前記ドリフト拡散層（１）におけるキャリアライフタイム（τN-）よりも低い、請求の範囲第５項に記載の半導体装置。
  12. 　前記コレクタ拡散層（８）における活性化率は前記バッファ拡散層（７）における活性化率よりも低い、請求の範囲第５項に記載の半導体装置。
  13. 　前記コレクタ拡散層（８）における活性化率は０より大きく９０％以下である、請求の範囲第５項に記載の半導体装置。
  14. 　前記バッファ拡散層（７）の不純物濃度が最大値となる位置までの前記第２主面からの深さ（ＤP,N）は、０．４０μｍ以上５０μｍ以下である、請求の範囲第５項に記載の半導体装置。
  15. 　前記バッファ拡散層（７）の不純物濃度の最大値（ＣP,N）に対する前記コレクタ拡散層（８）の不純物濃度の最大値（ＣP,P）の比（ＣP,P／ＣP,N）は１．０以上１．０×１０3以下である、請求の範囲第５項に記載の半導体装置。
  16. 　前記コレクタ領域は第２導電型のドリフト拡散層（１）をさらに有し、前記ドリフト拡散層は前記バッファ拡散層（７）よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比（ＳN／ＳN-）は０．０５以上１００以下である、請求の範囲第５項に記載の半導体装置。
  17. 　前記コレクタ領域は第２導電型の中間層（７ａ）をさらに有し、前記中間層は前記バッファ拡散層（７）よりも低い不純物濃度を有し、かつ前記バッファ拡散層に隣接して形成され、
    　前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）に対する前記中間層を構成する不純物の単位面積あたりの原子数（ＳN*）の比は０より大きく０．５０以下である、請求の範囲第５項に記載の半導体装置。
  18. 　前記第２主面の中心線平均粗さ（Ｒa）は０より大きく２００ｎｍ以下である、請求の範囲第１項に記載の半導体装置。
  19. 　前記第２主面の最大高さ（Ｒmax）は０より大きく２０００ｎｍ以下である、請求の範囲第１項に記載の半導体装置。
  20. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれている、請求の範囲第１項に記載の半導体装置。
  21. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
    　前記ゲート用溝と隣接する他の溝（１ａ、１ｂ）とのピッチ（Ｘ）に対する前記第１主面から前記ゲート用溝の底部までの深さ（Ｙ）の比（Ｙ／Ｘ）は１．０以上である、請求の範囲第２０項に記載の半導体装置。
  22. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
    　前記複数の溝の各々に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
    　前記ゲート用溝の底面から前記ウェル層の底部までの深さ（ＤT,Pwell）は０よりも大きく１．０μｍ以下ある、請求の範囲第２０項に記載の半導体装置。
  23. 　前記第２主面に形成されたコレクタ領域をさらに備え、
    　前記コレクタ領域は、前記第２電極と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記チャネルとなる第１導電型のボディ拡散層（２）と、
    　前記ボディ拡散層と前記ドリフト拡散層（１）との間に形成された第２導電型の埋込拡散層（１４、１４ａ）とをさらに備える、請求の範囲第１項に記載の半導体装置。
  24. 　前記半導体基板の前記第１主面には溝（１ａ、１ｂ）が形成されており、前記埋込拡散層（１４）における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に前記溝は突出している、請求の範囲第２３項に記載の半導体装置。
  25. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内には前記エミッタ電位となる導電層（５ｂ）が埋め込まれており、
    　前記埋込拡散層（１４）は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求の範囲第２３項に記載の半導体装置。
  26. 　前記埋込拡散層（１４）は、前記エミッタ用溝（１ｂ）の周囲に存在する領域において、平面的に見て６．０μｍ以上９μｍ以下の幅（ＷCS）を有する、請求の範囲第２５項に記載の半導体装置。
  27. 　前記エミッタ用溝（１ｂ）から前記埋込拡散層（１４）の端部までの距離（ＸCS）が０．５μｍ以上２μｍ以下である、請求の範囲第２５項に記載の半導体装置。
  28. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内には前記エミッタ電位となる導電層（５ｂ）が埋め込まれており、
    　前記埋込拡散層（１４）は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求の範囲第２３項に記載の半導体装置。
  29. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
    　前記埋込拡散層（１４）は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求の範囲第２３項に記載の半導体装置。
  30. 　前記複数の溝の各々の配列方向に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝（１ａ、１ｂ）の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
    　前記ウェル層は前記埋込拡散層（１４）よりも深く形成されている、請求の範囲第２３項に記載の半導体装置。
  31. 　前記第１主面に形成され、かつ前記第１電極（１１）と接触する第１導電型の第１エミッタ拡散層（６）と、
    　前記前記第１主面に形成され、かつ前記第１電極および前記第１エミッタ拡散層と接触する第２導電型の第２エミッタ拡散層（３）とをさらに備え、
    　前記ゲート電極（５ａ）の延在方向に沿った第１エミッタ拡散層の幅（ＷPC）と前記ゲート電極の延在方向に沿った第２エミッタ拡散層の幅（ＷSO）との和に対する前記第１エミッタ拡散層の幅（ＷPC）の比（ＷPC／ＷSO＋ＷPC）は、０．０８以上０．２０以下である、請求の範囲第１項に記載の半導体装置。
  32. 　局所的に高い電気抵抗値を有する抵抗体（２８ａ）を通じて電気信号が前記ゲート電極（５ａ）に伝達される、請求の範囲第１項に記載の半導体装置。
  33. 　前記抵抗体（２８ａ）は前記ゲート電極（５ａ）と同一の構造を有する、請求の範囲第３２項に記載の半導体装置。
  34. 　前記第２主面に形成されたコレクタ領域（１、７、８、１４）と、
    　前記コレクタ領域と接触し、かつ前記チャネルとなる第１導電型のボディ拡散層（２）とをさらに備え、
    　前記コレクタ領域は第２導電型のドリフト拡散層（１）を有し、
    　前記素子に逆方向電圧を加えた際の前記ドリフト拡散層と前記ボディ拡散層との接合面の電界強度（ＥP/N-）は０より大きく３．０×１０5Ｖ／ｃｍ以下である、請求の範囲第１項に記載の半導体装置。
  35. 　前記第２主面に形成されたコレクタ領域（１、７、８、１４）と、
    　前記コレクタ領域と接触し、かつ前記チャネルとなる第１導電型のボディ拡散層（２）とをさらに備え、
    　前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記素子に逆方向電圧を加えた際の前記バッファ拡散層と前記ドリフト拡散層との接合面の電界強度（ＥN/N-）は２．０×１０4Ｖ／ｃｍ以上前記ドリフト拡散層と前記ボディ拡散層との接合面の電界強度（ＥP/N-）以下である、請求の範囲第１項に記載の半導体装置。
  36. 　前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
    　前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、
    　前記ボディ拡散層の底部からの前記ゲート用溝の突出量（ＤT）は１．０μｍ以上前記第２主面に達する深さ以下である、請求の範囲第１項に記載の半導体装置。
  37. 　前記チャネルとなる第１導電型のボディ拡散層（２）と、
    　平面的に見て前記ボディ拡散層の側面に隣接して形成された第２導電型の埋込拡散層（１４ａ）とをさらに備える、請求の範囲第１項に記載の半導体装置。
  38. 　前記第２主面に形成されたコレクタ領域をさらに備え、
    　前記コレクタ領域は、前記埋込拡散層と前記ボディ拡散層とに隣接する第１導電型のドリフト拡散層（１）を有し、
    　前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記埋込拡散層を構成する不純物の単位面積あたりの原子数（ＳN14a）の比（ＳN14a／ＳN-）は０以上２０以下である、請求の範囲第３７項に記載の半導体装置。
  39. 　互いに対向する第１主面および第２主面を有する半導体基板と、
    　前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
    　前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
    　前記第２主面に形成されたコレクタ領域をさらに備え、
    　前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも前記第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
    　前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比は０．０５以上１００以下である、半導体装置。
  40. 　前記半導体基板と前記第２電極との界面におけるスパイクの密度は０以上３×１０8個／ｃｍ2以下である、請求の範囲第３９項に記載の半導体装置。
  41. 　前記半導体基板と前記第２電極（１２）との界面にスパイクが存在しない、請求の範囲第４０項に記載の半導体装置。
  42. 　前記第２電極（１２）の膜厚は２００ｎｍ以上１００００ｎｍ以下である、請求の範囲第３９項に記載の半導体装置。
  43. 　前記第２電極（１２）は、Ａｌ、ＡｌＳｉ、Ｔｉ、および金属を含むシリサイドよりなる群から選ばれる少なくともの１種以上の材料よりなる、請求の範囲第３９項に記載の半導体装置。
  44. 　前記第２電極（１２）と前記コレクタ拡散層（８）との界面における前記コレクタ拡散層の不純物濃度（ＣS,P）は５．０×１０15ｃｍ-3以上１．０×１０21ｃｍ-3以下である、請求の範囲第３９項に記載の半導体装置。
  45. 　前記コレクタ拡散層（８）の不純物濃度の最大値（ＣP,P）は１．０×１０16ｃｍ-3以上１．０×１０21ｃｍ-3以下である、請求の範囲第３９項に記載の半導体装置。
  46. 　前記コレクタ拡散層（８）と前記バッファ拡散層（７）との接合面までの前記第２主面からの深さ（Ｄp）が０より大きく１．０μｍ以下である、請求の範囲第３９項に記載の半導体装置。
  47. 　前記バッファ拡散層（７）と前記ドリフト拡散層（１）との接合面までの前記第２主面から深さ（ＤN-）は０．４μｍ以上５０μｍ以下である、請求の範囲第３９項に記載の半導体装置。
  48. 　前記バッファ拡散層（７）におけるキャリアライフタイム（τN）は前記コレクタ拡散層（８）におけるキャリアライフタイム（τP）よりも低い、請求の範囲第３９項に記載の半導体装置。
  49. 　前記第２主面から０．５０μｍ以上６０．０μｍ以下の深さの範囲におけるキャリアライフタイム（τx）は前記ドリフト拡散層（１）におけるキャリアライフタイム（τN-）よりも低い、請求の範囲第３９項に記載の半導体装置。
  50. 　前記コレクタ拡散層（８）における活性化率は前記バッファ拡散層（７）における活性化率よりも低い、請求の範囲第３９項に記載の半導体装置。
  51. 　前記コレクタ拡散層（８）における活性化率は０より大きく９０％以下である、請求の範囲第３９項に記載の半導体装置。
  52. 　前記バッファ拡散層（７）の不純物濃度が最大値となる位置までの前記第２主面からの深さ（ＤP,N）は、０．４０μｍ以上５０μｍ以下である、請求の範囲第３９項に記載の半導体装置。
  53. 　前記バッファ拡散層（７）の不純物濃度の最大値（ＣP,N）に対する前記コレクタ拡散層（８）の不純物濃度の最大値（ＣP,P）の比（ＣP,P／ＣP,N）は１．０以上１．０×１０3以下である、請求の範囲第３９項に記載の半導体装置。
  54. 　前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比（ＳN／ＳN-）は０．０５以上１００以下である、請求の範囲第３９項に記載の半導体装置。
  55. 　前記第２主面の中心線平均粗さ（Ｒa）は０より大きく２００ｎｍ以下である、請求の範囲第３９項に記載の半導体装置。
  56. 　前記第２主面の最大高さ（Ｒmax）は０より大きく２０００ｎｍ以下である、請求の範囲第３９項に記載の半導体装置。
  57. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれている、請求の範囲第３９項に記載の半導体装置。
  58. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
    　前記ゲート用溝と隣接する他の溝（１ａ、１ｂ）とのピッチ（Ｘ）に対する前記第１主面から前記ゲート用溝の底部までの深さ（Ｙ）の比（Ｙ／Ｘ）は１．０以上である、請求の範囲第５７項に記載の半導体装置。
  59. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
    　前記複数の溝の各々に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
    　前記ゲート用溝の底面から前記ウェル層の底部までの深さ（ＤT,Pwell）は０よりも大きく１．０μｍ以下ある、請求の範囲第５７項に記載の半導体装置。
  60. 　前記チャネルとなる第１導電型のボディ拡散層（２）と、
    　前記ボディ拡散層と前記ドリフト拡散層（１）との間に形成された第２導電型の埋込拡散層（１４、１４ａ）とをさらに備える、請求の範囲第３９項に記載の半導体装置。
  61. 　前記半導体基板の前記第１主面には溝（１ａ、１ｂ）が形成されており、前記埋込拡散層（１４）における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に前記溝は突出している、請求の範囲第６０項に記載の半導体装置。
  62. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内には前記エミッタ電位となる導電層（５ｂ）が埋め込まれており、
    　前記埋込拡散層（１４）は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求の範囲第６０項に記載の半導体装置。
  63. 　前記埋込拡散層（１４）は、前記エミッタ用溝（１ｂ）の周囲に存在する領域において、平面的に見て６．０μｍ以上９μｍ以下の幅（ＷCS）を有する、請求の範囲第６２項に記載の半導体装置。
  64. 　前記エミッタ用溝（１ｂ）から前記埋込拡散層（１４）の端部までの距離（ＸCS）が０．５μｍ以上２μｍ以下である、請求の範囲第６２項に記載の半導体装置。
  65. 　前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内には前記エミッタ電位となる導電層（５ｂ）が埋め込まれており、
    　前記埋込拡散層（１４）は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求の範囲第６０項に記載の半導体装置。
  66. 　前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
    　前記埋込拡散層（１４）は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求の範囲第６０項に記載の半導体装置。
  67. 　前記複数の溝の各々の配列方向に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝（１ａ、１ｂ）の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
    　前記ウェル層は前記埋込拡散層（１４）よりも深く形成されている、請求の範囲第６０項に記載の半導体装置。
  68. 　前記第１主面に形成され、かつ前記第１電極（１１）と接触する第１導電型の第１エミッタ拡散層（６）と、
    　前記前記第１主面に形成され、かつ前記第１電極および前記第１エミッタ拡散層と接触する第２導電型の第２エミッタ拡散層（３）とをさらに備え、
    　前記ゲート電極（５ａ）の延在方向に沿った第１エミッタ拡散層の幅（ＷPC）と前記ゲート電極の延在方向に沿った第２エミッタ拡散層の幅（ＷSO）との和に対する前記第１エミッタ拡散層の幅（ＷPC）の比（ＷPC／ＷSO＋ＷPC）は、０．０８以上０．２０以下である、請求の範囲第３９項に記載の半導体装置。
  69. 　局所的に高い電気抵抗値を有する抵抗体（２８ａ）を通じて電気信号が前記ゲート電極（５ａ）に伝達される、請求の範囲第３９項に記載の半導体装置。
  70. 　前記抵抗体（２８ａ）は前記ゲート電極（５ａ）と同一の構造を有する、請求の範囲第６９項に記載の半導体装置。
  71. 　前記コレクタ領域と接触し、かつ前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
    　前記素子に逆方向電圧を加えた際の前記ドリフト拡散層と前記ボディ拡散層との接合面の電界強度（ＥP/N-）は０より大きく３．０×１０5Ｖ／ｃｍ以下である、請求の範囲第３９項に記載の半導体装置。
  72. 　前記コレクタ領域と接触し、かつ前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
    　前記素子に逆方向電圧を加えた際の前記バッファ拡散層と前記ドリフト拡散層との接合面の電界強度（ＥN/N-）は２．０×１０4Ｖ／ｃｍ以上前記ドリフト拡散層と前記ボディ拡散層との接合面の電界強度（ＥP/N-）以下である、請求の範囲第３９項に記載の半導体装置。
  73. 　前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
    　前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、
    　前記ボディ拡散層の底部からの前記ゲート用溝の突出量（ＤT）は１．０μｍ以上前記第２主面に達する深さ以下である、請求の範囲第３９項に記載の半導体装置。
  74. 　前記チャネルとなる第１導電型のボディ拡散層（２）と、
    　平面的に見て前記ボディ拡散層の側面に隣接して形成された第２導電型の埋込拡散層（１４ａ）とをさらに備える、請求の範囲第３９項に記載の半導体装置。
  75. 　前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記埋込拡散層を構成する不純物の単位面積あたりの原子数（ＳN14a）の比（ＳN14a／ＳN-）は０以上２０以下である、請求の範囲第７４項に記載の半導体装置。
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