CN111295765A - 半导体装置 - Google Patents

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Abstract

具备半导体衬底(10)，该半导体衬底具有漂移层(11)、配置在漂移层上的基体层(12)、和隔着漂移层(11)而形成在与基体层(12)相反的一侧的第2导电型的集电极层(22)。并且，形成多个沟槽栅构造，该沟槽栅构造具有：栅极绝缘膜(14)，形成在将基体层(12)贯通而达到漂移层(11)并且在半导体衬底(10)的面方向中的一个方向上延伸设置的沟槽(13)的壁面；和栅极电极(15)，形成在栅极绝缘膜(14)上。此时，栅极电极(15)由多晶硅构成，在半导体衬底(10)中的沟槽(13)的周围产生的最大应力为340MPa以下。

Description

半导体装置
对关联申请的相互参照
本申请基于2017年11月3日申请的日本专利申请第2017－213329号，这里通过参照而引入其记载内容。
技术领域
本发明涉及形成有沟槽栅型的绝缘栅型双极晶体管(以下简称IGBT)的半导体装置。
背景技术
以往，作为电力变换用半导体装置之一，已知有在工业用马达等电子设备中使用的形成有IGBT的半导体装置(例如参照专利文献1)。具体而言，该半导体装置中，在构成N-型的漂移层的半导体衬底的表层部形成基体层，以将基体层贯通的方式形成有多个沟槽。并且，各沟槽通过依次形成栅极绝缘膜以及栅极电极而被填埋。另外，栅极绝缘膜由氧化膜构成，栅极电极由多晶硅构成。此外，在基体层的表层部，以与沟槽相接的方式形成有N+型的发射极区域，在半导体衬底的另一面侧，形成有P+型的集电极层。
并且，在半导体衬底的一面侧，形成有与基体层以及发射极区域电连接的发射极电极。在半导体衬底的另一面侧，形成有与集电极层电连接的集电极电极。
这样的半导体装置例如通过以下那样制造。即，在漂移层上形成基体层后，形成达到漂移层的沟槽。接着，在沟槽内形成栅极绝缘膜。并且，通过CVD(Chemical VaporDeposition的简写)法使掺加了杂质的非晶硅成膜。接着，进行热处理，从而使非晶硅晶体化为多晶硅，形成由多晶硅构成的栅极电极。然后，进行通常的半导体制造工序，形成发射极区域、集电极层、发射极电极、集电极电极等而制造上述半导体装置。
现有技术文献
专利文献
专利文献1：日本特开2007-43123号公报
但是，上述半导体装置中，通过在将非晶硅晶体化为多晶硅时以及晶体化后的热收缩，在栅极电极的周围产生应力。即，在半导体衬底中的沟槽的周围的区域产生应力。并且，如果该应力较大，则有可能在构成栅极电极的多晶硅内产生晶体缺陷，促进栅极绝缘膜的劣化，当电流流过半导体装置时该半导体装置损坏。
发明内容
本发明的目的在于提供能够抑制损坏的半导体装置。
根据本发明的1个方面，半导体装置具备：半导体衬底，具有第1导电型的漂移层、配置在漂移层上的第2导电型的基体层、和隔着漂移层而形成在与基体层相反的一侧的第2导电型的集电极层；多个沟槽栅构造，具有形成在将基体层贯通而达到漂移层并且在半导体衬底的面方向中的一个方向上延伸设置的沟槽的壁面上的栅极绝缘膜、和形成在栅极绝缘膜上的栅极电极；第1导电型的发射极区域，形成在基体层的表层部，与沟槽相接；第1电极，与基体层以及发射极区域电连接；以及第2电极，与集电极层电连接。并且，栅极电极由多晶硅构成，在半导体衬底中的沟槽的周围产生的最大应力为340MPa以下。
由此，在沟槽的周围产生的最大应力设为340MPa以下，从而能够抑制半导体装置损坏。
另外，上述以及权利要求的括号内的标记表示权利要求所记载的用语与后述实施方式所记载的例示该用语的具体物等的对应关系。
附图说明
图1是第1实施方式的半导体装置的截面图。
图2是表示沟槽周围应力与半导体装置的损坏的关系的模拟结果。
图3是表示图1所示的半导体装置的1单元区域的示意图。
图4是表示相邻的沟槽的间隔与每1单元区域的栅极电极的体积率的关系的模拟结果。
图5是表示相邻的沟槽的间隔与导通电压的关系的图。
图6是第2实施方式的半导体装置的截面图。
图7是表示图6所示的半导体装置的1单元区域的示意图。
图8是表示第2实施方式中的相邻的沟槽的间隔与每1单元区域的栅极电极的体积率的关系的模拟结果。
图9是表示其他实施方式的沟槽栅构造以及1单元区域的图。
图10是表示其他实施方式的沟槽栅构造以及1单元区域的图。
图11是表示其他实施方式的沟槽栅构造以及1单元区域的图。
具体实施方式
以下，基于附图说明本发明的实施方式。另外，在以下的各实施方式中，对应彼此相同或等同的部分附加同一标记进行说明。
(第1实施方式)
对第1实施方式进行说明。另外，本实施方式的半导体装置例如适合被用作在变换器(inverter)、DC/DC转换器(converter)等的电源电路中使用的功率开关元件。
如图1所示，半导体装置具有构成N-型的漂移层11的半导体衬底10。另外，本实施方式中，半导体衬底10由硅衬底构成。并且，在漂移层11上(即，半导体衬底10的一面10a侧)，形成有P型的基体(base)层12。
在半导体衬底10，以将基体层12贯通并达到漂移层11的方式形成有多个沟槽13。由此，基体层12被分离为多个。本实施方式中，多个沟槽13以成为条状的方式，沿着半导体衬底10的一面10a的面方向中的一个方向(即图1中的纸面垂直方向)以等间隔形成。即，各沟槽13形成为，使得相邻的沟槽13的间隔L彼此相等。
此外，本实施方式中，各沟槽13形成为，侧面沿半导体衬底10的一面10a的法线方向大致平行。另外，这里的大致平行，除了完全平行的情况以外，还包括半导体衬底10的一面10a与沟槽13的侧面所成的角度达到85°左右为止的情况。
在各沟槽13的壁面，形成有栅极绝缘膜14，在栅极绝缘膜14上，形成有栅极电极15。由此，构成沟槽栅构造16。另外，本实施方式中，栅极电极15以将沟槽13内填埋的方式形成。
栅极绝缘膜14由氧化膜构成，沿着沟槽13的壁面以约100nm的均匀的厚度形成。栅极电极15由掺加了杂质的多晶硅构成。另外，栅极电极15通过在用CVD法使非晶硅成膜后进行热处理以使非晶硅晶体化为多晶硅而构成，多晶硅的粒径被设为50～1000nm。
在基体层12的表层部(即，半导体衬底10的一面10a侧)，分别形成有比漂移层11高杂质浓度的N+型的发射极区域17、以及比基体层12高杂质浓度的P+型的接触区域18。具体而言，发射极区域17在基体层12内终止并且以与沟槽13的侧面相接的方式形成。此外，接触区域18与发射极区域17同样地形成为在基体层12内终止。
更详细而言，发射极区域17的构造是，在沟槽13间的区域中，沿着沟槽13的长度方向以与沟槽13的侧面相接的方式呈棒状延伸设置，终止于比沟槽13的顶端靠内侧。此外，接触区域18被2个发射极区域17夹着而沿沟槽13的长度方向(即，发射极区域17)呈棒状延伸设置。另外，本实施方式的接触区域18以半导体衬底10的一面10a为基准而比发射极区域17形成得深。
在半导体衬底10的一面10a上，形成有由BPSG(Boron Phosphorus Silicon Glass的简写)等构成的层间绝缘膜19。并且，在层间绝缘膜19上，形成有经由形成于层间绝缘膜19的接触孔19a而与发射极区域17以及接触区域18(即，基体层12)电连接的发射极电极20。另外，本实施方式中，发射极电极20相当于第1电极。
在漂移层11中的与基体层12侧相反的一侧(即，半导体衬底10的另一面10b侧)，形成有比漂移层11高杂质浓度的N型的场截止(field stop)层(以下称作FS层)21。该FS层21不是必须的，但为了通过防止耗尽层的扩展从而实现耐压和稳态损耗的性能提高、并且对从半导体衬底10的另一面10b侧注入的空穴的注入量进行控制而具备。
并且，在隔着FS层21而与漂移层11相反的一侧，形成有P型的集电极层22，在集电极层22上(即，半导体衬底10的另一面10b上)形成有与集电极层22电连接的集电极电极23。另外，本实施方式中，集电极电极23相当于第2电极。
以上是本实施方式的半导体装置的基本结构。另外，本实施方式中，N型、N+型、N-型相当于第1导电型，P型、P+型相当于第2导电型。此外，本实施方式中，半导体衬底10如上述那样，包括集电极层22、FS层21、漂移层11、基体层12、发射极区域17以及接触区域18而构成。
以上是本实施方式的半导体装置的基本结构。接着，对上述半导体装置的基本动作进行说明。
首先，上述半导体装置在从截止状态成为导通状态时，例如，发射极电极20被接地并且集电极电极23被施加正的电压。并且，栅极电极15被从未图示的栅极控制电路施加规定的电压，以使栅极电位成为绝缘栅构造的阈值电压Vth以上。由此，半导体装置中，在基体层12中的与沟槽13相接的部分形成N型的反型层(即沟道)。并且，半导体装置中，从发射极电极20经由发射极区域17以及反型层向漂移层11供给电子。此外，半导体装置中，从集电极电极23经由集电极层22向漂移层11供给空穴。于是，半导体装置中，通过电导率调制，漂移层11的电阻值降低，成为导通状态。
此外，在从导通状态成为截止状态时，从未图示的栅极控制电路向栅极电极15施加规定的电压(例如0V)，以使栅极电位小于阈值电压Vth。由此，半导体装置中，在基体层12中的与沟槽13相接的部分形成的反型层消失，电子不再被从发射极电极20供给，并且空穴不再被从集电极电极23供给，成为截止状态。
接着，参照图2对在沟槽13的周围产生的沟槽周围应力与半导体装置的损坏的关系进行说明。另外，这里的沟槽周围应力是如上述那样在形成栅极电极15时产生的应力，但是是指在沟槽13的周围产生的应力中的最大应力。此外，图2中的沟槽周围应力表示位于半导体装置的中心的沟槽13、位于外缘部的沟槽13、位于中心与外缘部之间的沟槽13等的周围的应力中的最大应力。即，图2中的沟槽周围应力表示半导体装置中的沟槽13的周围的应力中的最大应力。此外，在沟槽13的周围产生的应力在相邻的沟槽13之间的区域的规定部位最大，因为在相邻的沟槽13之间的区域，在该相邻的沟槽13中配置的各栅极电极15所引起的应力都被施加。
进而，图2中的沟槽周围应力是用EBSD(Electron Back Scatter Diffraction的简写)法分析得到的值。并且，关于图2中的连续开关次数，将使半导体装置从截止状态成为导通状态、并从导通状态成为截止状态作为1次开关。
如图2所示，确认到，在沟槽周围应力为340MPa以下的情况下，即使将开关进行1000次，半导体装置也没有损坏。相对于此，在沟槽周围应力大于340MPa的情况下，虽然也确认到即使将开关进行1000次半导体装置也不损坏，但也确认到，在开关小于1000次的次数下，半导体装置损坏。例如确认到，在沟槽周围应力为420Mpa的情况下，在小于1000次的次数下，半导体装置损坏。并且，确认到，如果沟槽周围应力进一步变大，例如，在沟槽周围应力为450MPa的情况下，以十几次～几十次的程度，半导体装置损坏。即，确认到，沟槽周围应力越大，半导体装置以越少的开关次数损坏。因此，本实施方式的半导体装置构成为，使沟槽周围应力为340MPa以下。
另外，图2中，将半导体衬底10的厚度设为80μm，但即使改变半导体衬底10的厚度及各区域的杂质浓度，沟槽周围应力也不变。即，不依赖于半导体衬底10的厚度及各区域的杂质浓度，如果沟槽周围应力为340MPa以下，则半导体装置的损坏得以抑制。
这里，沟槽周围应力如上述那样是由构成栅极电极15的多晶硅引起的。更具体而言，沟槽周围应力是由于从非晶硅晶体化为多晶硅时以及晶体化后的热收缩引起的。因此，通过调整构成栅极电极15的多晶硅的量，能够使沟槽周围应力变化。
图3是以沟槽13的延伸设置方向为法线方向的截面，相当于图1中的沟槽栅构造16周围的放大图。并且，该截面中的从半导体衬底10的一面10a到沟槽栅构造16的底部的区域中，将从沟槽栅构造16的中心开始到隔着接触区域18而相邻的沟槽栅构造16的中心为止设为1单元区域A。换言之，该截面中的从半导体衬底10的一面10a到沟槽栅构造16的底部的区域中，将相邻的沟槽栅构造16的一方的中心轴与另一方的中心轴所围住的区域设为1单元区域A。即，该截面中的从半导体衬底10的一面10a到沟槽栅构造16的底部的区域中，将分别穿过相邻的沟槽栅构造16的中心、沿着半导体衬底10的一面10a的法线方向的2个假想线所围住的区域设为1单元区域A。图3中，虚线所围住的区域成为1单元区域A。另外，沟槽13的底部是距离半导体衬底10的一面10a最远的部分，在图3中成为沟槽13的底面。
并且，本发明者们基于每1单元区域A的栅极电极15(即多晶硅)的体积率(以下也简称作栅极电极15的体积率)进行研究，得到了以下的结果。即，如图4所示，发现在栅极电极15的体积率为41.5％以下的情况下，沟槽周围应力为340MPa以下。
因此，在本实施方式中，栅极电极15的体积率设为41.5％以下。另外，为了减小栅极电极15的体积率，通过扩大相邻的沟槽13的间隔L从而使1单元区域A的总体积增加即可。即，本实施方式中，通过使相邻的沟槽13的间隔L为0.9μm以上，能够使沟槽周围应力为340MPa以下。
但是，如图5所示，半导体装置在处于导通状态时，相邻的沟槽13的间隔L越长，向漂移层11供给的空穴越容易脱离到基体层12，导通(ON)电压越增加。这里，在本实施方式那样的形成有具有沟槽栅构造16的IGBT的半导体装置中，在现状下，希望能够使导通电压为0.9V以下。此外，相邻的沟槽13的间隔大于1.3μm的范围的导通电压的变化率小于相邻的沟槽13的间隔为1.3μm以下的范围的导通电压的变化率。换言之，半导体装置中，在相邻的沟槽13的间隔为1.3μm以下的范围，随着相邻的沟槽的间隔的变窄，导通电压急剧变小。因此，在本实施方式中，相邻的沟槽的间隔设为1.3μm以下。另外，相邻的沟槽13的间隔L是指相邻的沟槽13中的间隔最窄的部分。
如以上说明的那样，本实施方式中，每1单元区域A的栅极电极15的体积率设为41.5％以下，以使沟槽周围应力为340MPa以下。因此，能够抑制半导体装置的损坏。
此外，相邻的沟槽13的间隔L设为1.3μm以下。因此，能够抑制导通电压的增加并且抑制半导体装置的损坏。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了沟槽栅构造16的结构，其他与第1实施方式相同所以这里省略说明。
本实施方式中，如图6所示，沟槽13由位于开口部侧的第1沟槽13a和位于底部侧的第2沟槽13b相连通而构成。本实施方式中，第1沟槽13a形成在基体层12内，第2沟槽13b从基体层12内的基体层12与漂移层11的界面附近达到漂移层11而形成。即，本实施方式的第2沟槽13b从基体层12到漂移层11而形成。
此外，第2沟槽13b在图6中的截面中呈大致圆形，具有对置的侧面的间隔比第1沟槽13a的对置的侧面的间隔长的部分。即，沟槽13在图6中的截面中呈所谓壶形。
另外，对置的侧面的间隔是图6中的纸面左右方向的长度。此外，本实施方式中，相邻的沟槽13的间隔L是相邻的沟槽13的间隔中最窄部分的间隔，因此成为相邻的第2沟槽13b的间隔中最窄部分的间隔。
并且，栅极电极15以在内部形成空隙24的方式隔着栅极绝缘膜14而形成于沟槽13的壁面。本实施方式中，以在第2沟槽13b内形成空隙24的方式形成有栅极电极15。
以上是本实施方式的半导体装置的结构。接着，参照图7，对本实施方式的栅极电极15的体积率进行说明。图7是以沟槽13的延伸设置方向为法线方向的截面，相当于图6中的沟槽栅构造16周围的放大图。
本实施方式中，如图7所示，在以沟槽13的延伸设置方向为法线方向的截面中，1单元区域A成为图中的虚线所围住的区域，在1单元区域A内含有空隙24。这样，形成栅极电极15时的应力被空隙24缓和。因而，本实施方式中，如图8所示，例如在将栅极电极15的体积率设为41.5％的情况下，相邻的沟槽13的间隔L为约0.6μm即可，能够使相邻的沟槽13的间隔L比上述第1实施方式短。因此，当半导体装置处于导通状态时，被供给到漂移层11的空穴难以经由基体层12脱离。即，根据本实施方式，能够抑制半导体装置的损坏并进一步实现导通电压的降低。
另外，图8是将每1单元区域A的空隙24的体积率设为8％时的模拟结果。因此，例如，在将栅极电极15的体积率设为41.5％的情况下，如果使每1单元区域A的空隙24的体积率大于8％，则相邻的沟槽13的间隔L进一步变短。相反，在将栅极电极15的体积率设为41.5％的情况下，如果使每1单元区域A的空隙24的体积率小于8％，则相邻的沟槽13的间隔L变大。
接着，简单说明这样的半导体装置的制造方法。这样的半导体装置，准备在漂移层11上形成有基体层12的半导体衬底10，进行反应性离子蚀刻等各向异性蚀刻而形成第1沟槽13a。接着，形成对第1沟槽13a的侧面进行保护的掩模，对第1沟槽13a的底面进行各向同性蚀刻。由此，形成具有对置的侧面的间隔比第1沟槽13a的对置的侧面的间隔长的部分、并且与第1沟槽13a连通的第2沟槽13b。
然后，通过CVD法、热氧化等形成栅极绝缘膜14。并且，在栅极绝缘膜14上，通过CVD法等将非晶硅成膜后，进行热处理从而使非晶硅晶体化为多晶硅而构成栅极电极15。另外，在通过CVD法将非晶硅成膜时，非晶硅在栅极绝缘膜14上大致均匀地成膜。因此，如果通过CVD法将非晶硅成膜，则在第2沟槽13b内被完全填埋前第1沟槽13a被填埋，成为在第2沟槽13b内形成有空隙24的状态。
然后，进行以往的通常的半导体装置的制造工序，适当形成发射极区域17、接触区域18、层间绝缘膜19、发射极电极20、FS层21、集电极层22、集电极电极23等，从而制造上述半导体装置。
如以上说明的那样，本实施方式中，在栅极电极15的内部形成有空隙24，形成栅极电极15时的应力被该空隙24缓和。因此，与上述第1实施方式相比，例如，在将栅极电极15的体积率设为41.5％的情况下，能够使相邻的沟槽13的间隔L较短。因而，能够进一步抑制导通电压的增加，并且抑制半导体装置的损坏。
(其他实施方式)
本发明依据实施方式进行了描述，但应理解的是本发明不限于该实施方式及构造。本发明还包含各种各样的变形例或均等范围内的变形。此外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。
例如，上述第1实施方式中，说明了将第1导电型设为N型并将第2导电型设为P型的例子，但也能够将第1导电型设为P型并将第2导电型设为N型。
此外，在上述第1实施方式中，为了使相邻的沟槽13的间隔L小于0.9μm并且使栅极电极15的体积率为41.5％以下，也可以采用以下结构。例如，也可以如图9所示，将栅极电极15沿着沟槽13的壁面形成，在栅极电极15的内部将埋入膜25埋入，从而使栅极电极15的体积率为41.5％以下。另外，埋入膜25例如通过用CVD法等将氧化膜成膜而形成。
进而，也可以如图10所示，通过使栅极绝缘膜14中的配置在沟槽13的底部侧的部分较厚，从而使栅极电极15的体积率为41.5％以下。另外，在这样的结构的情况下，还能够抑制电场在沟槽13的底部集中。
此外，也可以如图11所示，在沟槽13的开口部侧形成埋入膜26。即，栅极电极15由于形成在隔着栅极绝缘膜14而与基体层12相接的部分即可，所以在隔着栅极绝缘膜14而位于与发射极区域17相反侧的部分可以不形成。因此，也可以通过在隔着栅极绝缘膜14而与发射极区域17相反的一侧形成埋入膜26，从而使栅极电极15的体积率较小。另外，埋入膜26例如通过用CVD法等将氧化膜成膜而形成。
此外，虽未特别图示，但可以将各结构分别组合。例如，可以将图9及图10的结构组合，配置埋入膜25，并且使栅极绝缘膜14中的在沟槽13的底部侧配置的部分较厚。此外，也可以将图9及图11的结构组合，做成具备埋入膜25和埋入膜26的结构。进而，也可以将图10及图11的结构组合，使栅极绝缘膜14中的在沟槽13的底部侧配置的部分较厚，并且具备埋入膜26。并且，也可以将图9～图11的结构全部组合，具备埋入膜25以及埋入膜26，并且使栅极绝缘膜14中的在沟槽13的底部侧配置的部分较厚。
进而，在上述各实施方式中，也可以是，在半导体衬底10的另一面10b侧，与集电极层22一起形成有N型的阴极层，做成所谓RC(Reverse Conducting的简写)－IGBT的半导体装置。
此外，在上述各实施方式中，多个沟槽13的相邻的沟槽的间隔L也可以不同。这样的结构下，如果沟槽周围应力中最大的应力在340MPa以下，也能够得到与上述相同的效果。

Claims (4)

1.一种半导体装置，具有多个沟槽栅构造(16)，其特征在于，
具备：
半导体衬底(10)，具有：
第1导电型的漂移层(11)；
第2导电型的基体层(12)，配置在上述漂移层上；
第2导电型的集电极层(22)，隔着上述漂移层而形成在与上述基体层相反的一侧；
上述多个沟槽栅构造，具有：
栅极绝缘膜(14)，形成在将上述基体层贯通而达到上述漂移层并且在上述半导体衬底的面方向中的一个方向上延伸设置的沟槽(13)的壁面；
栅极电极(15)，形成在上述栅极绝缘膜上；
第1导电型的发射极区域(17)，形成在上述基体层的表层部，与上述沟槽相接；
第1电极(20)，与上述基体层及上述发射极区域电连接；以及
第2电极(23)，与上述集电极层电连接，
上述栅极电极由多晶硅构成，
在上述半导体衬底中的上述沟槽的周围产生的最大应力为340MPa以下。
2.如权利要求1所述的半导体装置，其特征在于，
在以上述沟槽的延伸设置方向为法线方向的截面中，在上述半导体衬底的一面(10a)与上述沟槽栅构造的底部之间的区域之中，如果将相邻的上述沟槽栅构造的一方的中心轴和另一方的中心轴所围住的区域设为1单元区域(A)，则上述栅极电极在上述1单元区域中所占的体积率为41.5％以下。
3.如权利要求1或2所述的半导体装置，其特征在于，
相邻的上述沟槽的间隔(L)为1.3μm以下。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述栅极电极在内部形成有空隙(24)。
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