JP2007088010A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 トレンチゲート構造の半導体装置において、トレンチ上方コーナ部に結晶欠陥が生じることを抑制する。また、半導体装置の小型化が可能となる構造の半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造とした場合、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする。また、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成する。
【選択図】 図３

Description

本発明は、トレンチゲート構造の半導体装置およびその製造方法に関するものである。

従来、トレンチゲート型のＭＯＳＦＥＴ、ＩＧＢＴ等のパワーデバイスに代表されるトレンチゲート構造、すなわち、半導体基板に形成されたトレンチの内部に、絶縁膜を介して、導電性材料が埋め込まれた構造の半導体装置がある。さらに、このトレンチゲート構造の半導体装置としては、トレンチ内の導電性材料部の断面形状が、Ｉ字形状である半導体装置やＴ字形状である半導体装置がある（例えば、特許文献１、２、３参照）。

そして、従来のトレンチゲート型のパワーデバイスは、ソース等を構成する不純物領域がトレンチに接して形成された構造であった。このため、基板表面よりも基板内部側であって、トレンチ側壁に面する領域にのみにチャネルが形成されていた（例えば、特許文献１、２、３参照）。

なお、ゲート電極がＴ字形状のパワーデバイスでは、トレンチ側壁に接した形状の不純物領域を形成するために、トレンチの開口端からゲート電極の基板表面上に位置する部分の先端までの距離を小さくする必要があった（例えば、特許文献３参照）。以下では、上記距離をオーバラップ量と呼ぶ。

また、従来のトレンチゲート型のパワーデバイスでは、隣り合うトレンチの間隔、すなわち、セルピッチを縮小させることにより、半導体装置の小型化を図っていた（例えば、特許文献２参照）。
特開２０００−５８８２３号公報 特表２００２−５４３５８７号公報 特開２００４−２６６１４０号公報

上記したように、トレンチ内の導電性材料部の断面形状がＩ字形状や、Ｔ字形状であってオーバラップ量が小さな構造の半導体装置を製造する場合では、トレンチの内部に形成された導電性材料部の表面を酸化させたとき、トレンチ上方コーナ部に結晶欠陥が生じるという問題がある。

この結晶欠陥は、導電性材料部の表面を酸化したとき、導電性材料部の上方エッジ近傍に生じるバーズビークの影響により、トレンチ上方コーナ部に高い応力が生じるためであると推測される。

一方、トレンチゲート型のパワーデバイスでは、セルピッチの縮小化は、例えば、その時代におけるパターニングやエッチング等の加工技術レベルに依存するため、セルピッチの縮小化に限度がある。したがって、半導体装置の小型化を図るために、セルピッチの縮小化とは異なる方法が求められている。

本発明は、上記点に鑑み、トレンチ上方コーナ部に結晶欠陥が生じるのを抑制できる構造の半導体装置およびその製造方法を提供することを第１の目的とする。また、半導体装置の小型化が可能となる構造の半導体装置およびその製造方法を提供することを第２の目的とする。

上記目的を達成するため、本発明は、導電性材料部（７）の形状を、半導体基板の表面上に位置する部分（７ａ）の端部（７ｂ）が、トレンチ（５）の側壁（５ａ）から０．３μｍ以上離れている形状とすることを第１の特徴としている。

従来では、上記したように、導電性材料部の上方端部とトレンチ上方コーナ部の位置が近いために、導電性材料部の端部を酸化したときに、トレンチ上方コーナ部に応力が加わり、結晶欠陥が生じていた。

これに対して、本発明では、導電性材料部の上方端部とトレンチ上方コーナ部の位置を離しているので、トレンチ上方コーナ部に加わる応力を従来よりも緩和でき、トレンチ上方コーナ部に結晶欠陥が生じるのを抑制できる。

特に、以下に示す構造の半導体装置において、ゲート電極（７）を、半導体基板の表面上に位置する部分（７ａ）の端部（７ｃ）が、トレンチ（５）の側壁（５ａ）から０．３μｍ以上離れている形状とすることが好ましい。

具体的には、この半導体装置は、半導体基板（４）に形成されたトレンチ（５）の内壁上から半導体基板（４）の表面上に至って、ゲート絶縁膜（６）を介して、断面がＴ字形状となるように、形成されたゲート電極（７）と、半導体基板内のうち、トレンチ（５）の側壁（５ａ）から離れた位置であって、かつ、ゲート電極（７）における半導体基板の表面上に位置する部分（７ａ）の下の位置に、ゲート絶縁膜（６）に隣接して配置されている第１半導体領域（１５）等を備える構造である。

この構造では、トレンチ側壁に面する領域だけでなく、トレンチの上方コーナ部にもチャネルが形成される。このため、このチャネルが形成される領域に、結晶欠陥が存在すると、トランジスタ動作ができないという不具合が生じる。そこで、ゲート電極（７）を上記した構造とすることで、この不具合の発生を抑制できる。

また、本発明では、コンタクトホール（１８）を、半導体基板（４）のうち、第１半導体領域（１５）、第２半導体領域（３）、第３半導体領域（２）およびゲート電極（７）によってトランジスタが構成されているトランジスタ領域内におけるトレンチ（５）の上方に、配置していることを第２の特徴としている。

従来では、後述するように、ゲート電極用のコンタクトホールは、第１、第２、第３半導体領域が形成されているトランジスタ領域とは別の領域であるゲート電極引き出し領域に設けられていた（図９、１０参照）。

これに対して、本発明では、トランジスタ領域内に、ゲート電極用のコンタクトホールを設けているので、従来のゲート電極引き出し領域を省略できる。このため、本発明によれば、従来のゲート電極引き出し領域を有する半導体装置と比較して、半導体装置の縮小化が可能となる。

この場合、例えば、層間絶縁膜（８）の表面上に形成され、第１半導体領域（１５）と電気的に接続された金属配線（９）およびゲート配線（１０）を、トランジスタ領域上で、ともに細長い形状として、ストライプ状に交互に配置することができる。

また、この場合、ゲート電極（７）は、上面（７ｃ）が平坦であることが好ましい。

なお、第１の特徴と第２の特徴とを組み合わせることもできる。

また、第１の特徴に関して、半導体装置の製造する際では、トレンチ（５）を形成する工程で、半導体基板（４）のトレンチ形成予定領域に対向する位置に開口部（２２）を有するマスク（２１）を、半導体基板（４）の表面上に形成した後、マスク（２１）を用いたエッチングにより、半導体基板（４）にトレンチ（５）を形成する。

そして、トレンチ（５）を形成した後、マスク（２１）の開口端（２２ａ）を、半導体基板の表面に対して平行な方向で、トレンチ側壁（５ａ）から０．３μｍ以上後退させる工程を行う。その後、トレンチ（５）の内壁に絶縁膜（６）を形成し、導電性材料部（７）を形成する工程で、マスク（２１）の開口部（２２）内に導電性材料を堆積させる工程を行った後、マスクを除去する工程を行うことで、導電性材料部（７）を形成することが好ましい。

このように、トレンチを形成するためのマスクを利用して、ゲート電極を形成することで、ゲート電極をセルフアラインで形成することができる。

また、マスク（２１）の開口部（２２）内に導電性材料を堆積させる工程と、マスク（２１）を除去する工程との間で、堆積された導電性材料の上面を平坦化する工程を行うことが好ましい。なお、平坦化の方法としては、例えば、エッチバック法、ＣＭＰ法を採用することができる。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の平面図を示す。また、図２に図１中の領域Ａの拡大図を示し、図３にＢ−Ｂ線断面図を示す。なお、図１では、半導体基板上のゲート配線１０およびソース配線９のみを示している。また、図１、２、３では、同一の構成部に同一の符号を付している。

本実施形態の半導体装置は、図１に示すように、後述する各半導体層およびゲート電極が形成され、これらによって、トランジスタが構成されている、すなわち、トランジスタとして機能するトランジスタ領域と、ソース配線９が形成されているソース配線領域と、ゲート配線１０が形成されているゲート配線領域とを備えている。

そして、トランジスタ領域に、図３に示す構造のトレンチゲート型パワーＭＯＳＦＥＴが形成されている。なお、本実施形態では、図３に示す構造のトレンチゲート型パワーＭＯＳＦＥＴの他に、図示しないＭＯＳＦＥＴ等の他のデバイスが同一の半導体基板に形成されている。

図３に示す構造のトレンチゲート型パワーＭＯＳＦＥＴは、ドレイン領域となるＮ^＋型層１と、Ｎ型層２と、Ｐ型層３とが積層されたシリコンからなる半導体基板４と、半導体基板４の表面からＮ型層２に到達する深さのトレンチ５の内部に、ゲート絶縁膜６を介して、埋め込まれたゲート電極７と、半導体基板４の表面上およびゲート電極７の表面上に形成された層間絶縁膜８と、層間絶縁膜８の表面上に互いに離間して形成されたソース電極（ソース配線）９およびゲート配線１０と、半導体基板４の裏面に形成されたドレイン電極１１とを備えている。

ここで、ゲート電極７は、トレンチ５の内壁から半導体基板４の表面に至って形成されており、断面がＴ字形状となっている。言い換えると、ゲート電極７は、その上方部７ａが、基板表面に対して平行な方向で、トレンチ５に対してオーバラップして、半導体基板４の表面上に位置している。

そして、ゲート電極７の上方部７ａのオーバラップ量１３、すなわち、基板表面に対して平行な方向で、トレンチ５の側壁５ａからゲート電極７の端部７ｂ（その表面上のシリコン酸化膜１２を含む）までの距離１３は、例えば、０．３μｍである。なお、オーバラップ量を０．３μｍよりも大きくすることもできる。

また、ゲート電極７の上面７ｃは平坦であり、ゲート電極７の表面にシリコン酸化膜１２が形成されている。また、ゲート電極７の上方部７ａの基板表面からの高さは、０．３〜０．５μｍ程度である。なお、ゲート電極７は、ポリシリコンにより構成されている。このゲート電極７が特許請求の範囲に記載の導電性材料部に相当する。

ゲート絶縁膜６は、ゲート電極７に接して、トレンチ５の内壁から半導体基板４の表面に至って形成されている。

トレンチ５は、図２に示すように、基板表面において、複数の細長い形状で平行に、すなわち、ストライプ状に配置されている。また、図３に示すように、トレンチ５の上方コーナ部５ｂは、後述する犠牲酸化処理によって丸められており、その量はＲ＝５０〜１５０ｎｍ程度である。また、トレンチ５の幅１４は、例えば、約１μｍである。

また、半導体基板４の内部、すなわち、Ｐ型層３の基板表面側には、ソース領域となるＮ^＋型領域１５と、コンタクトとなるＰ^＋型領域１６とが形成されている。

Ｎ^＋型領域１５は、基板表面からの深さが浅く、トレンチ５から離れた位置に配置されており、トレンチ５の側壁５ａに到達していない。ただし、Ｎ^＋型領域１５は、ゲート電極７の基板表面上に位置する部分７ａの下に位置しており、ゲート絶縁膜６に隣接している。そして、Ｎ^＋型領域１５およびＰ^＋型領域１６は、層間絶縁膜８に形成されたコンタクトホール１７を介して、ソース配線９と電気的に接続されている。このソース配線９が特許請求の範囲に記載の金属配線に相当する。

なお、Ｎ^＋型領域１５が浅いのは、このＮ^＋型領域１５と、図示しない他のＭＯＳＦＥＴにおけるＮ^＋型領域との共用を目的としているためである。すなわち、他のＭＯＳＦＥＴのＮ^＋型領域と深さを同じとすることで、このＮ^＋型領域１５と他のＭＯＳＦＥＴのＮ^＋型領域とを同一のイオン注入工程で形成するためである。

Ｐ型層３は、ゲート絶縁膜６に隣接しており、Ｎ^＋型領域１５と接合している。そして、このＰ型層３のゲート絶縁膜６に接する領域がチャネルを構成するようになっている。すなわち、Ｐ型層３のうち、トレンチ５の側壁５ａに面する領域とトレンチ上方コーナ部５ｂの近傍領域に、反転層からなるチャネルが形成されるようになっている。また、Ｎ型層２も、ゲート絶縁膜６に隣接しており、Ｐ型層３と接合している。

このように、図３に示すパワーＭＯＳＦＥＴは、チャネル形成領域として、半導体基板４の表面から離れたトレンチ５の側壁５ａの近傍だけでなく、半導体基板４の表面近傍の領域も使う構造となっている。なお、本実施形態では、Ｎ^＋型領域１５、Ｐ型層３およびＮ型層２が、それぞれ、特許請求の範囲に記載の第１半導体領域、第２半導体領域、第３半導体領域に相当する。

また、図３に示すように、トレンチ５の真上にコンタクトホール１８が形成されており、コンタクトホール１８を介して、ゲート電極７とゲート配線１０とが電気的に接続されている。言い換えると、ゲート電極７とゲート配線１０とを電気的に接続するためのコンタクトホール１８の位置と、トレンチ５の位置とが、基板表面に対して平行な方向において、重複している
なお、本実施形態では、コンタクトホール１８の開口幅１８ａは、ゲート電極７の上面７ｃの幅よりも小さく、また、コンタクトホール１８の全域が、ゲート電極７の上面７ｃに位置している。

また、ゲート配線１０は、図１に示すように、トランジスタ領域の一端側に隣接するゲート配線領域からトランジスタ領域に、櫛歯状に、複数の細長い帯が伸びた形状である。また、ソース配線９は、トランジスタ領域の他端側、すなわち、ゲート配線領域の反対側に隣接するソース配線領域からトランジスタ領域に、櫛歯状に、複数の細長い帯が伸びた形状である。そして、ゲート配線１０およびソース配線９の細長い部分は、トランジスタ領域内で、ストライプ状に、交互に配置されている。

また、ゲート配線１０は、図２中の破線で示すように、トランジスタ領域では、ストライプ状に配置されているトレンチ５およびゲート電極７の真上に配置されている。そして、ゲート配線１０とゲート電極８とを電気的に接続するためのコンタクトホール１８が、ゲート電極７の真上に所定の間隔で複数個配置されている。同様に、ソース配線９とＮ^＋型領域１５とを電気的に接続するためのコンタクトホール１７が、細長い形状のソース配線９の真下に所定の間隔で複数個配置されている。

次に、上記した構造の半導体装置の製造方法について説明する。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）に、本実施形態における半導体装置の製造工程を示す。

〔図４（ａ）に示す工程〕
まず、半導体基板４を用意する。このとき、半導体基板４は、図４（ａ）中では一部省略しているが、例えば、Ｎ^＋型層１とＮ型層２とを備えている。

続いて、半導体基板４の表面上に、後に行うトレンチ形成の際に用いるマスクとしての酸化膜２１を形成する。このとき、例えば、ＣＶＤ法により酸化膜２１を形成し、膜厚を約０．６〜０．８μｍとする。なお、ここでいう酸化膜とは、シリコン酸化膜である。

〔図４（ｂ）に示す工程〕
酸化膜２１のパターニングを行う。すなわち、フォトリソグラフィおよびドライエッチングによって、酸化膜２１のうち、半導体基板４のトレンチ形成予定領域に対向する領域を選択的に除去することで開口部２２を形成する。このとき、開口部２２の幅２３を、例えば、０．６μｍとする。

〔図４（ｃ）に示す工程〕
パターニングされた酸化膜２１をマスクとしたドライエッチングを行い、半導体基板４にトレンチ５を形成する。

〔図５（ａ）に示す工程〕
図４（ｃ）の工程によってトレンチ５の内壁が受けたダメージを除去する。また、酸化膜２１の開口端２２ａを、半導体基板４の表面に対して平行な方向で、後退させる。すなわち、開口部２２の幅２３を広げる。例えば、ケミカルドライエッチング、１０００℃程度でのアニール処理、８５０〜１０５０℃での犠牲酸化および等方性エッチングを順に行う。等方性エッチングとしては、ＨＦ液によるＷｅｔエッチング、Ｄｒｙエッチングを行うことができる。

このとき、等方性エッチングによる酸化膜２１のエッチング量を、形成後におけるゲート電極７の上方部７ａのオーバラップ量に必要な量とする。例えば、エッチング量を０．３μｍとする。この場合、酸化膜２１の開口端２２ａはトレンチ５の側壁５ａから０．３μｍ後退し、酸化膜２１の高さは０．３μｍ減少する。

なお、この工程での犠牲酸化および等方性エッチングにより、トレンチ５の上方コーナ部５ｂが丸められる。

〔図５（ｂ）に示す工程〕
トレンチ５の内壁から半導体基板４の表面の一部に至って、ゲート酸化膜６を形成する。例えば、Ｈ_２ＯまたはＯ_２雰囲気中での８５０℃程度での熱酸化を行う。

〔図５（ｃ）に示す工程〕
トレンチ５の内部を含む酸化膜２１の表面上に、ドープドポリシリコン膜２４を、例えば、ＬＰＣＶＤ法により形成する。なお、ノンドープドポリシリコンを堆積し、その後に不純物をドープすることもできる。

〔図６（ａ）に示す工程〕
酸化膜２１をストッパとして、ポリシリコン膜２４をエッチングする。すなわち、ポリシリコン膜２４のうち、酸化膜２１の表面上に位置する部分を除去し、ポリシリコン膜２４の上面を平坦化する。

このとき、平坦化の手段として、エッチバック法もしくはＣＭＰ法を採用することができる。なお、エッチバック法を採用する場合では、図５（ｃ）に示す工程で、上面が平坦になる程度に、ポリシリコン膜２４を厚く成膜することが必要である。一方、ＣＭＰ法を採用する場合では、図５（ｃ）に示す工程で、ポリシリコン膜２４が酸化膜２１よりも高く成膜されていれば良い。

これにより、上面７ｃが平坦であるゲート電極７が形成される。

なお、ゲート電極７の上面７ｃを平坦にする理由は、後述するコンタクトホール１８を形成する工程で、コンタクトホール１８を良好に形成するためである。すなわち、ゲート電極７の上面７ｃが平坦でない場合、ゲート電極７の上に形成した層間絶縁膜の膜厚が不均一となり、層間絶縁膜にコンタクトホール１８を形成したときに、コンタクトホールの深さにばらつきが生じ、極端な場合、コンタクトホール１８がゲート電極７に到達しないという製造不良を防止するためである。

したがって、上面７ｃの平坦の程度は、少なくとも、層間絶縁膜８の膜厚のばらつき範囲内に収まる程度であれば良い。

〔図６（ｂ）に示す工程〕
酸化膜２１の全体を除去する。例えば、ＨＦ液によるＷｅｔエッチングまたはＤｒｙエッチングを行う。

〔図６（ｃ）に示す工程〕
ゲート電極７の表面および半導体基板４の表面に酸化膜１２を形成する。例えば、８５０〜１０５０℃での熱酸化を行う。これにより、ゲート電極７の上方端部７ｄ、７ｅを丸める。このとき、上方端部７ｄ、７ｅでの丸め量は、例えば、ｒ＝３０〜５０ｎｍである。

〔図７（ａ）に示す工程〕
イオン注入および拡散処理により、Ｎ型層２の表層にＰ型層３を形成し、Ｐ型層３の表層にＮ^＋型領域１５とＰ^＋型領域１６を形成する。なお、Ｎ^＋型領域１５は、図示しない他のデバイスにおけるＮ^＋型領域と同時に形成される。

〔図７（ｂ）に示す工程〕
ゲート電極７の表面上および半導体基板４の表面上に層間絶縁膜８を形成する。続いて、層間絶縁膜８のうち、Ｐ^＋型領域１６の上方にソース配線用のコンタクトホールを形成するとともに、層間絶縁膜８のうち、ゲート電極７の上方にゲート配線用のコンタクトホール１８を形成する。

その後、図３に示すように、ソース配線９、ゲート配線１０を、それぞれ、コンタクトホール１７、１８の内部を含む層間絶縁膜８の表面上に形成する。これにより、ソース配線用のコンタクトホール１７を介して、ソース配線９と、Ｎ^＋型領域１５およびＰ^＋型領域１６とを電気的に接続させ、ゲート配線用のコンタクトホール１８を介して、ゲート電極７とゲート配線１０とを電気的に接続させる。また、半導体基板４の裏面に、ドレイン電極１１を形成する。

このようにして、上記した構造の半導体装置を製造することができる。

次に、本実施形態の主な効果について説明する。

（１）本実施形態では、トレンチゲート型パワーＭＯＳＦＥＴにおいて、ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造としている。

ここで、ゲート電極の断面形状がＴ字形状であって、ゲート電極のオーバラップ量が０．３μｍよりも小さい、すなわち、トレンチ５の上方コーナ部５ｂとゲート電極７の上方部７ａの端部７ｂとが近い構造のトレンチゲート型パワーＭＯＳＦＥＴを、本実施形態と同様の製造方法により、製造する場合、半導体基板４のトレンチ上方コーナ部５ｂの近傍に結晶欠陥が生じてしまう。

これは、図６（ｃ）に示す工程で、ゲート電極７の表面を酸化したとき、上方部７ａの端部７ｂの近傍に生じるバーズビークの影響により、半導体基板４のトレンチ上方コーナ部５ｂに高い応力がかかるためである。

そして、本実施形態のように、トレンチ上方コーナ部５ｂの近傍領域をもチャネル形成領域として用いる構造では、チャネル形成領域に結晶欠陥が生じることとなるため、トランジスタの動作不良が生じてしまう。

そこで、本実施形態では、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量が０．３μｍ以上となるように、ゲート電極７を形成している。このように、トレンチ５の上方コーナ部５ｂとゲート電極７の上方部７ａの端部７ｂを離すことで、オーバラップ量が０．３μｍよりも小さな場合と比較して、レンチ５の上方コーナ部５ｂに加わる応力を緩和でき、トレンチ５の上方コーナ部５ｂ近傍での結晶欠陥の発生を抑制できる。

ここで、参考として、図８に、トレンチ５の上方コーナ部５ｂに加わる応力の解析結果を示す。これは、図６（ｃ）に示す工程時において、ゲート電極７のオーバラップ量１３を、それぞれ、０μｍ、０．２μｍ、０．３μｍ、０．４μｍとしたときのシミュレーション結果である。なお、このときにおけるトレンチ５の上方コーナ部５ｂの曲率半径は、Ｒ＝６０ｎｍであった。

図８に示すように、トレンチ５の上方コーナ部５ｂに加わる応力は、オーバラップ量１３が、０μｍ、０．２μｍ、０．３μｍ、０．４μｍのとき、それぞれ、約２７０ＭＰａ、約７０ＭＰａ、約２０ＭＰａ、約２０ＭＰａであった。

この結果から、オーバラップ量１３を０μｍから０．２μｍ、０．３μｍと順に大きくすることで、トレンチ５の上方コーナ部５ｂに加わる応力を低減できることがわかり、特に、オーバラップ量１３を０．３μｍ以上とすることで、トレンチ５の上方コーナ部５ｂに加わる応力値を最小値にできることがわかる。

したがって、オーバラップ量１３を０．３μｍ以上とすることで、ゲート電極７の表面を酸化したときに、トレンチ５の上方コーナ部５ｂに加わる応力の発生を最も抑制できると言える。

（２）本実施形態では、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成している。

ここで、図９に、従来における半導体装置の平面図を示し、図１０に図９中の領域Ｃの拡大図を示す。なお、図９では、半導体基板上のゲート配線１０、ゲート引き出し配線３２およびソース配線９のみを示している。また、従来と同様の構造部については、図１、２と同一の符号を付している。

図９、１０に示すように、従来では、トランジスタ領域内のゲート電極３１と導通しているゲート引き出し配線３２が、半導体基板の表面上であって、トランジスタ領域とは別の領域であるゲート電極引き出し領域に形成されていた。なお、ゲート電極３１の断面形状はＴ字形状であるが、ゲート電極３１のトレンチ５の側壁に対するオーバラップ量は本実施形態よりも小さい。

また、ゲート配線１０は、ゲート引き出し配線３２の上に、層間絶縁膜を介して、配置されていた。そして、ゲート電極引き出し領域における層間絶縁膜に、コンタクトホール３３が形成されていた。このコンタクトホール３３を介して、ゲート配線１０とゲート引き出し配線３２とが電気的に接続されていた（特許文献３参照）。

これに対して、本実施形態では、トランジスタ領域内にコンタクトホール１８を設けているので、従来のゲート電極引き出し領域を省略できる。このため、本実施形態によれば、トランジスタ領域が同じ大きさで、ゲート電極引き出し領域を有する従来の半導体装置と比較して、半導体装置の縮小化が可能となる。

さらに、本実施形態では、ゲート電極７の断面形状をＴ字形状としている。

ここで、ゲート電極の断面形状を、後述するように、Ｉ字形状とすることもできる。

しかし、この場合、形成されるトレンチの幅が小さくなるにつれ、コンタクトホールの形成時に、高い位置精度が要求される。例えば、トレンチ幅と同じ大きさのコンタクトホールを形成するときでは、コンタクトホールの全体が必ずゲート電極の上に位置するように、トレンチの真上にコンタクトホールを形成する必要がある。

これに対して、ゲート電極７の断面形状がＴ字形状の場合、ゲート電極７の上面の幅が、トレンチ幅よりも広い。このため、例えば、トレンチ幅と同じ大きさのコンタクトホールを形成するとき、トレンチの上から少しずれた位置にコンタクトホールを形成した場合でも、コンタクトホールの全体を必ずゲート電極の上に位置させることができる。このように、ゲート電極７の断面形状をＴ字形状とすることで、Ｉ字形状の場合と比較して、コンタクトホールの形成時に要求される位置精度を低くすることができ、コンタクトホールの形成が容易となる。

（３）本実施形態では、図４（ｃ）に示す工程でトレンチ５を形成した後、図５（ａ）に示す工程で、トレンチ５の形成に使用したマスクの開口端２２ａを、トレンチ５の側壁５ａから０．３μｍ以上後退させている。そして、図５（ｃ）に示す工程で、トレンチ５の内部およびマスクの開口部にゲート電極材料であるポリシリコンを堆積させている。

ここで、図３に示す形状のゲート電極を形成する他の方法として、トレンチ５を形成した後、マスクとして用いた酸化膜２１を除去し、トレンチ５の内部から基板表面上に至って、ポリシリコン膜を成膜した後、ポリシリコン膜の表面上に新たなマスクを形成し、そのマスクを用いたエッチングにより、ポリシリコン膜をパターニングする方法が考えられる。

しかし、この方法では、トレンチを形成する際に使用するマスクを形成する工程と、ゲート電極を形成するためのマスクを形成する工程とが必要となるため、プロセスコストが高いという問題がある。また、トレンチとゲート電極の上方部端部との位置合わせズレ量を考慮して、オーバラップ量を設計する必要があるため、ゲート電極の寸法が拡大するという問題がある。

これに対して、本実施形態では、トレンチを形成するために使用したマスクをそのまま使用して、ゲート電極７を形成しているので、上記した別々のマスクを形成する方法と比較して、ゲート電極を形成するためのマスクを形成する工程を省略でき、プロセスコストを低くすることができる。

また、本実施形態では、トレンチ５の位置に対して、ゲート電極７をセルフアラインで形成できるので、トレンチとゲート電極の上方部端部との位置合わせズレ量を考慮する必要がない。

（第２実施形態）
第１実施形態では、ゲート電極７の断面形状をＴ字形状とし、ゲート電極７の上方部７ａのトレンチ側壁に対するオーバラップ量１３を０．３μｍ以上としている場合に、コンタクトホール１８を、トランジスタ領域内におけるトレンチ５の上方の位置に配置する場合を例として説明した。

これに対して、ゲート電極７の断面形状をＴ字形状とし、かつ、上記オーバラップ量１３を０より大きく０．３μｍ未満とすることもできる。この場合においても、コンタクトホール１８を、トランジスタ領域内におけるトレンチ５の上方の位置に配置することで、ゲート電極引き出し領域を省略することができる。

このため、第１実施形態と同様に、トランジスタ領域が同じ大きさで、ゲート電極引き出し領域を有する従来の半導体装置と比較して、半導体装置の縮小化が可能となる。

（第３実施形態）
図１１に、第３実施形態における半導体装置の断面図を示す。図１１は、図３中のゲート電極の形状を変更した図であり、図３と同様の構造部には、図３と同一の符号を付している。

第１、２実施形態では、ゲート電極７の断面形状をＴ字形状とする場合を例として説明したが、図１１に示すように、ゲート電極７の断面形状をＩ字形状とすることもできる。この場合、Ｎ^＋型領域１５は、第１実施形態のときよりも深く、トレンチ５に接するように形成されている。

また、本実施形態においても、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成している。このため、第１実施形態と同様に、トランジスタ領域が同じ大きさで、ゲート電極引き出し領域を有する従来の半導体装置と比較して、半導体装置の縮小化が可能となる。

（他の実施形態）
（１）第１、第２実施形態では、ゲート電極７の上面７ａを平坦にする場合を例として説明したが、ゲート電極７の上面７ａは、ゲートコンタクトが形成できれば、必ずしも平坦でなくても良い。

例えば、層間絶縁膜に、ゲート電極用のコンタクトホール１８と、ソース用のコンタクトホール１７を形成する場合、これらのコンタクトホール１７、１８を、別々に、形成する。これにより、トレンチゲートの上面が平坦でないことにより、層間絶縁膜の膜厚が、ゲート電極上とソース領域上とにおいて、異なっていても、良好にゲート電極用のコンタクトホール１８を形成することができる。

（２）上記した各実施形態では、トレンチゲートを有するＮチャネル型ＭＯＳＦＥＴを例として説明してきたが、導電型をそれぞれ反対導電型としたＰチャネル型ＭＯＳＦＥＴを備える半導体装置に本発明を適用することができる。

また、上記した各実施形態では、チャネルが反転層で構成されるエンハンスメント型のＭＯＳＦＥＴを例として説明したが、デプレッション型のＭＯＳＦＥＴを備える半導体装置に本発明を適用することができる。この場合、例えば、図３に示す構造に対して、チャネルを構成する薄いＮ型層が、ゲート絶縁膜６に隣接し、かつ、Ｎ^＋型領域１５およびＮ型層２と接合するように、半導体基板４の内部に配置された構造となる。

また、上記した各実施形態におけるＮ^＋型層１とＮ型層２とを相互に異なる導電型としたＩＧＢＴ等のトレンチゲートを有するＭＯＳ構造の半導体素子を備える半導体装置においても、本発明を適用することができる。

（３）第１実施形態では、コンタクトホール１８を、トランジスタ領域内におけるトレンチ５の上方の位置に配置する場合に、ゲート電極７の断面形状をＴ字形状とし、ゲート電極７の上方部７ａのトレンチ側壁に対するオーバラップ量１３を０．３μｍ以上としている場合を例として説明した。

これに対して、図１０に示す従来の半導体装置と同様に、ゲート電極引き出し領域にコンタクトホール３３を配置した構造に対して、ゲート電極７の断面形状をＴ字形状とし、ゲート電極７の上方部７ａのトレンチ側壁に対するオーバラップ量１３を０．３μｍ以上とすることもできる。

（４）第１実施形態では、トレンチゲートを有するＭＯＳ構造を備えるパワー素子において、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする場合を例として説明した。

これに対して、基板表層に形成されたトレンチ内に層間絶縁膜を介して上部電極が形成されたトレンチキャパシタ、その他のトレンチ内に絶縁膜を介して導電性材料部が形成された、いわゆるトレンチゲートを有する半導体素子を備える半導体装置においても、導電性材料部を同様の形状とすることができる。

すなわち、導電性材料部を、断面がＴ字となるように、トレンチの内部から半導体基板の表面上に至って形成された形状であって、かつ、導電性材料部のうち、半導体基板の表面上に位置する部分の端部を、トレンチの側壁から０．３μｍ以上離した形状とすることができる。

本発明の第１実施形態における半導体装置の平面図である。 図１中の領域Ａの拡大図である。 図１中のＢ−Ｂ線断面図である。 図３に示す構造の半導体装置の製造工程を説明するための断面図である。 図４に続く半導体装置の製造工程を説明するための断面図である。 図５に続く半導体装置の製造工程を説明するための断面図である。 図６に続く半導体装置の製造工程を説明するための断面図である。 図６（ｃ）に示す工程時におけるトレンチ５の上方コーナ部５ｂに加わる応力の解析結果を示す図である。 従来における半導体装置の平面図である。 図９中の領域Ｃの拡大図である。 本発明の第２実施形態における半導体装置の断面図である。

符号の説明

１…Ｎ^＋型層、２…Ｎ型層、３…Ｐ型層、４…半導体基板、５…トレンチ、
６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、
９…ソース配線、１０…ゲート配線、１８…ゲート配線用コンタクトホール。

Claims (11)

1. 半導体基板（４）に形成されたトレンチ（５）の内壁上から前記半導体基板（４）の表面上に至って、絶縁膜（６）を介して、断面がＴ字形状となるように、形成された導電性材料部（７）と、
   前記導電性材料部（７）の表面上に形成された酸化膜（１２）とを備える半導体装置において、
   前記導電性材料部（７）は、前記半導体基板の表面上に位置する部分（７ａ）の端部（７ｂ）が、前記トレンチ（５）の側壁（５ａ）から０．３μｍ以上離れている形状であることを特徴とする半導体装置。
2. 半導体基板（４）に形成されたトレンチ（５）の内壁上から前記半導体基板（４）の表面上に至って、ゲート絶縁膜（６）を介して、断面がＴ字形状となるように、形成されたゲート電極（７）と、
   前記半導体基板内のうち、前記トレンチ（５）の側壁（５ａ）から離れた位置であって、かつ、前記ゲート電極（７）における前記半導体基板の表面上に位置する部分（７ａ）の下の位置に、前記ゲート絶縁膜（６）に隣接して配置されている第１半導体領域（１５）と、
   前記半導体基板内に、前記ゲート絶縁膜（６）に隣接し、かつ、前記第１半導体領域（１５）と接合して配置されており、チャネルを構成する第２半導体領域（３）と、
   前記半導体基板内に、前記ゲート絶縁膜（６）に隣接し、かつ、前記第２半導体領域（３）と接合して配置されている第３半導体領域（２）とを備える半導体装置であって、
   前記ゲート電極（７）は、前記半導体基板の表面上に位置する部分（７ａ）の端部（７ｃ）が、前記トレンチ（５）の側壁（５ａ）から０．３μｍ以上離れている形状であることを特徴とする半導体装置。
3. 前記半導体基板（４）の表面上および前記ゲート電極（７）の表面上に形成された層間絶縁膜（８）と、
   前記層間絶縁膜（８）の表面上に形成され、前記層間絶縁膜（８）に設けられたコンタクトホール（１８）を介して、前記ゲート電極（７）と電気的に接続されたゲート配線（１０）とを備えており、
   前記コンタクトホール（１８）は、前記半導体基板（４）のうち、前記第１半導体領域（１５）、前記第２半導体領域（３）、前記第３半導体領域（２）および前記ゲート電極（７）によってトランジスタが構成されているトランジスタ領域内における前記トレンチ（５）の上方に、配置されていることを特徴とする請求項２に記載の半導体装置。
4. 前記層間絶縁膜（８）の表面上に、前記第１半導体領域（１５）と電気的に接続された金属配線（９）が形成されており、
   前記金属配線（９）および前記ゲート配線（１０）は、前記トランジスタ領域上では、ともに細長い形状であって、ストライプ状に交互に配置されていることを特徴とする請求項３に記載の半導体装置。
5. 半導体基板（４）に形成されたトレンチ（５）の内部に、ゲート絶縁膜（６）を介して、埋め込まれているゲート電極（７）と、
   前記半導体基板内であって、前記半導体基板（４）の表面側に、前記ゲート絶縁膜（６）に隣接して配置されている第１半導体領域（１５）と、
   前記半導体基板内に、前記ゲート絶縁膜（６）に隣接し、かつ、前記第１半導体領域（１５）と接合して配置されており、チャネルを構成する第２半導体領域（３）と、
   前記半導体基板内に、前記ゲート絶縁膜（６）に隣接し、かつ、前記第２半導体領域（３）と接合して配置されている第３半導体領域（２）と、
   前記半導体基板（４）の表面上および前記ゲート電極（７）の表面上に形成された層間絶縁膜（８）と、
   前記層間絶縁膜（８）の表面上に形成され、前記層間絶縁膜（８）に設けられたコンタクトホール（１８）を介して、前記ゲート電極（７）と電気的に接続されたゲート配線（１０）とを備える半導体装置において、
   前記半導体基板（４）のうち、前記第１半導体領域（１５）、前記第２半導体領域（３）、前記第３半導体領域（２）および前記ゲート電極（７）によって、トランジスタが構成されているトランジスタ領域内に位置する前記トレンチ（５）の上方に、前記コンタクトホール（１８）が配置されていることを特徴とする半導体装置。
6. 前記ゲート電極（７）は、断面がＴ字となるように、前記トレンチ（５）の内部から前記半導体基板（４）の表面上に至って形成された形状であることを特徴とする請求項５に記載の半導体装置。
7. 前記ゲート電極（７）は、上面（７ｃ）が平坦であることを特徴とする請求項３、４または６に記載の半導体装置。
8. 半導体基板（４）に形成されたトレンチ（５）の内壁上から前記半導体基板の表面上に至って、絶縁膜（６）を介して、断面がＴ字形状となるように、導電性材料部（７）を形成する工程を備える半導体装置の製造方法において、
   半導体基板（４）に前記トレンチ（５）を形成する工程と、
   前記トレンチ（５）の内壁上および前記半導体基板（４）の表面の一部に前記絶縁膜（６）を形成する工程と、
   前記絶縁膜（６）の上に、断面がＴ字形状であって、前記半導体基板の表面上に位置する部分（７ａ）の端部（７ｂ）が、前記トレンチ（５）の側壁（５ａ）から０．３μｍ以上離れている形状の導電性材料部（７）を形成する工程と、
   前記導電性材料部（７）の表面を酸化する工程とを備えることを特徴とする半導体装置の製造方法。
9. 前記トレンチ（５）を形成する工程では、半導体基板（４）のトレンチ形成予定領域に対向する位置に開口部（２２）を有するマスク（２１）を、前記半導体基板（４）の表面上に形成した後、前記マスク（２１）を用いたエッチングにより、前記半導体基板（４）に前記トレンチ（５）を形成し、
   前記トレンチ（５）を形成する工程と、前記トレンチ（５）の内壁に前記絶縁膜（６）を形成する工程との間に、前記マスク（２１）の開口端（２２ａ）を、前記半導体基板の表面に対して平行な方向で、前記トレンチ側壁（５ａ）から０．３μｍ以上後退させる工程を有し、
   前記導電性材料部（７）を形成する工程では、前記マスク（２１）の開口部（２２）内に導電性材料を堆積させる工程を行った後、前記マスクを除去する工程を行うことで、前記導電性材料部（７）を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記マスク（２１）の開口部（２２）内に導電性材料を堆積させる工程と、前記マスク（２１）を除去する工程との間に、堆積された導電性材料の上面を平坦化する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 半導体基板（４）に形成されたトレンチ（５）の内部に、ゲート絶縁膜（６）を介して、埋め込まれているゲート電極（７）と、前記半導体基板（４）の表面側に前記ゲート絶縁膜（６）に隣接して配置されている第１半導体領域（１５）と、前記ゲート絶縁膜（６）に隣接し、かつ、前記第１半導体領域（１５）と接合して配置されており、チャネルを構成する第２半導体領域（３）と、前記ゲート絶縁膜（６）に隣接し、かつ、前記第２半導体領域（３）と接合して配置されている第３半導体領域（２）とが形成されている半導体基板（４）を用意する工程と、
    前記半導体基板（４）の表面上および前記ゲート電極（７）の表面上に層間絶縁膜（８）を形成する工程と、
    前記層間絶縁膜（８）に対して、前記半導体基板（４）のうち、前記第１半導体領域（１５）、前記第２半導体領域（３）、前記第３半導体領域（２）および前記ゲート電極（７）によって、トランジスタが構成されているトランジスタ領域内に位置する前記トレンチ（５）の上方に、コンタクトホール（１８）を形成する工程と、
    前記層間絶縁膜（８）の表面上に、前記コンタクトホール（１８）を介して、前記ゲート電極（７）と電気的に接続されたゲート配線（１０）を形成する工程とを備えることを特徴とする半導体装置の製造方法。

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