JP2011054624A

JP2011054624A - 半導体装置及びその製造方法

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Publication number: JP2011054624A
Application number: JP2009199926A
Authority: JP
Inventors: Keiji Mita; 恵司三田; Hiroyuki Sakai; 浩之酒井
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd; Sanyo Semiconductor Manufacturing Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd; On Semiconductor Niigata Co Ltd
Priority date: 2009-08-31
Filing date: 2009-08-31
Publication date: 2011-03-17

Abstract

【課題】従来の半導体装置では、基板裏面側のプラズマ処理により、基板表面側の電極が変色し、ＳｉＮ膜がプラズマ処理されてしまう問題があった。
【解決手段】本発明の半導体装置では、シリコン基板２の裏面側に裏面電極１３を配置し、その裏面電極１３を構成するＡｌ層１４は、シリコン基板２上に直接配置される。そして、Ａｌ層１４は、シリコン基板２とＡｌスパイクを形成することで、シリコン基板２と裏面電極１３との接着性が向上される。この構造により、シリコン基板２へのプラズマ処理が不要となり、シリコン基板２の表面側のパッド電極１２が変色し、ジャケット膜１０がプラズマ処理されることを防止できる。
【選択図】図１

Description

本発明は、裏面電極の接着性を向上させる半導体装置及びその製造方法に関する。

従来の半導体装置の製造方法の一実施例として、図６（Ａ）〜図６（Ｃ）に示す製造方法が知られている。図６（Ａ）〜図６（Ｃ）は、従来の半導体装置の製造方法を説明する断面図である。

先ず、図６（Ａ）に示す如く、Ｎ型のシリコン基板（半導体ウエハ）３１を準備し、シリコン基板３１上面にＮ型のエピタキシャル層３２を形成する。そして、エピタキシャル層３２には、ベース領域としてのＰ型の拡散層３３、エミッタ領域としてのＮ型の拡散層３４等を形成し、ＮＰＮトランジスタを形成する。その後、エピタキシャル層３２上面に絶縁層３５を形成し、絶縁層３５に形成されたコンタクトホールを介してベース電極３６、エミッタ電極３７を形成する。

次に、図６（Ｂ）に示す如く、バックグラインド工程にて、シリコン基板３１をその裏面側から研削し、シリコン基板３１を所望の膜厚とする。そして、例えば、フッ酸と硝酸の混合液から成るエッチャントを用い、シリコン基板３１の裏面側をウエットエッチングする。その後、ＣＦ_４ガスまたはＣＦ_４＋Ｏ_２ガスの雰囲気中にてプラズマ処理を行い、シリコン基板３１の裏面側に凹凸を形成する。

次に、図６（Ｃ）に示す如く、シリコン基板３１の裏面側からＴｉ層、Ｎｉ層、Ａｕ層またはＡｇ層を積層し、裏面電極３８を形成する。尚、裏面電極３８はＮＰＮトランジスタのコレクタ電極として用いられる。最後に、シリコン基板（半導体ウエハ）３１をスクライブラインに沿って切断し、個々の半導体チップが形成される（例えば、特許文献１参照。）。

特開平９−２５１９６５号公報（第２−３頁、第１−２図）

従来の半導体装置の製造方法では、バックグラインド工程にてシリコン基板３１が所望の膜厚となるように研削する。そして、バックグラインド工程でのシリコン基板３１のダメージやシリコン屑等を除去するため、シリコン基板３１の裏面側をウエットエッチングする。この工程により、シリコン基板３１の裏面側ではバックグラインド工程時の凹凸が除去され、鏡面に近い状態となる。そして、この状態のシリコン基板３１の裏面側に裏面電極３８を形成すると、裏面電極３８とシリコン基板３１との接着性が悪く、剥離し易いという問題が発生する。そこで、ウエットエッチング後、シリコン基板３１の裏面側にプラズマ処理を行うことで、シリコン基板３１の裏面側に再び凹凸を形成し、裏面電極３８との接着性を向上させる。尚、バックグラインド工程後、ウエットエッチングを行うことなく裏面電極３８を形成する場合もある。この場合においても、バックグラインド工程時の凹凸は小さく、裏面電極３８が剥離し易いという問題が発生する。

ここで、プラズマ処理は、ＣＦ_４ガス等のフロン系ガスの雰囲気中にて行われる。そして、特に、シリコン基板３１の厚みを薄くする製造方法の場合には、プラズマ処理装置内にシリコン基板（半導体ウエハ）３１を固定する際に、シリコン基板（半導体ウエハ）３１が歪み易く、前述した雰囲気ガスが歪んだ領域からシリコン基板３１の表面側へと回り込んでしまう。その結果、回り込んだ雰囲気ガスにより、シリコン基板３１表面側の電極３６、３７が変色する問題が発生する。更に、絶縁層３５の表面に半導体チップの耐湿性を向上させるＳｉＮ膜を用いる場合には、シリコン基板３１の表面側まで雰囲気ガスが回り込むことで、ＳｉＮ膜がプラズマ処理されてしまう問題が発生する。

また、プラズマ処理に用いられるＣＦ_４ガス等のフロン系ガスは、地球温暖化の原因物質として注目されており、そもそもその使用自体を控えたいという要望がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層の一主面側に形成される絶縁層と、前記絶縁層上に形成され、前記半導体層に形成される半導体素子と電気的に接続する配線層と、前記配線層を被覆し、前記絶縁層上に形成される耐湿層と、前記耐湿層に形成された開口領域から前記配線層の一部が露出し形成される電極と、前記半導体層の他の主面側に形成される裏面電極とを有し、前記裏面電極を構成し、前記半導体層と直接接続するアルミ層は、前記半導体層と反応し、アルミスパイクを形成することを特徴とする。

また、本発明の半導体装置の製造方法は、半導体層に半導体素子を形成し、前記半導体層の一主面上に絶縁層を形成し、前記絶縁層上に前記半導体素子と電気的に接続する配線層を形成する工程と、前記配線層を被覆するように前記絶縁層上に耐湿層を形成し、前記耐湿層に開口領域を形成し、前記開口領域から前記配線層の一部を露出させ電極を形成する工程と、前記半導体層の他の主面側から研削した後、前記半導体層の研削面にプラズマ処理を行うことなく、前記半導体層の他の主面側に裏面電極を構成するアルミ層を形成し、前記半導体層に熱処理を加え、前記半導体層と前記アルミ層とを化学反応させアルミスパイクを形成する工程とを有することを特徴とする。

本発明では、裏面電極を構成するＡｌ層がシリコン基板とＡｌスパイクを形成することで、裏面電極の接着性が向上される。

また、本発明では、裏面電極が多層の金属層から成り、その金属層の相互間の金属反応が抑制されることで、裏面電極の品質劣化が防止される。

また、本発明では、裏面電極のＡｌ層とＣｒ層間にアルミナ層が配置されることで、Ｃｕ層のＣｕがＡｌ層へと拡散することを更に防止できる。

また、本発明では、熱処理によりＡｌスパイクを形成し、シリコン基板と裏面電極との接着性を向上させることで、フロン系ガスを用いたプラズマ処理を省略できる。

また、本発明では、フロン系ガスを用いたプラズマ処理を省略することで、地球温暖化対策が実現される。

また、本発明では、Ａｌスパイクを形成した後、シリコン基板の温度を低下させることで、裏面電極での合金層化を防止できる。

また、本発明では、裏面電極を形成する際の作業温度を低くすることで、裏面電極での合金層化を防止できる。

本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。本発明の実施の形態における半導体装置を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。従来の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。

以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図２は、半導体装置を説明する断面図である。尚、半導体装置１は、デスクリート型の半導体チップの場合でも、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）型の半導体チップの場合でも良い。また、半導体装置１は、ＷＬＰ（ＷａｆｅｒＬｅｖｅｌＰａｃｋａｇｅ）構造の場合でも良い。

図１（Ａ）に示す如く、シリコン基板２の表面側には、絶縁処理用の絶縁層３が形成される。図示していないが、シリコン基板２には拡散領域によりトランジスタ等の半導体素子が形成される。また、絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（ＮｏｎｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。

配線層４が、絶縁層３に形成されたコンタクトホール５を介して前述した半導体素子と電気的に接続する。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、銅を主材料として形成される場合でも良い。

シールリング層６が、半導体装置１の外周領域に形成される。シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、絶縁層３へのクラックや絶縁層の捲き上がりの進行を防止する。尚、図示したように、多層配線層構造の場合には、シーリング層６も多層構造となる。

絶縁層７が、配線層４を被覆するように絶縁層３上に形成される。そして、配線層８が、絶縁層７上面にパターン配置される。配線層８は、絶縁層７に形成されたコンタクトホール９を介して配線層４と電気的に接続する。尚、絶縁層７や配線層８を構成する材料は、それぞれ絶縁層３や配線層４と同様である。

ジャケット層１０が、絶縁層７上に形成される。ジャケット層１０はＳｉＮ膜により形成され、絶縁層３、７内への水分の浸入を防止し、配線層４、８等の腐食を防止する。そして、開口領域１１が、配線層８上のジャケット層１０に形成され、開口領域１１から露出する配線層８の一部がパッド電極１２として用いられる。

裏面電極１３が、シリコン基板２の裏面側に形成される。裏面電極１３は、シリコン基板２の裏面側からＡｌ層１４、Ｃｒ層１５、Ｃｕ層１６及びＡｕ層１７が積層して形成される。そして、前述した金属層１４〜１７は、例えば、蒸着法やスパッタリング法により形成され、Ａｌ層１４は１０００Å程度、Ｃｒ層１５は４００Å程度、Ｃｕ層１６は８０００Å程度、Ａｕ層１７は６００Å程度の膜厚を有する。

次に、図１（Ｂ）では、シリコン基板２と裏面電極１３との接続領域の拡大断面図を示す。シリコン基板２の裏面には、Ａｌ層１４がシリコン基板２と直接接続して形成される。詳細は製造方法の説明にて記載するが、シリコン基板２の裏面上に直接Ａｌ層１４を形成し、３００℃〜５００℃の熱処理を加え、シリコン基板２とＡｌ層１４とを反応させる。この反応により、丸印１８にて示すように、シリコン基板２側にはシリコンがＡｌ層１４に溶解することによりＡｌスパイクが形成される。その結果、シリコン基板２の裏面側は、ウエットエッチング処理により鏡面に近い状態、あるいはバックグラインド時の凹凸が若干残る状態となっているが、Ａｌスパイクの形成によりシリコン基板２とＡｌ層１４との強固な接着性が実現される。更に、このＡｌスパイクの領域は、ＳｉとＡｌとの合金化領域となり、自然酸化膜も存在することなく、良好な電気的接触が実現され、低抵抗化が図られる。

この構造により、シリコン基板２の裏面側にＣＦ_４ガス等のフロン系ガスを用いたプラズマ処理を行うことなく、シリコン基板２とＡｌ層１４との強固な接着性が実現される。そして、フロン系ガスがシリコン基板２の表面側へと回り込むこともなく、パッド電極１２が変色することもなく、また、ジャケット膜１０がプラズマ処理されてしまうこともない。更に、フロン系ガスの使用を控えることで、地球温暖化対策も実現できる。

次に、シリコン基板２の裏面側では、Ａｌ層１４上面にＣｒ層１５、Ｃｕ層１６及びＡｕ層１７が順次積層される。このとき、それぞれの金属層１５〜１７を堆積する際の作業温度を２２０℃以下にて行うことで、それぞれの金属層１４〜１７間相互の金属反応を抑制し、裏面電極１３の多層の金属層構造を維持する。この構造により、裏面電極１３が変色し、その耐湿性、電気的特性が劣化することを防止する。

例えば、Ｃｕ層１６のＣｕが、Ａｕ層１７へと拡散し、Ａｕ層１７内のＡｕとＣｕとが金属反応し合金層となることを防止する。Ｃｕが裏面電極１３の表面に現れることで裏面電極１３表面が酸化し、その耐湿性、電気的特性や接着性が劣化するからである。

また、Ｃｒ層１５はバリア層として用いられ、Ａｌ層１４とＣｕ層１６との間にＣｒ層１５を配置することで、Ａｌ層１４内にＣｕが拡散することを防止する。

次に、図２では、裏面電極１９のその他の構造を示す。尚、図２では、図１（Ａ）及び（Ｂ）に示す構成部材と同一の部材には同一の符番を付し、重複した説明を省略する。

図示したように、シリコン基板２の裏面には、例えば、５００Å程度のＡｌ層２０がシリコン基板２と直接接続して形成される。そして、ベーク炉にて３００℃〜５００℃の熱処理を１時間程度加え、シリコン基板２とＡｌ層２０とを反応させる。この反応により、丸印２１にて示すように、シリコン基板２側には、シリコンがＡｌ層１４に溶解することによりＡｌスパイクが形成される。その後、Ａｌ層２０上にＡｌ層２２（５００Å程度）、Ｃｒ層１５、Ｃｕ層１６及びＡｕ層１７が、順次積層して形成され、裏面電極１９が形成される。

図２に示す裏面電極１９では、Ａｌ層２０を形成した後にベーク炉にて熱処理を行うことで、点線２３で示すようにＡｌ層２０、２２間に薄いアルミナ層が形成される。しかしながら、Ａｌ層２０、２２は同一材料であり、その間にアルミナ層が介在しても両者の接着性を大幅に悪化させることもない。

尚、裏面電極１９においても、裏面電極１３と同様に、前述したシリコン基板２とＡｌ層２０との接着性向上や両者の良好な電気的接触、地球温暖化対策等の効果を得ることができる。

次に、本発明の実施の形態である半導体装置の製造方法について、図３〜図５を参照し説明する。図３〜図５は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１（Ａ）に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。

先ず、図３に示す如く、シリコン基板（ウエハ）２を準備する。そして、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）に拡散領域を形成し、半導体素子を形成する。その後、シリコン基板２の表面側に絶縁層３を形成する。尚、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。

次に、シリコン基板２上に、例えば、蒸着法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４及びシールリング層６を形成する。次に、絶縁層３上に絶縁層７を形成する。配線層４の形成工程と同様に、絶縁層７上に配線層８を形成する。尚、絶縁層７と配線層８は、それぞれ絶縁層３と配線層４と同一材料から成る。

次に、絶縁層７上面にジャケット層１０を形成する。ジャケット層１０としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、ジャケット層１０をパターニングし、配線層８上に開口領域１１を形成する。そして、開口領域１１から露出する配線層８の一部がパッド電極１２として用いられる。

次に、図４に示す如く、バックグラインド工程にてシリコン基板（半導体ウエハ）２を薄膜化する。具体的には、バックグラインド装置（図示せず）のテーブル上へ設置されたシリコン基板２の裏面側に処理水を供給しながら、バックグラインド用砥石（図示せず）を回転させ、シリコン基板を研削する。そして、シリコン基板２の厚みは、例えば、４５０μｍ程度から１５０〜２００μｍ程度となる。その後、例えば、フッ酸と硝酸の混合液から成るエッチャントを用い、シリコン基板２の裏面側をウエットエッチングし、バックグラインド工程時のダメージを除去する。そして、このウエットエッチングにより、シリコン基板２の裏面側は鏡面に近い状態、あるいはバックグラインド時の凹凸が若干残る状態となる。

次に、ウエットエッチング処理が成されたシリコン基板２の裏面側にプラズマ処理を行うことなく、シリコン基板２を蒸着装置（真空薄膜形成装置）内に配置する。蒸着装置内にて、シリコン基板２が３００℃〜５００℃まで加熱されるように熱処理を行い、シリコン基板２の裏面側にＡｌ層１４を形成する。そして、Ａｌ層１４の堆積中あるいは堆積後に作業領域内の加熱を停止し、シリコン基板２を蒸着装置内に放置することで、シリコン基板２とＡｌ層１４とを反応させる。この反応により、図１（Ｂ）の丸印１８にて示すように、シリコン基板２側にはＡｌスパイクが形成される。

次に、図５に示す如く、蒸着装置内にてシリコン基板２の温度が２００℃以下になるまで冷却した後、シリコン基板２のＡｌ層１４上面にＣｒ層１５、Ｃｕ層１６及びＡｕ層１７を順次堆積し、裏面電極１３を形成する。このとき、堆積作業時の温度を２２０℃以下にて、前述した金属層１５〜１７を堆積することで、金属層１４〜１７間相互の合金化を防止できる。

最後に、シリコン基板（半導体ウエハ）２のスクライブ領域を切断し、個片化し、半導体装置１が完成する。

尚、本実施の形態では、シリコン基板（半導体ウエハ）をバックグラインド工程にて研削し薄くする場合について説明したが、この場合に限定するものではない。例えば、シリコン基板（半導体ウエハ）を準備された状態の膜厚にて使用し、その裏面側に裏面電極を形成する場合にも、前述した本願発明のＡｌスパイク構造を用いることで、同様な効果を得ることができる。

また、本実施の形態では、蒸着装置内にてシリコン基板（半導体ウエハ）２を加熱し、Ａｌスパイクを形成する場合について説明したが、この場合に限定するものではない。例えば、シリコン基板（半導体ウエハ）２の裏面側にＡｌ層１４を形成した後、蒸着装置からシリコン基板２を取り出し、シリコン基板２をベーク炉内に配置する。そして、ベーク炉にてシリコン基板２に３００℃〜５００℃の熱処理を１時間程度加え、Ａｌスパイクを形成する場合でも良い。

また、本実施の形態では、バックグラインド工程後にその研削面に対しウエットエッチングを行う場合について説明したが、この場合に限定するものではない。例えば、バックグラインド工程後にその研削面に対して直接Ａｌ層１４を形成する場合でも良い。この場合には、Ａｌスパイク及びバックグラインド時の凹凸によりＡｌ層１４とシリコン基板２との接着性が向上される。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

１半導体装置
２シリコン基板
１０ジャケット膜
１３裏面電極
１４Ａｌ層
１５Ｃｒ層
１６Ｃｕ層
１７Ａｕ層

Claims

半導体層の一主面側に形成される絶縁層と、
前記絶縁層上に形成され、前記半導体層に形成される半導体素子と電気的に接続する配線層と、
前記配線層を被覆し、前記絶縁層上に形成される耐湿層と、
前記耐湿層に形成された開口領域から前記配線層の一部が露出し形成される電極と、
前記半導体層の他の主面側に形成される裏面電極とを有し、
前記裏面電極を構成し、前記半導体層と直接接続するアルミ層は、前記半導体層と反応し、アルミスパイクを形成することを特徴とする半導体装置。
前記裏面電極は、前記アルミ層上にクロム層、銅層及び金層が積層した多層構造であることを特徴とする請求項１に記載の半導体装置。
前記半導体層の他の主面は、ウエットエッチング処理された面であることを特徴とする請求項１または請求項２に記載の半導体装置。
半導体層に半導体素子を形成し、前記半導体層の一主面上に絶縁層を形成し、前記絶縁層上に前記半導体素子と電気的に接続する配線層を形成する工程と、
前記配線層を被覆するように前記絶縁層上に耐湿層を形成し、前記耐湿層に開口領域を形成し、前記開口領域から前記配線層の一部を露出させ電極を形成する工程と、
前記半導体層の他の主面側から研削した後、前記半導体層の研削面にプラズマ処理を行うことなく、前記半導体層の他の主面側に裏面電極を構成するアルミ層を形成し、前記半導体層に熱処理を加え、前記半導体層と前記アルミ層とを反応させアルミスパイクを形成する工程とを有することを特徴とする半導体装置の製造方法。
前記アルミスパイクを形成する工程では、真空薄膜形成装置内にて３００℃〜５００℃の前記熱処理を加えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記アルミスパイクを形成する工程では、ベーク炉にて３００℃〜５００℃の前記熱処理を加えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記アルミ層上にクロム層、銅層及び金層を積層し前記裏面電極を形成する工程は、前記熱処理により上昇した前記半導体層の温度が、前記アルミ層、前記クロム層、前記銅層及び前記金層が相互に金属反応しない温度まで低下した後に行われることを特徴とする請求項４から請求項６のいずれか１項に記載の半導体装置の製造方法。
前記アルミ層上にクロム層、銅層及び金層を積層し前記裏面電極を形成する工程は、２２０℃以下の作業温度にて行われることを特徴とする請求項７に記載の半導体装置の製造方法。