JP2004303755A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことのできる技術を提供する。
【解決手段】ｐ型の導電型を有する半導体基板１上に所定の膜厚および所定の不純物濃度でｐ型の導電型を有するエピタキシャル層２を形成し、エピタキシャル層２上に表面保護膜５を形成した後、表面保護膜５にエピタキシャル層２に達する開口部６を形成する。次いで、開口部６の底部にてエピタキシャル層２の表面にｐ型の導電型を有する不純物の導入によってｐ型半導体層７を形成した後、Ｗ膜からなり開口部６の底部でｐ型半導体層７と接触する金属膜８とＡｌ膜からなる金属膜９を用いて金属電極１０を形成する。
【選択図】 図１０
【解決手段】ｐ型の導電型を有する半導体基板１上に所定の膜厚および所定の不純物濃度でｐ型の導電型を有するエピタキシャル層２を形成し、エピタキシャル層２上に表面保護膜５を形成した後、表面保護膜５にエピタキシャル層２に達する開口部６を形成する。次いで、開口部６の底部にてエピタキシャル層２の表面にｐ型の導電型を有する不純物の導入によってｐ型半導体層７を形成した後、Ｗ膜からなり開口部６の底部でｐ型半導体層７と接触する金属膜８とＡｌ膜からなる金属膜９を用いて金属電極１０を形成する。
【選択図】 図１０
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、ダイオード素子を有する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ショットキバリアダイオードは、たとえば携帯電話などの通信機器、ＥＴＣ（Ｅｌｅｃｔｒｏｎｉｃ Ｔｏｌｌ Ｃｏｌｌｅｃｔｉｏｎ）車載器およびＢｌｕｅｔｏｏｔｈなどにおいて検波用として用いられている。また、ＥＴＣ車載器は、ＥＴＣゲートから発信される情報信号（５．８ＧＨｚの搬送波で変調された信号）を受信してＥＴＣゲートへ車の情報信号を返信するパッシブ方式と、ＥＴＣゲートに車載器から情報信号を発信してＥＴＣゲートからの情報信号を受信するアクティブ方式との２仕様が主となっている。
【０００３】
上記パッシブ方式のＥＴＣ車載器においては、ＥＴＣゲートから発信される情報信号の受信回路に検波用としてショットキバリアダイオードが使用されている。この場合、検波用ショットキバリアダイオードは０Ｖバイアス状態での検波動作を行う必要がある。また、この検波用ショットキバリアダイオードが動作する周波数帯は５．８ＧＨｚの高周波数帯であり、低入力（−４０ｄＢｍ程度）時において１ｍＶ程度の検波出力の確保が求められる。そのため、検波用ショットキバリアダイオードには、低容量および高順方向電流の２点が求められる。
【０００４】
ショットキバリアダイオードの製造技術としては、たとえばｎ型Ｓｉ（シリコン）基板上に低濃度のｎ型エピタキシャル層を形成し、そのｎ型エピタキシャル層の表面に環状のｐ型ガードリング層を形成し、ｎ型エピタキシャル層内部においてｐ型ガードリング層の内側にｎ型高濃度層を形成することにより、逆方向電流を増加させず、また耐圧を低下させることなく順方向電圧を小さくすることのできる技術がある（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−６４８４５号公報（第３−４頁、第１図）
【０００６】
【発明が解決しようとする課題】
本発明者らは、ショットキバリアダイオードを低容量化および高順方向電流化することのできる技術について検討しており、その中で以下のような課題が存在することを見出した。
【０００７】
たとえば、ｎ型Ｓｉ基板上に形成されたショットキバリアダイオードにおいては、ｎ型Ｓｉ基板上に形成されたｎ型エピタキシャル層の厚さおよび不純物濃度を固定とすると、ショットキバリアダイオードの容量は、ｎ型エピタキシャル層とショットキ接合する金属電極の接合面積に比例し、順方向電流もその接合面積に比例する。そのため、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが困難になっている。
【０００８】
ショットキバリアダイオードは、Ｓｉと金属電極との仕事関数の差によって整流特性を得ており、その仕事関数差、エピタキシャル層とショットキ接合する金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを調節することによって、ある程度はショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが可能となる。しかしながら、容量値を固定する場合には、金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを固定することになり、それに伴って順方向電流値も固定となってしまう。
【０００９】
ここで、ショットキバリアダイオードの順方向電流値特性を調整できる項目は、仕事関数差となる。仕事関数差は金属電極の材料（たとえばＴｉ（チタン）、Ｍｏ（モリブデン）またはＷ（タングステン）など）によって決定される。たとえばｐ型のＳｉ基板上を用い、０Ｖバイアス状態での検波動作を行う検波用ショットキバリアダイオードを形成する場合、その検波用ショットキバリアダイオードの特性を得るためには、ｐ型のＳｉ基板に対して十分に仕事関数の低い金属を金属電極の材料として用いる必要がある。そのため、金属電極の材料としては、Ｔｉ、ＭｏおよびＷなどに比べて仕事関数が小さく、Ｓｉとの仕事関数差が大きい金属を用いる手段が考えられる。このような金属としては、たとえばＡｌ（アルミニウム）およびＰｄ（パラジウム）がある。
【００１０】
しかしながら、上記金属電極としてＡｌを用いた場合には、Ａｌ原子がＳｉ原子より小さいことから、金属電極となるＡｌ膜とＳｉ基板との間でシリサイド層を形成しようとするとＡｌ原子がＳｉ原子間に入り込んでしまい、均一なシリサイド層の形成が困難になる。このシリサイド層の形成により、金属電極とＳｉ基板との仕事関数差が生み出され、ショットキバリアダイオードの順方向電流値特性が決定されることから、シリサイド層が均一に形成できないことによって所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題がある。また、Ａｌ膜とＳｉ基板との反応速度が早いことからＡｌがＳｉ基板方向にスパイクしてしまい、所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題もある。
【００１１】
一方、Ｐｄは、たとえばスパッタリング法で成膜した後に縮む方向の応力が大きく、酸化シリコン膜との反応が少ない金属である。このようなＰｄを上記金属電極の材料として用いた場合には、金属電極とＳｉ基板との接合部に接している酸化シリコン膜の端部に大きな応力が働く。そのため、その酸化シリコン膜の端部にクラックが発生し、逆方向電流が増大してしまう。つまり、ショットキバリアダイオードの高順方向電流化を達成できなくなってしまう問題がある。
【００１２】
本発明の目的は、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、以下の工程を含む。
（ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程と、
（ｄ）前記開口部から第１導電型の不純物を前記エピタキシャル層に導入し、前記開口部の底部にて前記エピタキシャル層の表面に第１導電型の第１半導体層を形成する工程と、
（ｅ）前記第１半導体層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程。
【００１６】
また、本発明は、以下の（ａ）〜（ｅ）を含む。
（ａ）第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
（ｂ）前記エピタキシャル層上に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、
（ｄ）前記開口部の底部にて前記エピタキシャル層の表面に形成された第１導電型の第１半導体層と、
（ｅ）前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１半導体層と接触する金属電極。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
また、以下の実施の形態においては、平面図であっても部材の構成をわかりやすくするためにハッチングを付す場合がある。
【００１９】
（実施の形態１）
本実施の形態１の半導体装置であるショットキバリアダイオードの製造工程について図１〜図１４を用いて説明する。
【００２０】
まず、図１に示すように、ｐ型（第１導電型）の導電型を有する不純物（たとえばＢ（ホウ素））が高濃度（１×１０２０個／ｃｍ３程度）にドーピングされた厚さ数百μｍのｐ＋型シリコンからなる半導体基板１を用意する。続いて、気相成長法を用いて半導体基板１上にｐ型の導電型を有するエピタキシャル層２を形成する。このエピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および後述するカソード電極とエピタキシャル層２との接触面積を所定の値に固定することにより、本実施の形態１のショットキバリアダイオードの容量値を固定することができる。また、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度およびカソード電極とエピタキシャル層２との接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードの容量値を低化させることができる。ここで、本実施の形態においては、エピタキシャル層２の膜厚は２〜３μｍ程度とし、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度は１×１０１７個／ｃｍ３程度とすることを例示できる。
【００２１】
次に、熱酸化法を用いてエピタキシャル層２の表面に膜厚１００ｎｍ程度の酸化シリコン膜３を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてその酸化シリコン膜３上に膜厚２４００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜４を堆積することにより、酸化シリコン膜３およびＰＳＧ膜４からなる表面保護膜（第１絶縁膜）５を形成する。
【００２２】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜５をエッチングし、エピタキシャル層２に達する開口部６を形成する。この開口部６の底面積が後述するカソード電極とエピタキシャル層との接触面積となるものであり、前述したように、この接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードを低容量化することが可能となる。また、開口部６の底面積は所定の値で固定するものであり、直径５〜１５μｍ程度の平面円形とすることを例示できる。
【００２３】
次に、図３に示すように、開口部６の内部を含む表面保護膜５上の全面に、たとえば膜厚３０ｎｍ程度の酸化シリコン膜７Ａを堆積する。次いで、図４に示すように、表面保護膜５をマスクとしてエピタキシャル層２にｐ型の導電型を有する不純物、たとえばＢＦ２（二フッ化ホウ素）またはＢ（ホウ素）を導入することにより、エピタキシャル層２の表面にｐ型半導体層（第１半導体層）７を形成する。この時、導入する不純物の量が多すぎる（たとえば１×１０１５個／ｃｍ２程度）と、後の工程において開口部６内に形成される表面電極とエピタキシャル層２（ｐ型半導体層７）とがショットキー接触ではなくオーミック接合になってしまう不具合が懸念される。そこで、本実施の形態１では、ショットキー接触とするために不純物の導入量は、１×１０１１個／ｃｍ２〜１×１０１４個／ｃｍ２程度とすることを例示できる。
【００２４】
ｐ型半導体層７の形成後、図５および図６に示すように、酸化シリコン膜７Ａを除去する。なお、図６は、図５中のＡ−Ａ線に沿った断面図である。本実施の形態１においては、図５に示すように、平面において表面保護膜５とｐ型半導体層７とが重なる領域（第１領域）ＯＬＡが形成される。
【００２５】
次に、図７に示すように、開口部６内を含む表面保護膜５上に金属膜（第１金属膜）８を形成する。この金属膜８としては、たとえばＣＶＤ法によって堆積した膜厚２００ｎｍ程度のＷ（タングステン）膜を例示することができる。この時、金属膜８とｐ型半導体層７との界面では、金属膜８の堆積時の熱によって金属膜８を形成する金属とエピタキシャル層２を形成するシリコンとが反応し、シリサイド層（図示は省略）が形成される。このシリサイド層が形成されることにより、金属膜８とエピタキシャル層２（ｐ型半導体層７）とのショットキー接合を実現できる。
【００２６】
次に、図８および図９に示すように、フォトレジスト膜をマスクとしたエッチングによりその金属膜８をパターニングした後、金属膜８上を含む表面保護膜５上に金属膜９を形成する。この金属膜９としては、たとえばスパッタリング法によって堆積した膜厚２００ｎｍ程度のＡｌ（アルミニウム）膜を例示することができる。次いで、フォトレジスト膜をマスクとしたエッチングによりその金属膜９をパターニングすることによって、開口部６の底部にてエピタキシャル層２（ｐ型半導体層７）と接触する金属電極（カソード電極）１０を形成する。
【００２７】
上記金属膜９を形成するＡｌ原子は、エピタキシャル層２を形成するＳｉ原子よりも小さい。そのため、金属膜９のみで金属電極１０を形成した場合には、Ａｌ原子がエピタキシャル層２（金属電極１０とｐ型半導体層７との接触面）に拡散し、所望の特性のショットキバリアダイオードが形成できなくなってしまう不具合が懸念される。一方、前述したように、上記金属膜８としてＷ膜を用いることにより、金属膜９を形成するＡｌ原子がエピタキシャル層２へ拡散してしまうことを防ぐバリアメタル膜として金属膜８を機能させることが可能となる。
【００２８】
次に、図１０に示すように、半導体基板１上に窒化シリコン膜および酸化シリコン膜を順次堆積することによって表面最終保護膜１１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面最終保護膜１１をエッチングすることにより、金属電極１０に達する開口部１２を形成する。
【００２９】
次に、たとえば半導体基板１の裏面をグラインディングによって研削し、後述するパッケージ形態に合わせて半導体基板１を薄くする。続いて、半導体基板１の裏面をウェットエッチングした後、半導体基板１を洗浄する。次いで、たとえばスパッタリング法を用いて半導体基板１の裏面にＡｇ（銀）膜を堆積することによって裏面電極（アノード電極）１３を形成する。なお、本実施の形態においては、裏面電極１３がＡｇ膜である場合を例示するが、Ａｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜であっても良い。ここまでの工程により、本実施の形態１のショットキバリアダイオード１４を形成することができる。
【００３０】
次に、半導体基板１をダイシングによって切断し、ショットキバリアダイオード１４を単位素子に分割した後、個々のショットキバリアダイオード１４を樹脂により封止しパッケージングする。このパッケージングにおいては、図１１および図１２に示すように、リード１５にショットキバリアダイオード１４の裏面電極１３（図１１中での図示は省略）を接続する。続いて、金属電極１０（図１１中での図示は省略）をボンディングワイヤ１６を介してリード１７と電気的に接続する。次いで、リード１５の内端部、リード１７の内端部、ショットキバリアダイオード１４およびボンディングワイヤ１６を封止用樹脂１８により封止することにより、リード１５の外端部およびリード１７の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止用樹脂１８の外周部には、カラーバンド等の極性識別マーク１９が形成される。
【００３１】
上記のショットキバリアダイオードのパッケージは、たとえば図１３および図１４に示すように、はんだ２０を用いてリード１５、１７をそれぞれ実装基板２１上に形成された所定の電極（図示は省略）に電気的に接続することで実装することができる。なお、図１４は、図１３中のＢ−Ｂ線に沿った断面図である。
【００３２】
図１５は、本実施の形態１のショットキバリアダイオードの順方向電圧に対する順方向電流特性ＩＦ１と、ｐ型半導体層７（たとえば図９参照）を設けていないショットキバリアダイオードにおける順方向電圧に対する順方向電流特性ＩＦ２とを示したものである。なお、図１５は、本発明者らが実験により得た結果を示すものである。
【００３３】
上記したように、本実施の形態のショットキバリアダイオードにおいては、開口部６の底部にてエピタキシャル層２と金属電極１０とがｐ型半導体層７を介して接合（ショットキ接合）している。このようなｐ型半導体層７を形成することによって、エピタキシャル層２の表面における不純物濃度を上げ、金属電極１０とエピタキシャル層２との間の仕事関数差を大きくすることができる。それにより、図１１に示すように、本実施の形態１のショットキバリアダイオードは、同一の順方向電圧の場合において、ｐ型半導体層７を形成していないショットキバリアダイオードより大きな順方向電流を得ることができる。
【００３４】
図１６は、パッシブ方式のＥＴＣ車載器が有する受信回路中に含まれる検波回路の一例の概略を示した回路図である。この検波回路は、アンテナＡＮＴ、アンテナＡＮＴからの受信波とアンテナＡＮＴへの送信波を分離するアンテナ分波器ＤＵＰ、出力電力を検出し、参照電圧と比較して負帰還をかけて出力電力を一定の電力にする自動電力制御回路ＨＰＡ、送信電力増幅器ＨＰＡ、ショットキバリダイオードＤ１およびインダクタＬ１などから形成されている。このショットキバリアダイオードＤ１が動作する周波数帯は、たとえば５．８ＧＨｚの高周波数帯である。また、図１２は、この検波回路におけるショットキバリアダイオードＤ１として、本実施の形態１のショットキバリアダイオードを用いた場合とｐ型半導体層７を設けていないショットキバリアダイオードを用いた場合とについて、それぞれの前記受信回路への入力電圧に対する検波出力特性ＶＤ１、ＶＤ２を示したものである。なお、図１２は、本発明者らが実験により得た結果を示すものである。
【００３５】
図１を用いて前述したように、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および表面電極１０とエピタキシャル層２（ｐ型半導体層７）との接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードの容量値を低下させることができるので、本実施の形態１のショットキバリアダイオードにおいては、高順方向電流化および低容量化を同時に実現することが可能となる。その結果、図１７に示すように、検波用として本実施の形態１のショットキバリアダイオードを含む前記受信回路においては、ｐ型半導体層７を形成していないショットキバリアダイオードを用いた受信回路より検波出力を向上することができる。特に、パッシブ方式のＥＴＣ車載器においては、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が求められるが、図１７に示したように、検波用として本実施の形態１のショットキバリアダイオードを用いた受信回路を形成した場合には、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が得られていることから、この条件を満たすことが可能となる。
【００３６】
また、本実施の形態１のショットキバリアダイオードは、上記パッシブ方式のＥＴＣ車載器のみならず、３ＧＨｚ〜１０ＧＨｚ程度の高周波数帯で動作する、たとえば携帯電話などの通信機器Ｂｌｕｅｔｏｏｔｈなどにおける検波回路にて用いることにより、パッシブ方式のＥＴＣ車載器における検波回路にて用いた場合と同様の効果を得ることができる。
【００３７】
（実施の形態２）
次に、本実施の形態２の半導体装置であるショットキバリアダイオードの製造工程について図１８〜図２３を用いて説明する。
【００３８】
本実施の形態２のショットキバリアダイオードの製造工程は、前記実施の形態１にて図５および図６を用いて説明した工程までは同様である。その後、図１８に示すように、開口部６の内部を含む表面保護膜５上の全面に、たとえばスパッタリング法にて膜厚２０ｎｍ〜３０ｎｍ程度のＰｄ（パラジウム）膜８Ａを堆積する。このＰｄ膜８Ａのスパッタリング法による堆積は、たとえば２００℃程度の高温雰囲気中にて行う。Ｐｄ膜８Ａの堆積中においては、その高温雰囲気の熱によって開口部６の底部にて堆積中のＰｄ膜８Ａとエピタキシャル層２を形成するシリコンとが反応することから、図１９に示すように、エピタキシャル層２の表面にＰｄシリサイド層（第１化合物層）８Ｂが形成される。その後、Ｐｄ膜８Ａを選択的にエッチングすることにより、開口部６の内部を含む表面保護膜５上からＰｄ膜８Ａを除去し、開口部６の底部にＰｄシリサイド層８Ｂを残す。
【００３９】
ここで、Ｐｄは、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属である。このようなＰｄを用いて上記Ｐｄシリサイド層８Ｂを形成することにより、本実施の形態２のショットキバリアダイオードの高順方向電流化を実現することができる。
【００４０】
次に、図２０に示すように、前記実施の形態１において図７を用いて説明した工程と同様の工程により、金属膜８を堆積およびパターニングする。続いて、図２１および図２２に示すように、前記実施の形態１において図８および図９を用いて説明した工程と同様の工程により、金属膜９を堆積およびパターニングすることによって、金属電極１０を形成する。なお、図２２は、図２１中のＡ−Ａ線に沿った断面図である。
【００４１】
ところで、金属電極１０を形成するのに十分な膜厚で上記Ｐｄ膜８Ａ（図１８参照）を堆積し、Ｐｄシリサイド層８Ｂの形成後に除去することなくＰｄ膜８ＡのパターニングによってＰｄ膜８Ａのみから金属電極１０を形成した場合には、Ｐｄ膜８Ａの縮む方向での応力が大きく、Ｐｄ膜８Ａと酸化シリコン膜３との反応が少ないことから、開口部６内にて酸化シリコン膜３の端部に大きな応力が働く。それにより、その酸化シリコン膜３の端部にクラックが発生し、ショットキバリアダイオードにおいては逆方向電流が増大してしまうことが懸念される。そこで、上記したように、Ｐｄシリサイド層８Ｂの形成後にＰｄ膜８Ａを除去し、Ｗ膜からなる金属膜８とＡｌ膜からなる金属膜９とから金属電極１０を形成することにより、開口部６内にて酸化シリコン膜３の端部にクラックが発生してしまう不具合を防ぐことができる。すなわち、本実施の形態２のショットキバリアダイオードにおいては、逆方向電流が増大してしまうことを防ぐことができるので、順方向電流特性が不安定になってしまう不具合を防ぐことが可能となる。
【００４２】
次に、図２３に示すように、前記実施の形態１において図１０を用いて説明した工程と同様の工程を経ることにより、本実施の形態２のショットキバリアダイオード１４Ａを形成することができる。このような本実施の形態２のショットキバリアダイオード１４Ａは、前記実施の形態１にて図１３および図１４を用いて説明した手段と同様の手段によりパッケージングすることができる。また、パッケージング後においては、前記実施の形態１にて図１５を用いて説明した手段と同様の手段により実装基板へ実装することができる。
【００４３】
上記の本実施の形態２のショットキバリアダイオード１４Ａによれば、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属であるＰｄを用いて形成されたＰｄシリサイド層８Ｂおよび前記実施の形態１にて説明したｐ型半導体層７を介して金属電極１０とエピタキシャル層２とが接合（ショットキ接合）している。前記実施の形態１において説明したように、ｐ型半導体層７形成する際の不純物の導入量が多すぎると、表面電極１０とエピタキシャル層２（ｐ型半導体層７）とがショットキー接触ではなくオーミック接合になってしまう不具合が懸念される。そのため、その不純物の導入量には限界が生じてしまうことになる。そこで、本実施の形態２のように、ｐ型半導体層７に加えてＰｄシリサイド層８Ｂを形成することにより、ｐ型半導体層７のみを形成した場合に比べて、表面電極１０とエピタキシャル層２との間でより大きな仕事関数差を得ることが可能となる。すなわち、本実施の形態２によれば、前記実施の形態１に比べて、表面電極１０とエピタキシャル層２との間における仕事関数差の調整をしやすくすることが可能となる。
【００４４】
上記のような本実施の形態２のショットキバリアダイオード１４Ａにおいても、前記実施の形態１のショットキバリアダイオード１４（図１０参照）と同様の効果を得ることができる。
【００４５】
（実施の形態３）
次に、本実施の形態３のショットキバリアダイオードについて図２４〜図２６を用いて説明する。なお、図２５は、図２４中のＡ−Ａ線に沿った断面図である。
【００４６】
図２４および図２５に示すように、本実施の形態３のショットキバリアダイオードは、前記実施の形態１で説明したショットキバリアダイオードをフェイスダウンボンディングによる実装基板への実装を可能としたものである。
【００４７】
前記実施の形態１で説明した半導体基板１（図１および図２参照）およびエピタキシャル層２（図１および図２参照）と同様の半導体基板１およびエピタキシャル層２上では酸化シリコン膜３Ａ、３ＢおよびＰＳＧ膜４がパターニングされて表面保護膜（第１絶縁膜）５を形成している。また、このような酸化シリコン膜３Ａ、３ＢおよびＰＳＧ膜４のパターニングによって、表面保護膜５には開口部６、６Ａが形成されている。開口部６の底面積は、後述するカソード電極とエピタキシャル層との接触面積となるものであり、この接触面積を適当な値に設定することにより、本実施の形態３のショットキバリアダイオードを低容量化することが可能となる。また、開口部６の底面積は所定の値で固定するものである。一方、開口部６Ａの底面積は、後述するアノード電極とエピタキシャル層との接触面積となるものであり、カソード電極とエピタキシャル層との接触面積より大きくなるように形成されている。それにより、限られたチップサイズの範囲内で可能な限りショットキバリアダイオードの高周波抵抗を小さくできるので、本実施の形態３のショットキバリアダイオードの高周波特性を向上することが可能となる。
【００４８】
開口部６の底部において、エピタキシャル層２の表面には前記実施の形態１にて説明したｐ型半導体層７（図５および図６参照）と同様のｐ型半導体層（第１半導体層）７が形成されている。本実施の形態３においても、平面において表面保護膜５とｐ型半導体層７とが重なる領域（第１領域）ＯＬＡが形成されている。
【００４９】
開口部６内では、前記実施の形態１で説明した金属膜（第１金属膜）８（図７参照）と同様の金属膜がパターニングされることによって、エピタキシャル層２（ｐ型半導体層７）と接触する金属電極（カソード電極）１０Ａが形成されている。また、開口部６Ａ内では、たとえばシリコンを含むＡｌ膜がパターニングされることによって、エピタキシャル層２と接触する金属電極（アノード電極）１０Ｂが形成されている。
【００５０】
上記のような金属電極１０Ａ、１０Ｂ上には、前記実施の形態１で説明した表面最終保護膜１１（図１０参照）と同様の表面最終保護膜１１が形成されている。この表面最終保護膜１１には、金属電極１０Ａに達する開口部１２Ａおよび金属電極１０Ｂに達する開口部１２Ｂが形成されている。このような開口部１２Ａ、１２Ｂ内においては、たとえば下層から膜厚３００ｎｍ程度のＴｉ膜および膜厚１５０ｎｍ程度のＮｉ（ニッケル）膜の積層によりバンプ電極用下地膜ＵＢＭ１、ＵＢＭ２がそれぞれ形成されている。このようなバンプ電極用下地膜ＵＢＭ上には、たとえば下層から膜厚２０μｍ程度のＮｉ膜および膜厚２μｍ程度のＡｕ膜の積層によりバンプ電極ＢＭＰ１、ＢＭＰ２がそれぞれ形成されている。
【００５１】
上記のようなバンプ電極ＢＭＰ１、ＢＭＰ２が形成された状況下で、半導体基板１上にはバンプ電極ＢＭＰ１、ＢＭＰ２が埋まりきらないような膜厚のポリイミド樹脂膜ＰＩが塗布されている。また、バンプ電極ＢＭＰ１、ＢＭＰ２の上面においては、そのポリイミド樹脂膜ＰＩは除去されている。
【００５２】
上記のような本実施の形態３のショットキバリアダイオードは、図２６に示すように、バンプ電極ＢＭＰ１、ＢＭＰ２をそれぞれ実装基板２１上に形成された所定の電極（図示は省略）に電気的に接続（フェイスダウンボンディング）することで実装することができる。
【００５３】
上記の本実施の形態３のショットキバリアダイオードは、前記実施の形態１にて用いたリード１５、１７およびボンディングワイヤ１６（図１１参照）は用いていない。また、実装基板２１へ実装する際にも、フェイスダウンボンディングにより直接実装するので、たとえばレジンなどでの封止は行わない。さらに、顧客の要求する仕様に合わせて半導体基板１の厚さを任意に薄くすることができる。そのため、本実施の形態３のショットキバリアダイオードは、前記実施の形態１のショットキバリアダイオードに比べて高さ方向（半導体基板１の厚さ方向）および平面方向にて小型化することができる。
【００５４】
また、図２７に示すように、本実施の形態３においても、開口部６の底部にて、金属電極（カソード電極）１０Ａとエピタキシャル層２（ｐ型半導体層７）との界面にＰｄシリサイド層（第１化合物層）８Ｂを形成してもよい。それにより、本実施の形態３においても、ショットキバリアダイオードの高順方向電流化を実現することができる。
【００５５】
上記のような本実施の形態３のショットキバリアダイオードによっても、前記実施の形態１のショットキバリアダイオードおよび前記実施の形態２のショットキバリアダイオードと同様の効果を得ることができる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５７】
たとえば、前記実施の形態においては、ｐ型のエピタキシャル層と接合する金属電極をＷ膜とＡｌ膜とから形成する場合について示したが、Ｗ膜の代わりにＡｌ原子の半導体基板（エピタキシャル層）への拡散を防止できる金属膜、たとえばＴｉ膜を用いてもよい。
【００５８】
また、前記実施の形態においては、エピタキシャル層と接触する表面電極をＷ膜とＡｌ膜との積層膜から形成する場合について示したが、Ｗ、Ｔｉ、Ｍｏ、ＰｄおよびＶ（バナジウム）などのような金属のうち、選択された２種類以上の金属からなる積層膜または混合膜から形成してもよい。
【００５９】
また、前記実施の形態においては、ｐ型の導電型を有する半導体基板を用いてショットキバリアダイオードを形成する場合について説明したが、ｎ型の導電型を有する半導体基板を用いてショットキバリアダイオードを形成してもよい。その場合、他の部材で導電型を有するものについては前記実施の形態で示した導電型とは逆の導電型であるｎ型の導電型を有するものを用い、導入する不純物としてはＡｓ（ヒ素）またはＰ（リン）を例示することができる。
【００６０】
上記の実施の形態によって得られる代表的な効果を簡単に説明すれば以下の通りである。
（１）第１導電型のシリコンからなる半導体基板上に所定の膜厚および所定の不純物濃度で第１導電型のエピタキシャル層を形成し、そのエピタキシャル層と接触する金属電極を形成し、エピタキシャル層と金属電極との接触部にパラジウムとシリコンとの化合物からなる第１化合物層を形成することによってショットキバリアダイオードを形成するので、ショットキバリアダイオードの高順方向電流化および低容量化を同時に実現することができる。
（２）ショットキバリアダイオードにおいて、高順方向電流化および低容量化を同時に実現することができるので、パッシブ方式のＥＴＣ車載器が有する受信回路中に検波用としてショットキバリアダイオードを用いた場合には、入力電圧が低い場合でも高い検波出力を得ることができる。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００６２】
すなわち、ショットキバリアダイオードの高順方向電流化および低容量化を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１３】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部平面図である。
【図１４】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置であるショットキバリアダイオードおよび従来のショットキバリアダイオードの順方向特性を示す説明図である。
【図１６】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを含む検波回路の回路図である。
【図１７】本発明の実施の形態１の半導体装置であるショットキバリアダイオードおよび従来のショットキバリアダイオードの検波出力を示す説明図である。
【図１８】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の製造工程中の要部平面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】本発明の実施の形態３である半導体装置の要部平面図である。
【図２５】本発明の実施の形態３である半導体装置の要部断面図である。
【図２６】本発明の実施の形態３の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部断面図である。
【図２７】本発明の実施の形態３である半導体装置の要部断面図である。
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３、３Ａ、３Ｂ 酸化シリコン膜
４ ＰＳＧ膜
５ 表面保護膜（第１絶縁膜）
６、６Ａ 開口部
７ ｐ型半導体層（第１半導体層）
７Ａ 酸化シリコン膜
８ 金属膜（第１金属膜）
８Ａ Ｐｄ膜
８Ｂ Ｐｄシリサイド層（第１化合物層）
９ 金属膜
１０、１０Ａ 金属電極（カソード電極）
１０Ｂ 金属電極（アノード電極）
１１ 表面最終保護膜
１２、１２Ａ、１２Ｂ 開口部
１３ 裏面電極（アノード電極）
１４、１４Ａ ショットキバリアダイオード
１５ リード
１６ ボンディングワイヤ
１７ リード
１８ 封止用樹脂
１９ 極性識別マーク
２０ はんだ
２１ 実装基板
ＡＮＴ アンテナ
ＢＭＰ１、ＢＭＰ２ バンプ電極
Ｄ１ ショットキバリアダイオード
ＤＵＰ アンテナ分波器
ＨＰＡ 自動電力制御回路
ＩＦ１、ＩＦ２ 順方向電流特性
Ｌ１ インダクタ
ＯＬＡ 領域（第１領域）
ＰＩ ポリイミド樹脂膜
ＵＢＭ１、ＵＢＭ２ バンプ電極用下地膜
ＶＤ１、ＶＤ２ 検波出力特性
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、ダイオード素子を有する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ショットキバリアダイオードは、たとえば携帯電話などの通信機器、ＥＴＣ（Ｅｌｅｃｔｒｏｎｉｃ Ｔｏｌｌ Ｃｏｌｌｅｃｔｉｏｎ）車載器およびＢｌｕｅｔｏｏｔｈなどにおいて検波用として用いられている。また、ＥＴＣ車載器は、ＥＴＣゲートから発信される情報信号（５．８ＧＨｚの搬送波で変調された信号）を受信してＥＴＣゲートへ車の情報信号を返信するパッシブ方式と、ＥＴＣゲートに車載器から情報信号を発信してＥＴＣゲートからの情報信号を受信するアクティブ方式との２仕様が主となっている。
【０００３】
上記パッシブ方式のＥＴＣ車載器においては、ＥＴＣゲートから発信される情報信号の受信回路に検波用としてショットキバリアダイオードが使用されている。この場合、検波用ショットキバリアダイオードは０Ｖバイアス状態での検波動作を行う必要がある。また、この検波用ショットキバリアダイオードが動作する周波数帯は５．８ＧＨｚの高周波数帯であり、低入力（−４０ｄＢｍ程度）時において１ｍＶ程度の検波出力の確保が求められる。そのため、検波用ショットキバリアダイオードには、低容量および高順方向電流の２点が求められる。
【０００４】
ショットキバリアダイオードの製造技術としては、たとえばｎ型Ｓｉ（シリコン）基板上に低濃度のｎ型エピタキシャル層を形成し、そのｎ型エピタキシャル層の表面に環状のｐ型ガードリング層を形成し、ｎ型エピタキシャル層内部においてｐ型ガードリング層の内側にｎ型高濃度層を形成することにより、逆方向電流を増加させず、また耐圧を低下させることなく順方向電圧を小さくすることのできる技術がある（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−６４８４５号公報（第３−４頁、第１図）
【０００６】
【発明が解決しようとする課題】
本発明者らは、ショットキバリアダイオードを低容量化および高順方向電流化することのできる技術について検討しており、その中で以下のような課題が存在することを見出した。
【０００７】
たとえば、ｎ型Ｓｉ基板上に形成されたショットキバリアダイオードにおいては、ｎ型Ｓｉ基板上に形成されたｎ型エピタキシャル層の厚さおよび不純物濃度を固定とすると、ショットキバリアダイオードの容量は、ｎ型エピタキシャル層とショットキ接合する金属電極の接合面積に比例し、順方向電流もその接合面積に比例する。そのため、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが困難になっている。
【０００８】
ショットキバリアダイオードは、Ｓｉと金属電極との仕事関数の差によって整流特性を得ており、その仕事関数差、エピタキシャル層とショットキ接合する金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを調節することによって、ある程度はショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが可能となる。しかしながら、容量値を固定する場合には、金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを固定することになり、それに伴って順方向電流値も固定となってしまう。
【０００９】
ここで、ショットキバリアダイオードの順方向電流値特性を調整できる項目は、仕事関数差となる。仕事関数差は金属電極の材料（たとえばＴｉ（チタン）、Ｍｏ（モリブデン）またはＷ（タングステン）など）によって決定される。たとえばｐ型のＳｉ基板上を用い、０Ｖバイアス状態での検波動作を行う検波用ショットキバリアダイオードを形成する場合、その検波用ショットキバリアダイオードの特性を得るためには、ｐ型のＳｉ基板に対して十分に仕事関数の低い金属を金属電極の材料として用いる必要がある。そのため、金属電極の材料としては、Ｔｉ、ＭｏおよびＷなどに比べて仕事関数が小さく、Ｓｉとの仕事関数差が大きい金属を用いる手段が考えられる。このような金属としては、たとえばＡｌ（アルミニウム）およびＰｄ（パラジウム）がある。
【００１０】
しかしながら、上記金属電極としてＡｌを用いた場合には、Ａｌ原子がＳｉ原子より小さいことから、金属電極となるＡｌ膜とＳｉ基板との間でシリサイド層を形成しようとするとＡｌ原子がＳｉ原子間に入り込んでしまい、均一なシリサイド層の形成が困難になる。このシリサイド層の形成により、金属電極とＳｉ基板との仕事関数差が生み出され、ショットキバリアダイオードの順方向電流値特性が決定されることから、シリサイド層が均一に形成できないことによって所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題がある。また、Ａｌ膜とＳｉ基板との反応速度が早いことからＡｌがＳｉ基板方向にスパイクしてしまい、所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題もある。
【００１１】
一方、Ｐｄは、たとえばスパッタリング法で成膜した後に縮む方向の応力が大きく、酸化シリコン膜との反応が少ない金属である。このようなＰｄを上記金属電極の材料として用いた場合には、金属電極とＳｉ基板との接合部に接している酸化シリコン膜の端部に大きな応力が働く。そのため、その酸化シリコン膜の端部にクラックが発生し、逆方向電流が増大してしまう。つまり、ショットキバリアダイオードの高順方向電流化を達成できなくなってしまう問題がある。
【００１２】
本発明の目的は、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、以下の工程を含む。
（ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程と、
（ｄ）前記開口部から第１導電型の不純物を前記エピタキシャル層に導入し、前記開口部の底部にて前記エピタキシャル層の表面に第１導電型の第１半導体層を形成する工程と、
（ｅ）前記第１半導体層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程。
【００１６】
また、本発明は、以下の（ａ）〜（ｅ）を含む。
（ａ）第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
（ｂ）前記エピタキシャル層上に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、
（ｄ）前記開口部の底部にて前記エピタキシャル層の表面に形成された第１導電型の第１半導体層と、
（ｅ）前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１半導体層と接触する金属電極。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
また、以下の実施の形態においては、平面図であっても部材の構成をわかりやすくするためにハッチングを付す場合がある。
【００１９】
（実施の形態１）
本実施の形態１の半導体装置であるショットキバリアダイオードの製造工程について図１〜図１４を用いて説明する。
【００２０】
まず、図１に示すように、ｐ型（第１導電型）の導電型を有する不純物（たとえばＢ（ホウ素））が高濃度（１×１０２０個／ｃｍ３程度）にドーピングされた厚さ数百μｍのｐ＋型シリコンからなる半導体基板１を用意する。続いて、気相成長法を用いて半導体基板１上にｐ型の導電型を有するエピタキシャル層２を形成する。このエピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および後述するカソード電極とエピタキシャル層２との接触面積を所定の値に固定することにより、本実施の形態１のショットキバリアダイオードの容量値を固定することができる。また、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度およびカソード電極とエピタキシャル層２との接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードの容量値を低化させることができる。ここで、本実施の形態においては、エピタキシャル層２の膜厚は２〜３μｍ程度とし、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度は１×１０１７個／ｃｍ３程度とすることを例示できる。
【００２１】
次に、熱酸化法を用いてエピタキシャル層２の表面に膜厚１００ｎｍ程度の酸化シリコン膜３を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてその酸化シリコン膜３上に膜厚２４００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜４を堆積することにより、酸化シリコン膜３およびＰＳＧ膜４からなる表面保護膜（第１絶縁膜）５を形成する。
【００２２】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜５をエッチングし、エピタキシャル層２に達する開口部６を形成する。この開口部６の底面積が後述するカソード電極とエピタキシャル層との接触面積となるものであり、前述したように、この接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードを低容量化することが可能となる。また、開口部６の底面積は所定の値で固定するものであり、直径５〜１５μｍ程度の平面円形とすることを例示できる。
【００２３】
次に、図３に示すように、開口部６の内部を含む表面保護膜５上の全面に、たとえば膜厚３０ｎｍ程度の酸化シリコン膜７Ａを堆積する。次いで、図４に示すように、表面保護膜５をマスクとしてエピタキシャル層２にｐ型の導電型を有する不純物、たとえばＢＦ２（二フッ化ホウ素）またはＢ（ホウ素）を導入することにより、エピタキシャル層２の表面にｐ型半導体層（第１半導体層）７を形成する。この時、導入する不純物の量が多すぎる（たとえば１×１０１５個／ｃｍ２程度）と、後の工程において開口部６内に形成される表面電極とエピタキシャル層２（ｐ型半導体層７）とがショットキー接触ではなくオーミック接合になってしまう不具合が懸念される。そこで、本実施の形態１では、ショットキー接触とするために不純物の導入量は、１×１０１１個／ｃｍ２〜１×１０１４個／ｃｍ２程度とすることを例示できる。
【００２４】
ｐ型半導体層７の形成後、図５および図６に示すように、酸化シリコン膜７Ａを除去する。なお、図６は、図５中のＡ−Ａ線に沿った断面図である。本実施の形態１においては、図５に示すように、平面において表面保護膜５とｐ型半導体層７とが重なる領域（第１領域）ＯＬＡが形成される。
【００２５】
次に、図７に示すように、開口部６内を含む表面保護膜５上に金属膜（第１金属膜）８を形成する。この金属膜８としては、たとえばＣＶＤ法によって堆積した膜厚２００ｎｍ程度のＷ（タングステン）膜を例示することができる。この時、金属膜８とｐ型半導体層７との界面では、金属膜８の堆積時の熱によって金属膜８を形成する金属とエピタキシャル層２を形成するシリコンとが反応し、シリサイド層（図示は省略）が形成される。このシリサイド層が形成されることにより、金属膜８とエピタキシャル層２（ｐ型半導体層７）とのショットキー接合を実現できる。
【００２６】
次に、図８および図９に示すように、フォトレジスト膜をマスクとしたエッチングによりその金属膜８をパターニングした後、金属膜８上を含む表面保護膜５上に金属膜９を形成する。この金属膜９としては、たとえばスパッタリング法によって堆積した膜厚２００ｎｍ程度のＡｌ（アルミニウム）膜を例示することができる。次いで、フォトレジスト膜をマスクとしたエッチングによりその金属膜９をパターニングすることによって、開口部６の底部にてエピタキシャル層２（ｐ型半導体層７）と接触する金属電極（カソード電極）１０を形成する。
【００２７】
上記金属膜９を形成するＡｌ原子は、エピタキシャル層２を形成するＳｉ原子よりも小さい。そのため、金属膜９のみで金属電極１０を形成した場合には、Ａｌ原子がエピタキシャル層２（金属電極１０とｐ型半導体層７との接触面）に拡散し、所望の特性のショットキバリアダイオードが形成できなくなってしまう不具合が懸念される。一方、前述したように、上記金属膜８としてＷ膜を用いることにより、金属膜９を形成するＡｌ原子がエピタキシャル層２へ拡散してしまうことを防ぐバリアメタル膜として金属膜８を機能させることが可能となる。
【００２８】
次に、図１０に示すように、半導体基板１上に窒化シリコン膜および酸化シリコン膜を順次堆積することによって表面最終保護膜１１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面最終保護膜１１をエッチングすることにより、金属電極１０に達する開口部１２を形成する。
【００２９】
次に、たとえば半導体基板１の裏面をグラインディングによって研削し、後述するパッケージ形態に合わせて半導体基板１を薄くする。続いて、半導体基板１の裏面をウェットエッチングした後、半導体基板１を洗浄する。次いで、たとえばスパッタリング法を用いて半導体基板１の裏面にＡｇ（銀）膜を堆積することによって裏面電極（アノード電極）１３を形成する。なお、本実施の形態においては、裏面電極１３がＡｇ膜である場合を例示するが、Ａｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜であっても良い。ここまでの工程により、本実施の形態１のショットキバリアダイオード１４を形成することができる。
【００３０】
次に、半導体基板１をダイシングによって切断し、ショットキバリアダイオード１４を単位素子に分割した後、個々のショットキバリアダイオード１４を樹脂により封止しパッケージングする。このパッケージングにおいては、図１１および図１２に示すように、リード１５にショットキバリアダイオード１４の裏面電極１３（図１１中での図示は省略）を接続する。続いて、金属電極１０（図１１中での図示は省略）をボンディングワイヤ１６を介してリード１７と電気的に接続する。次いで、リード１５の内端部、リード１７の内端部、ショットキバリアダイオード１４およびボンディングワイヤ１６を封止用樹脂１８により封止することにより、リード１５の外端部およびリード１７の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止用樹脂１８の外周部には、カラーバンド等の極性識別マーク１９が形成される。
【００３１】
上記のショットキバリアダイオードのパッケージは、たとえば図１３および図１４に示すように、はんだ２０を用いてリード１５、１７をそれぞれ実装基板２１上に形成された所定の電極（図示は省略）に電気的に接続することで実装することができる。なお、図１４は、図１３中のＢ−Ｂ線に沿った断面図である。
【００３２】
図１５は、本実施の形態１のショットキバリアダイオードの順方向電圧に対する順方向電流特性ＩＦ１と、ｐ型半導体層７（たとえば図９参照）を設けていないショットキバリアダイオードにおける順方向電圧に対する順方向電流特性ＩＦ２とを示したものである。なお、図１５は、本発明者らが実験により得た結果を示すものである。
【００３３】
上記したように、本実施の形態のショットキバリアダイオードにおいては、開口部６の底部にてエピタキシャル層２と金属電極１０とがｐ型半導体層７を介して接合（ショットキ接合）している。このようなｐ型半導体層７を形成することによって、エピタキシャル層２の表面における不純物濃度を上げ、金属電極１０とエピタキシャル層２との間の仕事関数差を大きくすることができる。それにより、図１１に示すように、本実施の形態１のショットキバリアダイオードは、同一の順方向電圧の場合において、ｐ型半導体層７を形成していないショットキバリアダイオードより大きな順方向電流を得ることができる。
【００３４】
図１６は、パッシブ方式のＥＴＣ車載器が有する受信回路中に含まれる検波回路の一例の概略を示した回路図である。この検波回路は、アンテナＡＮＴ、アンテナＡＮＴからの受信波とアンテナＡＮＴへの送信波を分離するアンテナ分波器ＤＵＰ、出力電力を検出し、参照電圧と比較して負帰還をかけて出力電力を一定の電力にする自動電力制御回路ＨＰＡ、送信電力増幅器ＨＰＡ、ショットキバリダイオードＤ１およびインダクタＬ１などから形成されている。このショットキバリアダイオードＤ１が動作する周波数帯は、たとえば５．８ＧＨｚの高周波数帯である。また、図１２は、この検波回路におけるショットキバリアダイオードＤ１として、本実施の形態１のショットキバリアダイオードを用いた場合とｐ型半導体層７を設けていないショットキバリアダイオードを用いた場合とについて、それぞれの前記受信回路への入力電圧に対する検波出力特性ＶＤ１、ＶＤ２を示したものである。なお、図１２は、本発明者らが実験により得た結果を示すものである。
【００３５】
図１を用いて前述したように、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および表面電極１０とエピタキシャル層２（ｐ型半導体層７）との接触面積を適当な値に設定することにより、本実施の形態１のショットキバリアダイオードの容量値を低下させることができるので、本実施の形態１のショットキバリアダイオードにおいては、高順方向電流化および低容量化を同時に実現することが可能となる。その結果、図１７に示すように、検波用として本実施の形態１のショットキバリアダイオードを含む前記受信回路においては、ｐ型半導体層７を形成していないショットキバリアダイオードを用いた受信回路より検波出力を向上することができる。特に、パッシブ方式のＥＴＣ車載器においては、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が求められるが、図１７に示したように、検波用として本実施の形態１のショットキバリアダイオードを用いた受信回路を形成した場合には、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が得られていることから、この条件を満たすことが可能となる。
【００３６】
また、本実施の形態１のショットキバリアダイオードは、上記パッシブ方式のＥＴＣ車載器のみならず、３ＧＨｚ〜１０ＧＨｚ程度の高周波数帯で動作する、たとえば携帯電話などの通信機器Ｂｌｕｅｔｏｏｔｈなどにおける検波回路にて用いることにより、パッシブ方式のＥＴＣ車載器における検波回路にて用いた場合と同様の効果を得ることができる。
【００３７】
（実施の形態２）
次に、本実施の形態２の半導体装置であるショットキバリアダイオードの製造工程について図１８〜図２３を用いて説明する。
【００３８】
本実施の形態２のショットキバリアダイオードの製造工程は、前記実施の形態１にて図５および図６を用いて説明した工程までは同様である。その後、図１８に示すように、開口部６の内部を含む表面保護膜５上の全面に、たとえばスパッタリング法にて膜厚２０ｎｍ〜３０ｎｍ程度のＰｄ（パラジウム）膜８Ａを堆積する。このＰｄ膜８Ａのスパッタリング法による堆積は、たとえば２００℃程度の高温雰囲気中にて行う。Ｐｄ膜８Ａの堆積中においては、その高温雰囲気の熱によって開口部６の底部にて堆積中のＰｄ膜８Ａとエピタキシャル層２を形成するシリコンとが反応することから、図１９に示すように、エピタキシャル層２の表面にＰｄシリサイド層（第１化合物層）８Ｂが形成される。その後、Ｐｄ膜８Ａを選択的にエッチングすることにより、開口部６の内部を含む表面保護膜５上からＰｄ膜８Ａを除去し、開口部６の底部にＰｄシリサイド層８Ｂを残す。
【００３９】
ここで、Ｐｄは、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属である。このようなＰｄを用いて上記Ｐｄシリサイド層８Ｂを形成することにより、本実施の形態２のショットキバリアダイオードの高順方向電流化を実現することができる。
【００４０】
次に、図２０に示すように、前記実施の形態１において図７を用いて説明した工程と同様の工程により、金属膜８を堆積およびパターニングする。続いて、図２１および図２２に示すように、前記実施の形態１において図８および図９を用いて説明した工程と同様の工程により、金属膜９を堆積およびパターニングすることによって、金属電極１０を形成する。なお、図２２は、図２１中のＡ−Ａ線に沿った断面図である。
【００４１】
ところで、金属電極１０を形成するのに十分な膜厚で上記Ｐｄ膜８Ａ（図１８参照）を堆積し、Ｐｄシリサイド層８Ｂの形成後に除去することなくＰｄ膜８ＡのパターニングによってＰｄ膜８Ａのみから金属電極１０を形成した場合には、Ｐｄ膜８Ａの縮む方向での応力が大きく、Ｐｄ膜８Ａと酸化シリコン膜３との反応が少ないことから、開口部６内にて酸化シリコン膜３の端部に大きな応力が働く。それにより、その酸化シリコン膜３の端部にクラックが発生し、ショットキバリアダイオードにおいては逆方向電流が増大してしまうことが懸念される。そこで、上記したように、Ｐｄシリサイド層８Ｂの形成後にＰｄ膜８Ａを除去し、Ｗ膜からなる金属膜８とＡｌ膜からなる金属膜９とから金属電極１０を形成することにより、開口部６内にて酸化シリコン膜３の端部にクラックが発生してしまう不具合を防ぐことができる。すなわち、本実施の形態２のショットキバリアダイオードにおいては、逆方向電流が増大してしまうことを防ぐことができるので、順方向電流特性が不安定になってしまう不具合を防ぐことが可能となる。
【００４２】
次に、図２３に示すように、前記実施の形態１において図１０を用いて説明した工程と同様の工程を経ることにより、本実施の形態２のショットキバリアダイオード１４Ａを形成することができる。このような本実施の形態２のショットキバリアダイオード１４Ａは、前記実施の形態１にて図１３および図１４を用いて説明した手段と同様の手段によりパッケージングすることができる。また、パッケージング後においては、前記実施の形態１にて図１５を用いて説明した手段と同様の手段により実装基板へ実装することができる。
【００４３】
上記の本実施の形態２のショットキバリアダイオード１４Ａによれば、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属であるＰｄを用いて形成されたＰｄシリサイド層８Ｂおよび前記実施の形態１にて説明したｐ型半導体層７を介して金属電極１０とエピタキシャル層２とが接合（ショットキ接合）している。前記実施の形態１において説明したように、ｐ型半導体層７形成する際の不純物の導入量が多すぎると、表面電極１０とエピタキシャル層２（ｐ型半導体層７）とがショットキー接触ではなくオーミック接合になってしまう不具合が懸念される。そのため、その不純物の導入量には限界が生じてしまうことになる。そこで、本実施の形態２のように、ｐ型半導体層７に加えてＰｄシリサイド層８Ｂを形成することにより、ｐ型半導体層７のみを形成した場合に比べて、表面電極１０とエピタキシャル層２との間でより大きな仕事関数差を得ることが可能となる。すなわち、本実施の形態２によれば、前記実施の形態１に比べて、表面電極１０とエピタキシャル層２との間における仕事関数差の調整をしやすくすることが可能となる。
【００４４】
上記のような本実施の形態２のショットキバリアダイオード１４Ａにおいても、前記実施の形態１のショットキバリアダイオード１４（図１０参照）と同様の効果を得ることができる。
【００４５】
（実施の形態３）
次に、本実施の形態３のショットキバリアダイオードについて図２４〜図２６を用いて説明する。なお、図２５は、図２４中のＡ−Ａ線に沿った断面図である。
【００４６】
図２４および図２５に示すように、本実施の形態３のショットキバリアダイオードは、前記実施の形態１で説明したショットキバリアダイオードをフェイスダウンボンディングによる実装基板への実装を可能としたものである。
【００４７】
前記実施の形態１で説明した半導体基板１（図１および図２参照）およびエピタキシャル層２（図１および図２参照）と同様の半導体基板１およびエピタキシャル層２上では酸化シリコン膜３Ａ、３ＢおよびＰＳＧ膜４がパターニングされて表面保護膜（第１絶縁膜）５を形成している。また、このような酸化シリコン膜３Ａ、３ＢおよびＰＳＧ膜４のパターニングによって、表面保護膜５には開口部６、６Ａが形成されている。開口部６の底面積は、後述するカソード電極とエピタキシャル層との接触面積となるものであり、この接触面積を適当な値に設定することにより、本実施の形態３のショットキバリアダイオードを低容量化することが可能となる。また、開口部６の底面積は所定の値で固定するものである。一方、開口部６Ａの底面積は、後述するアノード電極とエピタキシャル層との接触面積となるものであり、カソード電極とエピタキシャル層との接触面積より大きくなるように形成されている。それにより、限られたチップサイズの範囲内で可能な限りショットキバリアダイオードの高周波抵抗を小さくできるので、本実施の形態３のショットキバリアダイオードの高周波特性を向上することが可能となる。
【００４８】
開口部６の底部において、エピタキシャル層２の表面には前記実施の形態１にて説明したｐ型半導体層７（図５および図６参照）と同様のｐ型半導体層（第１半導体層）７が形成されている。本実施の形態３においても、平面において表面保護膜５とｐ型半導体層７とが重なる領域（第１領域）ＯＬＡが形成されている。
【００４９】
開口部６内では、前記実施の形態１で説明した金属膜（第１金属膜）８（図７参照）と同様の金属膜がパターニングされることによって、エピタキシャル層２（ｐ型半導体層７）と接触する金属電極（カソード電極）１０Ａが形成されている。また、開口部６Ａ内では、たとえばシリコンを含むＡｌ膜がパターニングされることによって、エピタキシャル層２と接触する金属電極（アノード電極）１０Ｂが形成されている。
【００５０】
上記のような金属電極１０Ａ、１０Ｂ上には、前記実施の形態１で説明した表面最終保護膜１１（図１０参照）と同様の表面最終保護膜１１が形成されている。この表面最終保護膜１１には、金属電極１０Ａに達する開口部１２Ａおよび金属電極１０Ｂに達する開口部１２Ｂが形成されている。このような開口部１２Ａ、１２Ｂ内においては、たとえば下層から膜厚３００ｎｍ程度のＴｉ膜および膜厚１５０ｎｍ程度のＮｉ（ニッケル）膜の積層によりバンプ電極用下地膜ＵＢＭ１、ＵＢＭ２がそれぞれ形成されている。このようなバンプ電極用下地膜ＵＢＭ上には、たとえば下層から膜厚２０μｍ程度のＮｉ膜および膜厚２μｍ程度のＡｕ膜の積層によりバンプ電極ＢＭＰ１、ＢＭＰ２がそれぞれ形成されている。
【００５１】
上記のようなバンプ電極ＢＭＰ１、ＢＭＰ２が形成された状況下で、半導体基板１上にはバンプ電極ＢＭＰ１、ＢＭＰ２が埋まりきらないような膜厚のポリイミド樹脂膜ＰＩが塗布されている。また、バンプ電極ＢＭＰ１、ＢＭＰ２の上面においては、そのポリイミド樹脂膜ＰＩは除去されている。
【００５２】
上記のような本実施の形態３のショットキバリアダイオードは、図２６に示すように、バンプ電極ＢＭＰ１、ＢＭＰ２をそれぞれ実装基板２１上に形成された所定の電極（図示は省略）に電気的に接続（フェイスダウンボンディング）することで実装することができる。
【００５３】
上記の本実施の形態３のショットキバリアダイオードは、前記実施の形態１にて用いたリード１５、１７およびボンディングワイヤ１６（図１１参照）は用いていない。また、実装基板２１へ実装する際にも、フェイスダウンボンディングにより直接実装するので、たとえばレジンなどでの封止は行わない。さらに、顧客の要求する仕様に合わせて半導体基板１の厚さを任意に薄くすることができる。そのため、本実施の形態３のショットキバリアダイオードは、前記実施の形態１のショットキバリアダイオードに比べて高さ方向（半導体基板１の厚さ方向）および平面方向にて小型化することができる。
【００５４】
また、図２７に示すように、本実施の形態３においても、開口部６の底部にて、金属電極（カソード電極）１０Ａとエピタキシャル層２（ｐ型半導体層７）との界面にＰｄシリサイド層（第１化合物層）８Ｂを形成してもよい。それにより、本実施の形態３においても、ショットキバリアダイオードの高順方向電流化を実現することができる。
【００５５】
上記のような本実施の形態３のショットキバリアダイオードによっても、前記実施の形態１のショットキバリアダイオードおよび前記実施の形態２のショットキバリアダイオードと同様の効果を得ることができる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５７】
たとえば、前記実施の形態においては、ｐ型のエピタキシャル層と接合する金属電極をＷ膜とＡｌ膜とから形成する場合について示したが、Ｗ膜の代わりにＡｌ原子の半導体基板（エピタキシャル層）への拡散を防止できる金属膜、たとえばＴｉ膜を用いてもよい。
【００５８】
また、前記実施の形態においては、エピタキシャル層と接触する表面電極をＷ膜とＡｌ膜との積層膜から形成する場合について示したが、Ｗ、Ｔｉ、Ｍｏ、ＰｄおよびＶ（バナジウム）などのような金属のうち、選択された２種類以上の金属からなる積層膜または混合膜から形成してもよい。
【００５９】
また、前記実施の形態においては、ｐ型の導電型を有する半導体基板を用いてショットキバリアダイオードを形成する場合について説明したが、ｎ型の導電型を有する半導体基板を用いてショットキバリアダイオードを形成してもよい。その場合、他の部材で導電型を有するものについては前記実施の形態で示した導電型とは逆の導電型であるｎ型の導電型を有するものを用い、導入する不純物としてはＡｓ（ヒ素）またはＰ（リン）を例示することができる。
【００６０】
上記の実施の形態によって得られる代表的な効果を簡単に説明すれば以下の通りである。
（１）第１導電型のシリコンからなる半導体基板上に所定の膜厚および所定の不純物濃度で第１導電型のエピタキシャル層を形成し、そのエピタキシャル層と接触する金属電極を形成し、エピタキシャル層と金属電極との接触部にパラジウムとシリコンとの化合物からなる第１化合物層を形成することによってショットキバリアダイオードを形成するので、ショットキバリアダイオードの高順方向電流化および低容量化を同時に実現することができる。
（２）ショットキバリアダイオードにおいて、高順方向電流化および低容量化を同時に実現することができるので、パッシブ方式のＥＴＣ車載器が有する受信回路中に検波用としてショットキバリアダイオードを用いた場合には、入力電圧が低い場合でも高い検波出力を得ることができる。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００６２】
すなわち、ショットキバリアダイオードの高順方向電流化および低容量化を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１３】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部平面図である。
【図１４】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置であるショットキバリアダイオードおよび従来のショットキバリアダイオードの順方向特性を示す説明図である。
【図１６】本発明の実施の形態１の半導体装置であるショットキバリアダイオードを含む検波回路の回路図である。
【図１７】本発明の実施の形態１の半導体装置であるショットキバリアダイオードおよび従来のショットキバリアダイオードの検波出力を示す説明図である。
【図１８】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の製造工程中の要部平面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】本発明の実施の形態３である半導体装置の要部平面図である。
【図２５】本発明の実施の形態３である半導体装置の要部断面図である。
【図２６】本発明の実施の形態３の半導体装置であるショットキバリアダイオードを実装基板へ実装した際の要部断面図である。
【図２７】本発明の実施の形態３である半導体装置の要部断面図である。
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３、３Ａ、３Ｂ 酸化シリコン膜
４ ＰＳＧ膜
５ 表面保護膜（第１絶縁膜）
６、６Ａ 開口部
７ ｐ型半導体層（第１半導体層）
７Ａ 酸化シリコン膜
８ 金属膜（第１金属膜）
８Ａ Ｐｄ膜
８Ｂ Ｐｄシリサイド層（第１化合物層）
９ 金属膜
１０、１０Ａ 金属電極（カソード電極）
１０Ｂ 金属電極（アノード電極）
１１ 表面最終保護膜
１２、１２Ａ、１２Ｂ 開口部
１３ 裏面電極（アノード電極）
１４、１４Ａ ショットキバリアダイオード
１５ リード
１６ ボンディングワイヤ
１７ リード
１８ 封止用樹脂
１９ 極性識別マーク
２０ はんだ
２１ 実装基板
ＡＮＴ アンテナ
ＢＭＰ１、ＢＭＰ２ バンプ電極
Ｄ１ ショットキバリアダイオード
ＤＵＰ アンテナ分波器
ＨＰＡ 自動電力制御回路
ＩＦ１、ＩＦ２ 順方向電流特性
Ｌ１ インダクタ
ＯＬＡ 領域（第１領域）
ＰＩ ポリイミド樹脂膜
ＵＢＭ１、ＵＢＭ２ バンプ電極用下地膜
ＶＤ１、ＶＤ２ 検波出力特性
Claims (17)
- （ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程、
（ｄ）前記開口部から第１導電型の不純物を前記エピタキシャル層に導入し、前記開口部の底部にて前記エピタキシャル層の表面に第１導電型の第１半導体層を形成する工程、
（ｅ）前記第１半導体層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程にて前記不純物は前記第１絶縁膜をマスクとして導入することを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記金属膜はタングステン、チタン、モリブデン、パラジウムおよびバナジウムのうちの選択された２種類以上の積層膜または混合膜から形成することを特徴とする半導体装置の製造方法。
- 請求項３記載の半導体装置の製造方法において、前記半導体基板はｐ型のシリコンを主成分とすることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程は、前記第１半導体層の存在下で、前記開口部の内部を含む前記第１絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる第１化合物層を形成した後に前記パラジウム膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記金属膜はアルミニウム膜および第１金属膜を含み、前記（ｅ）工程は、
（ｅ１）前記開口部の内部を含む前記第１絶縁膜上に前記第１金属膜を成膜し、前記第１金属膜をパターニングする工程、
（ｅ２）パターニングされた前記第１金属膜の存在下で、前記第１金属膜および前記第１絶縁膜上に前記アルミニウム膜を成膜し、前記アルミニウム膜をパターニングすることによって前記金属電極を形成する工程、
を含み、前記第１金属膜は、前記アルミニウム膜から前記金属電極と前記第１半導体層との接触面へのアルミニウム原子の拡散を防止できる金属膜であることを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、前記第１金属膜はタングステンまたはチタンを主成分とすることを特徴とする半導体装置の製造方法。
- 請求項７記載の半導体装置の製造方法において、前記半導体基板はｐ型のシリコンを主成分とすることを特徴とする半導体装置の製造方法。
- 第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、前記エピタキシャル層上に形成された第１絶縁膜と、前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、前記開口部の底部にて前記エピタキシャル層の表面に形成された第１導電型の第１半導体層と、前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１半導体層と接触する金属電極とを含むことを特徴とする半導体装置。
- 請求項９記載の半導体装置において、前記金属膜はタングステン、チタン、モリブデン、パラジウムおよびバナジウムのうちの選択された２種類以上の積層膜または混合膜から形成されていることを特徴とする半導体装置。
- 請求項１０記載の半導体装置において、前記半導体基板はｐ型のシリコンを主成分とすることを特徴とする半導体装置。
- 請求項９記載の半導体装置において、前記開口部の底部にて前記第１半導体層上に形成されたパラジウムとシリコンとの化合物からなる第１化合物層を含むことを特徴とする半導体装置。
- 請求項９記載の半導体装置において、前記金属電極は下層から第１金属膜およびアルミニウム膜が積層された積層膜から形成され、前記第１金属膜は前記アルミニウム膜から前記金属電極と前記第１化合物層との接触面へのアルミニウム原子の拡散を防止できる金属膜であることを特徴とする半導体装置。
- 請求項１３記載の半導体装置において、前記第１金属膜はタングステンまたはチタンを主成分とすることを特徴とする半導体装置。
- 請求項１４記載の半導体装置において、前記半導体基板はｐ型のシリコンを主成分とすることを特徴とする半導体装置。
- 請求項９記載の半導体装置において、平面において前記第１絶縁膜と前記第１半導体層とが重なった第１領域を有することを特徴とする半導体装置。
- 請求項９記載の半導体装置において、３ＧＨｚ〜１０ＧＨｚの周波数で動作する回路中にて用いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003091343A JP2004303755A (ja) | 2003-03-28 | 2003-03-28 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004303755A true JP2004303755A (ja) | 2004-10-28 |
Family
ID=33404730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003091343A Pending JP2004303755A (ja) | 2003-03-28 | 2003-03-28 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
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- 2003-03-28 JP JP2003091343A patent/JP2004303755A/ja active Pending
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