JP2001257211A - ダイオードの製造方法 - Google Patents
ダイオードの製造方法Info
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Abstract
(57)【要約】
【課題】 ＰＩＮダイオードにおいて、ｐｉｎ接合のｉ
層の抵抗率の変動に関係なく、ゼロバイアス時の容量変
動を小さくする。 【解決手段】 ｎ型高濃度基板１上にＰＩＮダイオード
の真性半導体層（ｉ層２ｂ）を形成するためのエピタキ
シャル層２を成長させ、このエピタキシャル層２の表面
にｐ型拡散層３を形成することで、ｎ型高濃度基板１と
ｐ型拡散層３との間にｉ層２ｂを挟んだ主ｐｉｎ接合３
ａを形成するダイオードの製造方法において、主ｐｉｎ
接合３ａを取り囲むチャネルストッパ層４をＷ１（主ｐ
ｉｎ接合３ａとチャネルストッパ層４の幅）≦Ｄ（ｉ層
２ｂの幅）、かつＤ１（チャネルストッパ層４の厚さ）
＞Ｄとなるように形成する。この構造により、高抵抗の
ｉ層２ｂの抵抗率が変動しても、ゼロバイアス時の空乏
層の広がりが、チップ構造できまるチャネルストッパ層
４の内側の実効面積で制限され容量変動を制限できる。
層の抵抗率の変動に関係なく、ゼロバイアス時の容量変
動を小さくする。 【解決手段】 ｎ型高濃度基板１上にＰＩＮダイオード
の真性半導体層（ｉ層２ｂ）を形成するためのエピタキ
シャル層２を成長させ、このエピタキシャル層２の表面
にｐ型拡散層３を形成することで、ｎ型高濃度基板１と
ｐ型拡散層３との間にｉ層２ｂを挟んだ主ｐｉｎ接合３
ａを形成するダイオードの製造方法において、主ｐｉｎ
接合３ａを取り囲むチャネルストッパ層４をＷ１（主ｐ
ｉｎ接合３ａとチャネルストッパ層４の幅）≦Ｄ（ｉ層
２ｂの幅）、かつＤ１（チャネルストッパ層４の厚さ）
＞Ｄとなるように形成する。この構造により、高抵抗の
ｉ層２ｂの抵抗率が変動しても、ゼロバイアス時の空乏
層の広がりが、チップ構造できまるチャネルストッパ層
４の内側の実効面積で制限され容量変動を制限できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオードの製造
技術に関し、特に、ｐｉｎ接合構造を有するＰＩＮダイ
オード等に適用して有効な技術に関する。
技術に関し、特に、ｐｉｎ接合構造を有するＰＩＮダイ
オード等に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、携帯電話等の移動通信端末の
電波の送信・受信の切替えスイッチには使用されるＰＩ
Ｎダイオードにおいては、ゼロバイアス時の容量変動を
小さくすることが、スイッチモジュールにおける高調波
歪み、ノイズ低減等の性能を向上させる観点から重要と
なる。
電波の送信・受信の切替えスイッチには使用されるＰＩ
Ｎダイオードにおいては、ゼロバイアス時の容量変動を
小さくすることが、スイッチモジュールにおける高調波
歪み、ノイズ低減等の性能を向上させる観点から重要と
なる。
【０００３】従来接合容量を低くする方法としては、
（１）プレーナ型では接合面積を小さくかつｉ層の抵抗
率を大きくすることで対応する方法が採られ、（２）メ
サ型ではメサエッチにより接合面積を制限しかつ横方向
への空乏層の広がりを制限することで対応していた。
（１）プレーナ型では接合面積を小さくかつｉ層の抵抗
率を大きくすることで対応する方法が採られ、（２）メ
サ型ではメサエッチにより接合面積を制限しかつ横方向
への空乏層の広がりを制限することで対応していた。
【０００４】
【発明が解決しようとする課題】ところが、前記（１）
のプレーナ型においては、ｉ層の濃度が低くなる（抵抗
率が高くなる）とｐｉｎ接合端から横方向に空乏層が広
がり実効の接合面積が見かけ上大きくなり、容量が大き
くなるとともに、抵抗率の変動により、容量が変動す
る、という技術的課題があった。
のプレーナ型においては、ｉ層の濃度が低くなる（抵抗
率が高くなる）とｐｉｎ接合端から横方向に空乏層が広
がり実効の接合面積が見かけ上大きくなり、容量が大き
くなるとともに、抵抗率の変動により、容量が変動す
る、という技術的課題があった。
【０００５】また、前記（２）のメサ型の場合、メサエ
ッチ部段差制御および接合面積制御が難しく、製造工数
がプレーナ型に比べおおくなる、という技術的課題があ
った。
ッチ部段差制御および接合面積制御が難しく、製造工数
がプレーナ型に比べおおくなる、という技術的課題があ
った。
【０００６】本発明の目的は、ｐｉｎ接合のｉ層の抵抗
率の変動に関係なく、ゼロバイアス時の容量変動を小さ
くすることが可能なダイオードの製造技術を提供するこ
とにある。
率の変動に関係なく、ゼロバイアス時の容量変動を小さ
くすることが可能なダイオードの製造技術を提供するこ
とにある。
【０００７】本発明の他の目的は、製造工程を複雑化す
ることなく、ｐｉｎ接合を有するダイオードにおけるゼ
ロバイアス時の容量変動を小さくすることが可能なダイ
オードの製造技術を提供することにある。
ることなく、ｐｉｎ接合を有するダイオードにおけるゼ
ロバイアス時の容量変動を小さくすることが可能なダイ
オードの製造技術を提供することにある。
【０００８】本発明の他の目的は、容量の温度変動を小
さくすることが可能なダイオードの製造技術を提供する
ことにある。
さくすることが可能なダイオードの製造技術を提供する
ことにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】本発明は、ｐ型半導体層とｎ型半導体層と
の間に、真性半導体からなるｉ層を挟んだ構成のｐｉｎ
接合を持つダイオードの製造方法において、ｐｉｎ接合
を取り囲むチャネルストッパをｉ層よりも深く形成し、
ｐｉｎ接合の端部とチャネルストッパとの間隔を、ｉ層
の厚さよりも短くなるように形成するものである。
の間に、真性半導体からなるｉ層を挟んだ構成のｐｉｎ
接合を持つダイオードの製造方法において、ｐｉｎ接合
を取り囲むチャネルストッパをｉ層よりも深く形成し、
ｐｉｎ接合の端部とチャネルストッパとの間隔を、ｉ層
の厚さよりも短くなるように形成するものである。
【００１２】上記した本発明のダイオードの製造技術に
よれば、主ｐｉｎ接合とチャネルストッパの間隔、深さ
を制限することで、ｉ層の抵抗率の変動に関係なくゼロ
バイアス時の横方向への空乏層の広がりを一定範囲に制
限できる。これにより、ゼロバイアス時の空乏層の広が
りを一定の範囲に制限できるので、容量の変動を制限で
きる。
よれば、主ｐｉｎ接合とチャネルストッパの間隔、深さ
を制限することで、ｉ層の抵抗率の変動に関係なくゼロ
バイアス時の横方向への空乏層の広がりを一定範囲に制
限できる。これにより、ゼロバイアス時の空乏層の広が
りを一定の範囲に制限できるので、容量の変動を制限で
きる。
【００１３】また、従来のプレーナプロセスで製造可能
であるため、製造工程が複雑化せず、コスト面でメサ構
造に比べ有利である。
であるため、製造工程が複雑化せず、コスト面でメサ構
造に比べ有利である。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１５】図１は、本発明の一実施の形態であるダイ
オードの製造方法にて製造されるＰＩＮダイオードの構
造の一例を示す略断面図であり、図２は、その略平面図
である。
オードの製造方法にて製造されるＰＩＮダイオードの構
造の一例を示す略断面図であり、図２は、その略平面図
である。
【００１６】また、図３は、本実施の形態のダイオード
の製造方法の一例を示すフローチャートであり、図４
（ａ）〜（ｄ）は、本実施の形態のダイオードの製造方
法の一例を工程順に例示した断面図である。
の製造方法の一例を示すフローチャートであり、図４
（ａ）〜（ｄ）は、本実施の形態のダイオードの製造方
法の一例を工程順に例示した断面図である。
【００１７】以下、本実施の形態におけるダイオードの
製造方法の一例を工程順に説明する。
製造方法の一例を工程順に説明する。
【００１８】ｎ型高濃度基板１上にＰＩＮダイオードの
ｉ層２ｂを形成するためのエピタキシャル層２を成長さ
せる（ステップ１０１）（図４（ａ））。
ｉ層２ｂを形成するためのエピタキシャル層２を成長さ
せる（ステップ１０１）（図４（ａ））。
【００１９】次に、エピタキシャル層２を表面酸化して
酸化膜２ａを形成し（ステップ１０２）、酸化膜２ａに
ｐ+ 層形成領域の選択的な開口を行い（ステップ１０
３）、たとえば、ＰＢＦ等のドーピング材料の塗布およ
びアニール（ステップ１０４）により、Ｂ（ホウ素）ド
ーピングにてｐ型拡散層３を形成する（ステップ１０
５）（図４（ｂ））。
酸化膜２ａを形成し（ステップ１０２）、酸化膜２ａに
ｐ+ 層形成領域の選択的な開口を行い（ステップ１０
３）、たとえば、ＰＢＦ等のドーピング材料の塗布およ
びアニール（ステップ１０４）により、Ｂ（ホウ素）ド
ーピングにてｐ型拡散層３を形成する（ステップ１０
５）（図４（ｂ））。
【００２０】次に、ｐ型拡散層３を取り囲むチャネルス
トッパ層４としてのｎ型ガードリング形成領域を酸化膜
２ａに選択的に開口し（ステップ１０６）、Ｐ（リン）
ドーピング（ステップ１０７）、Ｐ（リン）の拡散層の
深さ制御により、ｎ型高濃度基板１に到達する、ｎ+ 層
からなるチャネルストッパ層４を形成する（ステップ１
０８）（図４（ｃ））。
トッパ層４としてのｎ型ガードリング形成領域を酸化膜
２ａに選択的に開口し（ステップ１０６）、Ｐ（リン）
ドーピング（ステップ１０７）、Ｐ（リン）の拡散層の
深さ制御により、ｎ型高濃度基板１に到達する、ｎ+ 層
からなるチャネルストッパ層４を形成する（ステップ１
０８）（図４（ｃ））。
【００２１】次に、ＰＳＧやシリコン酸化膜からなる表
面保護膜６の形成（ステップ１０９）、表面保護膜６の
選択的な開口（ステップ１１０）、ｐ型拡散層３に接続
される表面電極７の形成（ステップ１１１）、表面電極
７を選択的に露出させる開口部を有するＳｉＮ（窒化シ
リコン）等からなる最終保護膜８の形成（ステップ１１
２）、Ａｕ／Ｓｂ／Ａｕ等の多層構造からなる裏面電極
９の形成（ステップ１１３）、等の工程を経て、ウェハ
状態の図４（ｄ）に例示される断面構造のＰＩＮダイオ
ード１０が完成する。
面保護膜６の形成（ステップ１０９）、表面保護膜６の
選択的な開口（ステップ１１０）、ｐ型拡散層３に接続
される表面電極７の形成（ステップ１１１）、表面電極
７を選択的に露出させる開口部を有するＳｉＮ（窒化シ
リコン）等からなる最終保護膜８の形成（ステップ１１
２）、Ａｕ／Ｓｂ／Ａｕ等の多層構造からなる裏面電極
９の形成（ステップ１１３）、等の工程を経て、ウェハ
状態の図４（ｄ）に例示される断面構造のＰＩＮダイオ
ード１０が完成する。
【００２２】その後、図４（ｄ）に例示される断面構造
のＰＩＮダイオード素子単位にウェハを分割するダイシ
ングを行い（ステップ１１４）、さらに、個々のＰＩＮ
ダイオード１０を封止するパッケージングが行われる
（ステップ１１５）。
のＰＩＮダイオード素子単位にウェハを分割するダイシ
ングを行い（ステップ１１４）、さらに、個々のＰＩＮ
ダイオード１０を封止するパッケージングが行われる
（ステップ１１５）。
【００２３】このパッケージングでは、図５および図６
に例示されるように、一対のリード１１およびリード１
２の一方のリード１１の上に、ＰＩＮダイオード１０の
裏面電極９を接続し、表面電極７の側を、ボンディング
ワイヤ１３を介して他方のリード１２に接続するボンデ
ィング工程、および一対のリード１１およびリード１２
の内端部、ＰＩＮダイオード１０、ボンディングワイヤ
１３を封止樹脂１４にて封止し、リード１１およびリー
ド１２の外端部を実装用に外部に露出させた封止形態の
パッケージングが行われる。このとき、封止樹脂１４の
外周面には、カラーバンド等の極性識別マーク１４ａが
形成される。
に例示されるように、一対のリード１１およびリード１
２の一方のリード１１の上に、ＰＩＮダイオード１０の
裏面電極９を接続し、表面電極７の側を、ボンディング
ワイヤ１３を介して他方のリード１２に接続するボンデ
ィング工程、および一対のリード１１およびリード１２
の内端部、ＰＩＮダイオード１０、ボンディングワイヤ
１３を封止樹脂１４にて封止し、リード１１およびリー
ド１２の外端部を実装用に外部に露出させた封止形態の
パッケージングが行われる。このとき、封止樹脂１４の
外周面には、カラーバンド等の極性識別マーク１４ａが
形成される。
【００２４】本実施の形態の場合、上述のステップ１０
６〜１０８におけるチャネルストッパ層４の形成工程に
おいて、図１に例示されるように、チャネルストッパ層
４を、Ｗ１（主ｐｉｎ接合３ａの外周端とチャネルスト
ッパ層４の内周端との幅）≦Ｄ（ｉ層２ｂの幅）、かつ
Ｄ１（チャネルストッパ層４の厚さ）＞Ｄとなるように
形成する。
６〜１０８におけるチャネルストッパ層４の形成工程に
おいて、図１に例示されるように、チャネルストッパ層
４を、Ｗ１（主ｐｉｎ接合３ａの外周端とチャネルスト
ッパ層４の内周端との幅）≦Ｄ（ｉ層２ｂの幅）、かつ
Ｄ１（チャネルストッパ層４の厚さ）＞Ｄとなるように
形成する。
【００２５】換言すれば、図２に示されるように、主ｐ
ｉｎ接合３ａを形成するためのｐ型拡散層３（面積Ｓ）
をＷ１≦Ｄとなるように形成する。
ｉｎ接合３ａを形成するためのｐ型拡散層３（面積Ｓ）
をＷ１≦Ｄとなるように形成する。
【００２６】この構造とすることにより、高抵抗のｉ層
２ｂの抵抗率が変動しても、ゼロバイアス時の空乏層の
広がり５がチップ構造できまる実効面積Ｓ０１で制限さ
れ容量変動を制限できる。
２ｂの抵抗率が変動しても、ゼロバイアス時の空乏層の
広がり５がチップ構造できまる実効面積Ｓ０１で制限さ
れ容量変動を制限できる。
【００２７】これにより、図７に示すように、後述の図
８および図９の参考技術の構造のＰＩＮダイオードに比
較して、ゼロバイアス時の容量はほぼ５０％減少すると
ともに、容量−印可電圧特性のゼロバイアス領域の容量
の傾きが緩やかになり、容量の変動幅が低減できる。
８および図９の参考技術の構造のＰＩＮダイオードに比
較して、ゼロバイアス時の容量はほぼ５０％減少すると
ともに、容量−印可電圧特性のゼロバイアス領域の容量
の傾きが緩やかになり、容量の変動幅が低減できる。
【００２８】ゼロバイアス領域の容量の傾きが小さくな
ることにより、ＰＩＮダイオード１０自身の容量の温度
変動および、当該ＰＩＮダイオード１０を回路要素とし
て用いたアンテナ切替えスイッチモジュールの温度特性
の改善および高周波歪み特性の改善等、ＰＩＮダイオー
ド１０の応用機器の性能改善に有効である。
ることにより、ＰＩＮダイオード１０自身の容量の温度
変動および、当該ＰＩＮダイオード１０を回路要素とし
て用いたアンテナ切替えスイッチモジュールの温度特性
の改善および高周波歪み特性の改善等、ＰＩＮダイオー
ド１０の応用機器の性能改善に有効である。
【００２９】例えば、アンテナ切替えモジュールに搭載
した場合、３〜５個のＰＩＮダイオードが使用される
が、本実施の形態のＰＩＮダイオード１０を用いること
により、容量偏差を小さく出来るため、アンテナ切替え
モジュールの性能（例えば、高周波歪み、ノイズ等）の
改善に有効である。
した場合、３〜５個のＰＩＮダイオードが使用される
が、本実施の形態のＰＩＮダイオード１０を用いること
により、容量偏差を小さく出来るため、アンテナ切替え
モジュールの性能（例えば、高周波歪み、ノイズ等）の
改善に有効である。
【００３０】また、従来のプレーナプロセスで製造可能
であるため、メサ構造のように製造工程が複雑化せず、
コスト面でメサ構造等に比べ有利である。
であるため、メサ構造のように製造工程が複雑化せず、
コスト面でメサ構造等に比べ有利である。
【００３１】参考技術として、図８，図９に示すよう
に、ｎ型高濃度基板２０１上のエピタキシャル層２０２
に形成されたｐ型拡散層２０３およびチャネルストッパ
層２０４において、Ｗ２（主ｐｉｎ接合２０３ａの外周
端とチャネルストッパ層２０４の内周端との幅）＞Ｄ
（ｉ層２ｂの幅）、かつＤ２（チャネルストッパ層２０
４の厚さ）＜Ｄとなるように形成された構造では、空乏
層の広がり２０５が変動し、実効面積Ｓ０２が、図７の
破線のように大きく変動しゼロバイアス容量が変動す
る。
に、ｎ型高濃度基板２０１上のエピタキシャル層２０２
に形成されたｐ型拡散層２０３およびチャネルストッパ
層２０４において、Ｗ２（主ｐｉｎ接合２０３ａの外周
端とチャネルストッパ層２０４の内周端との幅）＞Ｄ
（ｉ層２ｂの幅）、かつＤ２（チャネルストッパ層２０
４の厚さ）＜Ｄとなるように形成された構造では、空乏
層の広がり２０５が変動し、実効面積Ｓ０２が、図７の
破線のように大きく変動しゼロバイアス容量が変動す
る。
【００３２】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３４】本発明のダイオードの製造方法によれば、
ｐｉｎ接合のｉ層の抵抗率の変動に関係なく、ゼロバイ
アス時の容量変動を小さくすることができる、という効
果が得られる。
ｐｉｎ接合のｉ層の抵抗率の変動に関係なく、ゼロバイ
アス時の容量変動を小さくすることができる、という効
果が得られる。
【００３５】本発明のダイオードの製造方法によれば、
製造工程を複雑化することなく、ｐｉｎ接合を有するダ
イオードにおけるゼロバイアス時の容量変動を小さくす
ることができる、という効果が得られる。
製造工程を複雑化することなく、ｐｉｎ接合を有するダ
イオードにおけるゼロバイアス時の容量変動を小さくす
ることができる、という効果が得られる。
【００３６】本発明のダイオードの製造方法によれば、
容量の温度変動を小さくすることができる、という効果
が得られる。
容量の温度変動を小さくすることができる、という効果
が得られる。
【図１】本発明の一実施の形態であるダイオードの製造
方法にて製造されるＰＩＮダイオードの構造の一例を示
す略断面図である。
方法にて製造されるＰＩＮダイオードの構造の一例を示
す略断面図である。
【図２】本発明の一実施の形態であるダイオードの製造
方法にて製造されるＰＩＮダイオードの略平面図であ
る。
方法にて製造されるＰＩＮダイオードの略平面図であ
る。
【図３】本発明の一実施の形態であるダイオードの製造
方法の一例を示すフローチャートである。
方法の一例を示すフローチャートである。
【図４】（ａ）〜（ｄ）は、本発明の一実施の形態であ
るダイオードの製造方法の一例を工程順に例示した断面
図である。
るダイオードの製造方法の一例を工程順に例示した断面
図である。
【図５】本発明の一実施の形態であるダイオードの製造
方法にて製造されたＰＩＮダイオードの封止形態の一例
を示す断面図である。
方法にて製造されたＰＩＮダイオードの封止形態の一例
を示す断面図である。
【図６】本発明の一実施の形態であるダイオードの製造
方法にて製造されたＰＩＮダイオードの封止形態の一例
を示す平面図である。
方法にて製造されたＰＩＮダイオードの封止形態の一例
を示す平面図である。
【図７】本発明の一実施の形態であるダイオードの製造
方法にて製造されたＰＩＮダイオードの容量−印可電圧
特性を、参考技術の場合と比較対照して示す線図であ
る。
方法にて製造されたＰＩＮダイオードの容量−印可電圧
特性を、参考技術の場合と比較対照して示す線図であ
る。
【図８】本発明の参考技術であるＰＩＮダイオードの構
造の一例を示す略断面図である。
造の一例を示す略断面図である。
【図９】本発明の参考技術であるＰＩＮダイオードの構
造の一例を示す略平面図である。
造の一例を示す略平面図である。
１ ｎ型高濃度基板 ２ エピタキシャル層 ２ａ 酸化膜 ２ｂ ｉ層 ３ ｐ型拡散層 ３ａ 主ｐｉｎ接合 ４ チャネルストッパ層 ５ 空乏層の広がり ６ 表面保護膜 ７ 表面電極 ８ 最終保護膜 ９ 裏面電極 １０ ＰＩＮダイオード １１ リード １２ リード １３ ボンディングワイヤ １４ 封止樹脂 １４ａ 極性識別マーク ２０１ ｎ型高濃度基板 ２０２ エピタキシャル層 ２０３ ｐ型拡散層 ２０３ａ 主ｐｉｎ接合 ２０４ チャネルストッパ層 ２０５ 空乏層の広がり
Claims (1)
- 【請求項１】 ｐ型半導体層とｎ型半導体層との間に、
真性半導体からなるｉ層を挟んだ構成のｐｉｎ接合を持
つダイオードの製造方法であって、 前記ｐｉｎ接合を取り囲むチャネルストッパを前記ｉ層
よりも深く形成し、 前記ｐｉｎ接合の端部と前記チャネルストッパとの間隔
を、前記ｉ層の厚さよりも短くなるように形成すること
を特徴とするダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069776A JP2001257211A (ja) | 2000-03-14 | 2000-03-14 | ダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069776A JP2001257211A (ja) | 2000-03-14 | 2000-03-14 | ダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257211A true JP2001257211A (ja) | 2001-09-21 |
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ID=18588599
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069776A Pending JP2001257211A (ja) | 2000-03-14 | 2000-03-14 | ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257211A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483612B1 (ko) * | 2002-08-19 | 2005-04-19 | 삼성전기주식회사 | 광 픽업용 포토 다이오드 |
| JP2007306030A (ja) * | 2007-08-07 | 2007-11-22 | Nippon Inter Electronics Corp | 半導体素子の製造方法 |
| US7511316B2 (en) | 2004-03-30 | 2009-03-31 | Sanken Electric Co., Ltd. | Semiconductor device resistive to high voltage and capable of controlling leakage current |
| JP2011159761A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 表面実装型ダイオードとその製造方法 |
-
2000
- 2000-03-14 JP JP2000069776A patent/JP2001257211A/ja active Pending
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| KR100483612B1 (ko) * | 2002-08-19 | 2005-04-19 | 삼성전기주식회사 | 광 픽업용 포토 다이오드 |
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