JP2002124686A

JP2002124686A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2002124686A
Application number: JP2000315279A
Authority: JP
Inventors: Shigeru Shimizu; 茂清水; Tokuo Naito; 徳雄内藤; Kazuhiro Toi; 和宏樋
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-10-16
Filing date: 2000-10-16
Publication date: 2002-04-26

Abstract

(57)【要約】【課題】半導体装置が有するトレンチの側壁に最適な
膜厚の表面保護膜および表面最終保護膜を堆積する。【解決手段】ウエットエッチング法による絶縁膜３の
エッチングと、等方性ガスを用いたドライエッチング法
によるｉ層２およびｎ型高濃度基板１のエッチングとを
組み合わせることにより、その断面形状が、底部が上部
に比べて細い順テーパー形状となるトレンチ溝５を形成
する。ドライエッチング時においては、トレンチ溝５の
断面形状が順テーパー形状となるように、ドライエッチ
ング時のエッチングガスの流量およびエッチング時間を
調節する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術および半導体装置に関し、特に、トレンチ構造を有
する半導体装置の製造およびその半導体装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】近年、デジタル携帯電話などでは、小型
化、低消費電力化、高周波化およびマルチバンド化が急
速に進んでいる。そのため、アンテナスイッチとして用
いられるｐｉｎダイオードに対しては、低電流で動作す
ること、送受信電力の損失が小さいこと、端子間容量が
小さく信号の漏れが少ないこと、および高周波化しても
インピーダンスが大きく変動しないことなどが求められ
ている。

【０００３】上記した低電流動作および送受信電力の損
失低減を目的として、ｐｉｎ接合のｉ層を薄くし、ｉ層
の抵抗値を低減する手段が考えられる。しかしながら、
ｉ層が薄くなるのに伴ってｉ層には空乏層が広がる。空
乏層が広がることによって、ｉ層の接合容量は増大す
る。すなわち、ｉ層の抵抗値とｉ層の接合容量とは反比
例する関係にある。

【０００４】また、上記した端子間容量およびインピー
ダンスは、ｉ層の接合容量の増減に大きな影響を受け
る。つまり、ｉ層の接合容量の低減によって、端子間容
量の低減およびインピーダンス変動の低減を実現するこ
とができる。

【０００５】上記したような、ｉ層の抵抗値の低減とｉ
層の接合容量の低減とを同時に実現する手段として、半
導体基板の主面上においてｐｉｎ接合を形成する積層膜
の周辺に、科学的なエッチングによりトレンチ（溝）を
形成し、続いてそのトレンチの内部を含む半導体基板の
表面に絶縁膜、表面保護膜および表面最終保護膜を形成
するプロセスがある。すなわち、上記した空乏層をトレ
ンチにより遮断し、空乏層が広がった際のｉ層とｐ層と
の接合面積およびｉ層とｎ層との接合面積を小さくする
ことで、ｉ層の接合容量を小さくするものである。

【０００６】ここで、ｐｉｎダイオードおよびｐｉｎ接
合については、たとえば、１９９９年３月２０日、株式
会社日刊工業新聞社発行、「半導体用語大辞典」、ｐ１
２３〜ｐ１２４などに記載がある。

【０００７】

【発明が解決しようとする課題】半導体基板の主面上に
おいてｐｉｎ接合を形成する積層膜の周辺に、ｉ層に広
がる空乏層の遮断を目的としてトレンチを形成し、続い
てそのトレンチの内部を含む半導体基板の表面に絶縁
膜、表面保護膜および表面最終保護膜を形成する従来の
技術においては、以下のような問題を生ずることを本発
明者らは見出した。

【０００８】すなわち、上記したトレンチを形成する際
には、ｉ層に広がる空乏層を遮断することが目的である
ことから、トレンチの形成される深さが管理される。し
かしながら、そのトレンチの側壁の形状が垂直となる場
合や、トレンチの底部の幅が上部の幅より大きい逆テー
パー形状となる場合においては、トレンチの側壁におい
て上記した表面保護膜および表面最終保護膜の膜厚が足
りなくなり、カバレージが低下する問題がある。そのた
め、トレンチ形成部より半導体基板が汚染したり、ダイ
オードの耐圧が劣化する問題へとつながる場合がある。

【０００９】また、トレンチの底部の幅が上部の幅より
大きい逆テーパー形状となる場合においては、トレンチ
の開口部において堆積した表面保護膜および表面最終保
護膜の膜厚が、他の部分に堆積した表面保護膜および表
面最終保護膜の膜厚に比べて厚くなり、オーバーハング
となる問題がある。

【００１０】本発明の目的は、半導体装置が有するトレ
ンチの側壁に最適な膜厚の表面保護膜および表面最終保
護膜を堆積できる技術を提供することにある。

【００１１】また、本発明の他の目的は、トレンチ構造
を有する半導体装置の性能および歩留まりを向上できる
技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、半導体基板の主面上
に第１半導体層を成長させる工程と、前記第１半導体層
の表面に第１絶縁膜を形成する工程と、前記第１絶縁膜
の表面にマスキング層を形成する工程と、前記マスキン
グ層をマスクとして前記第１絶縁膜の不要部分を除去す
る工程と、前記マスキング層をマスクとして前記第１半
導体層および前記半導体基板の不要部分を除去する工程
と、前記マスキング層を除去した後、前記第１絶縁膜を
マスクとして前記第１半導体層に含まれる第１領域また
は前記第１半導体層と前記半導体基板とに含まれる第１
領域を除去し、第１溝部を形成する工程とを含み、前記
第１溝部は底部が上部に比べて細い順テーパー形状に形
成するものである。

【００１５】また、本発明は、（ａ）第１導電型の半導
体基板と第２導電型の第２半導体層とに接合する真性半
導体からなる第１半導体層と、（ｂ）前記第１半導体層
と前記第２半導体層との接合領域を取り囲み、その一部
が前記半導体基板に形成された第１溝部を有し、前記第
１溝部は底部が上部に比べて細い順テーパー形状である
ものである。

【００１６】上記の本発明によれば、半導体装置が有す
る第１溝部を、その底部が上部に比べて細い順テーパー
形状に形成するので、第１溝部の側壁に形成する薄膜の
膜厚が足りなくなることを防ぐことが可能となる。

【００１７】また、上記の本発明によれば、半導体装置
が有する第１溝部を、その底部が上部に比べて細い順テ
ーパー形状に形成するので、第１溝部の内部を含む半導
体基板上に堆積する薄膜の第１溝部の開口部における膜
厚が、他の領域に堆積した薄膜の膜厚に比べて厚くな
り、オーバーハングとなることを防ぐことが可能とな
る。

【００１８】また、上記の本発明によれば、半導体装置
の第１溝部の側壁に形成する薄膜の膜厚が足りなくなる
ことを防ぐことができるので、第１溝部形成部より半導
体装置が汚染することを防ぐことが可能となる。

【００１９】また、上記の本発明によれば、半導体装置
の第１溝部の側壁に形成する薄膜の膜厚が足りなくなる
ことを防ぐことができるので、半導体装置の耐圧が劣化
することを防ぐことが可能となる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２１】（実施の形態１）本実施の形態１は、トレ
ンチ構造を有するｐｉｎダイオード（半導体装置）の製
造方法およびそのｐｉｎダイオードに本発明を適用した
ものである。

【００２２】図１は、上記したｐｉｎダイオードの製造
方法の一例を示したフローチャートである。

【００２３】以下、上記したダイオードの製造方法を図
２〜図１５に従って、工程順に説明する。

【００２４】まず、工程Ｐ１により、ｎ型（第１導電
型）高濃度基板１にエピタキシャル層を成長させること
により、本実施の形態のｐｉｎダイオードのｉ層（第１
半導体層）２を形成する（図２）。このｉ層２は、抵抗
率が約１００Ωｃｍ〜１０００Ωｃｍ程度であり、その
厚さは、たとえば約８μｍ程度とすることを例示でき
る。

【００２５】次に、工程Ｐ２により、ｉ層２の表面に、
たとえばＰＢＦなどのドーピング材料を塗布する。続い
て、約９００℃程度の雰囲気中にてｎ型高濃度基板１を
アニールすることにより、そのｉ層２にＢ（ホウ素）を
ドーピングし、ｐ型（第２導電型）拡散層（第２半導体
層）６を形成する（図８）。続けて、Ｎ₂（窒素）雰囲
気中において、ｎ型高濃度基板１に約１０００℃程度の
熱処理を施すことにより、ｐ型拡散層６、ｉ層２および
ｎ型高濃度基板１によるｐｉｎ接合が形成される（工程
Ｐ３）。

【００２６】続いて、高温低圧ＣＶＤ法により、ｉ層２
の表面に酸化シリコン（ＳｉＯ₂）膜を堆積し、絶縁膜
（第１絶縁膜）３を形成する。

【００２７】次に、工程Ｐ４により、絶縁膜３の表面に
フォトリソグラフィ技術により、フォトレジスト膜（マ
スキング層）４を形成する（図３（ａ））。この時、フ
ォトレジスト膜４は、後述するトレンチ溝５が形成され
る領域の絶縁膜３の表面が露出するように形成する。な
お、図３（ｂ）は、表面の露出した絶縁膜３付近を拡大
して示したものである。

【００２８】続いて、フォトレジスト膜４をマスクにし
たウエットエッチング法により、絶縁膜３をエッチング
する（図４）。この時、絶縁膜３がエッチングされる幅
は、たとえば約５０μｍ程度とする。

【００２９】続いて、フォトレジスト膜４をマスクに
し、等方性ガスを用いたドライエッチング法により、ｉ
層２およびｎ型高濃度基板１の一部をエッチングする
（図５）。この時、ｉ層２およびｎ型高濃度基板１の一
部をエッチングする深さは、ｉ層２の表面から約１０μ
ｍ程度とする。

【００３０】続いて、フォトレジスト膜４を除去した
後、絶縁膜３をマスクにし、等方性ガスを用いたドライ
エッチング法により、領域（第１領域）２Ａをエッチン
グすることにより、トレンチ溝（第１溝部）５を形成す
る（図６）。

【００３１】上記したトレンチ溝５によって、本実施の
形態１のｐｉｎダイオードの完成後（使用時）におい
て、ｉ層２に広がる空乏層を遮断することができる。ま
た、トレンチ溝５を形成し、ｉ層２に広がる空乏層を遮
断することによって、ｉ層２とｎ型高濃度基板１との接
合面積、およびｉ層２と後の工程において形成されるｐ
型拡散層６との接合面積が小さくすることができる。す
なわち、ｉ層２とｎ型高濃度基板１との接合面積、およ
びｉ層２と後の工程において形成されるｐ型拡散層６と
の接合面積を小さくすることによって、ｉ層２の接合容
量を小さくすることが可能となる。

【００３２】上記したトレンチ溝５を形成するに当たっ
ては、図６中に示したトレンチ溝５の底部における角Ｘ
が約４５°〜９０°程度、好ましくは約６０°程度とな
り、トレンチ溝５の開口部における角Ｙが約９０°〜１
３５°程度、好ましくは約１２０°程度となり、トレン
チ溝５の断面形状が、底部が上部に比べて細い順テーパ
ー形状となるように、ドライエッチング時のエッチング
ガスの流量およびエッチング時間を調節する。

【００３３】トレンチ溝５の断面形状が順テーパー形状
となることにより、この後の工程において形成する表面
保護膜７および表面最終保護膜１０の膜厚が、トレンチ
溝５の側壁において足りなくなり、カバレージが低下す
ることを防ぐことができる。表面保護膜７および表面最
終保護膜１０のカバレージが、トレンチ溝５の側壁にお
いて低下することを防ぐことができることから、トレン
チ溝５形成部より本実施の形態１のｐｉｎダイオードが
汚染したり、本実施の形態１のｐｉｎダイオードの耐圧
が劣化することを防ぐことが可能となる。

【００３４】また、トレンチ溝５の断面形状が順テーパ
ー形状となることにより、表面保護膜７および表面最終
保護膜１０のトレンチ溝５の開口部における膜厚が、他
の部分に堆積した表面保護膜７および表面最終保護膜１
０の膜厚に比べて厚くなり、オーバーハングとなること
を防ぐことができる。

【００３５】続いて、絶縁膜３を除去する。ここで、図
７に示すように、上記したトレンチ溝５は、ｎ型高濃度
基板１上において平面リング状となる。なお、図７
（ｂ）は、図７（ａ）中のＢ−Ｂ線における断面図であ
る。

【００３６】次に、工程Ｐ５により、トレンチ溝５の底
面、トレンチ溝５の側面およびｐ型拡散層６を表面酸化
することにより、ＳｉＯ₂膜（酸化シリコン膜）７ａを
形成する。続いて、そのＳｉＯ₂膜７ａの表面に、たと
えばＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）
膜７ｂを堆積することにより、ＳｉＯ₂膜７ａとＰＳＧ
膜７ｂとからなる表面保護膜７を形成する（図９）。

【００３７】次に、工程Ｐ６により、フォトレジスト膜
（図示は省略）をマスクにして表面保護膜７をエッチン
グし、その径が約１００μｍ程度のコンタクトホール８
を形成する（図１０）。この時、コンタクトホール８の
底部にはｐ型拡散層６が露出する。

【００３８】次に、工程Ｐ７により、コンタクトホール
８の内部を含むｎ型高濃度基板１上に、たとえばスパッ
タリング法を用いてＡｌ（アルミニウム）とＳｉ（シリ
コン）とからなる合金膜を堆積する。続けて、フォトレ
ジスト膜（図示は省略）をマスクにして、そのＡｌとＳ
ｉとからなる合金膜をエッチングすることにより、表面
電極９を形成する（図１１）。

【００３９】次に、工程Ｐ８により、ｎ型高濃度基板１
上にＳｉＮ（窒化シリコン）膜を堆積する。続けて、そ
のＳｉＮ膜上にＳｉＯ₂膜を堆積し、ＳｉＮ膜上および
ＳｉＯ₂膜の積層膜からなる表面最終保護膜１０を形成
する。さらに続けて、フォトレジスト膜（図示は省略）
をマスクにし、表面最終保護膜１０をエッチングするこ
とにより、表面電極９の表面を露出させる（図１２）。
表面電極９の露出した表面は、約１２０μｍ程度の円形
となる。

【００４０】次に、表面電極９や表面最終保護膜１０な
どが形成されたｎ型高濃度基板１の主面に、その主面を
保護するためのプラスチックでできた保護テープ（図示
は省略）を貼り付けた後、工程Ｐ９により、ｎ型高濃度
基板１の裏面１１をグラインディングにより研削し、図
１４を用いて後述するパッケージ形態に合わせて、ｎ型
高濃度基板１を薄くする。なお、ｎ型高濃度基板１の裏
面１１を研削した後に、さらにｎ型高濃度基板１の裏面
１１をライトエッチングしてもよい。

【００４１】次に、上記した保護テープを剥がし、ｎ型
高濃度基板１を洗浄した後、工程１０により、ｎ型高濃
度基板１の裏面１１にＡｕ（金）／Ｓｂ（アンチモン）
／Ａｕからなる多層膜（薄膜）を堆積する。続いて、そ
のＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチン
グし、裏面電極１２を形成し、本実施の形態１のｐｉｎ
ダイオード１３を形成する（図１３）。

【００４２】その後、工程１１により、ｎ型高濃度基板
１をダイシングにより分割し、ｐｉｎダイオード１３を
単位素子（半導体チップ）に分割する。続いて、工程１
２により、個々のｐｉｎダイオード１３を封止樹脂によ
り封止し、パッケージングする。

【００４３】上記したパッケージングにおいては、図１
４および図１５に例示するように、リード１４にｐｉｎ
ダイオード１３の裏面電極１２を接続する。そして、表
面電極９を、ボンディングワイヤ１５を介してリード１
６と電気的に接続する。続いて、リード１４の内端部、
リード１６の内端部、ｐｉｎダイオード１３およびボン
ディングワイヤ１５を封止樹脂１７により封止すること
により、リード１４の外端部およびリード１６の外端部
を実装用に外部に露出させたパッケージを形成する。こ
の時、封止樹脂１７の外周面には、カラーバンド等の極
性識別マーク１８が形成される。

【００４４】（実施の形態２）本実施の形態２は、前記
実施の形態１において、図３〜図７を用いて説明したト
レンチ溝５を他の工程により形成したｐｉｎダイオード
（半導体装置）の製造方法に本発明を適用したものであ
る。その他の部材および製造工程は前記実施の形態１と
同様であるので、それら同様の部材および工程について
の説明は省略する。

【００４５】次に、上記したｐｉｎダイオードの製造方
法を図１６〜図２３に従って工程順に説明する。

【００４６】本実施の形態２のｐｉｎダイオードの製造
方法は、前記実施の形態１において図１および図２を用
いて説明した工程Ｐ１による、絶縁膜３を形成する工程
までは同様である。

【００４７】その後、絶縁膜３の表面にフォトリソグラ
フィ技術により、フォトレジスト膜４ａを形成する（図
１６）。

【００４８】続いて、フォトレジスト膜４ａをマスクに
したウエットエッチング法により、絶縁膜３をエッチン
グする（図１７）。この時、絶縁膜３のサイドエッチン
グ幅ｔ₁は、たとえば約５μｍ程度とすることを例示で
きるが、エッチング時間などのウェットエッチング条件
を調節することにより、種々変更可能である。

【００４９】続いて、フォトレジスト膜４ａをマスクに
し、等方性ガスを用いたドライエッチング法により、ｉ
層２の一部をエッチングする（図１８）。この時、ｉ層
２の一部のエッチング深さｔ₂は、ｉ層２の表面から約
２μｍ程度とすることを例示できるが、エッチング時間
やエッチングガスの流量などのドライエッチング条件を
調節することにより、種々変更可能である。

【００５０】続いて、フォトレジスト膜４ａを除去した
後、絶縁膜３をマスクにし、等方性ガスを用いたドライ
エッチング法により、領域２Ａ₁をエッチングすること
により、溝５ａを形成する（図１９）。

【００５１】次に、絶縁膜３の表面にフォトリソグラフ
ィ技術により、フォトレジスト膜４ｂを形成する。続い
て、図１７を用いて説明したウエットエッチングと同様
の工程により、絶縁膜３をエッチングする（図２０）。
この時、絶縁膜３のサイドエッチング幅ｔ₃は、たとえ
ば約５μｍ程度とすることを例示できる。

【００５２】続いて、図１８を用いて説明したドライエ
ッチングと同様の工程により、ｉ層２の一部をエッチン
グする（図２１）。この時、ｉ層２の一部のエッチング
深さｔ₄は、ｉ層２の表面から約２μｍ程度とすること
を例示できる。

【００５３】続いて、図１９を用いて説明したドライエ
ッチングと同様の工程により、領域２Ａ₂をエッチング
することにより、溝５ｂを形成する（図２２）。

【００５４】その後、図１６〜図１９を用いて説明した
ウエットエッチング工程およびドライエッチング工程
を、任意のｎ回繰り返すことにより、所望の深さのトレ
ンチ溝５を形成する。なお、上記したフォトレジスト膜
４ａ、４ｂなどのフォトレジスト膜の形成条件、ウェッ
トエッチング条件（サイドエッチング幅）、およびドラ
イエッチング時のサイドエッチング幅を調節することに
より、所望の幅のトレンチ溝５を形成することができ
る。

【００５５】本実施の形態２においては、トレンチ溝５
を形成するに当たって、図２３中に示した角Ｘ₁〜角Ｘ
ｎが約４５°〜９０°程度、好ましくは約６０°程度と
なり、角Ｙ₁〜角Ｙｎが約９０°〜１３５°程度、好ま
しくは約１２０°程度となり、トレンチ溝５の断面形状
が、全体として底部が上部に比べて細い順テーパー形状
となるように、ドライエッチング時のエッチングガスの
流量およびエッチング時間を調節する。

【００５６】本発明者らの行った実験によれば、図２３
において示したトレンチ溝５の深さＺが約２０μｍ程度
以上となる場合においては、前記実施の形態１において
示したような１回のウエットエッチング工程およびドラ
イエッチング工程によりトレンチ溝５を形成する工程を
用いるより、本実施の形態２において示した複数回のウ
エットエッチング工程およびドライエッチング工程によ
りトレンチ溝５を形成する工程を用いた方が、トレンチ
溝５の断面形状を全体として底部が上部に比べて細い順
テーパー形状に確実にできることがわかった。すなわ
ち、前記実施の形態１において、図６を用いて示したト
レンチ溝５よりも、後の工程において形成する表面保護
膜７および表面最終保護膜１０の膜厚が、トレンチ溝５
の側壁において足りなくなり、カバレージが低下するこ
とを確実に防ぐことができる。それにより、トレンチ溝
５形成部より本実施の形態２のｐｉｎダイオードが汚染
したり、本実施の形態２のｐｉｎダイオードの耐圧が劣
化することを確実に防ぐことが可能となる。

【００５７】この後の工程は、前記実施の形態１におい
て図１および図７〜図１５を用いて示した工程Ｐ３〜Ｐ
１２と同様である。

【００５８】なお、前記実施の形態１において、図１１
を用いて説明した表面電極９は、その径が小さくなるに
つれて、ｐｉｎダイオードの電気的特性も向上させるこ
とができる。しかしながら、本発明者の行った実験によ
れば、表面電極９の径が約５０μｍ程度以下となった場
合においては、図１４を用いて説明したボンディングワ
イヤ１５を表面電極９にボンディングすることが困難に
なることがわかった。そこで、図２４に示すように、リ
ング状に形成されたトレンチ溝５および表面最終保護膜
１０の外部に引き出し電極２０を設け、この引き出し電
極２０と表面電極９とを電気的に接続する、たとえばＡ
ｌからなる配線２１を形成する。引き出し電極２０の径
は、たとえば約１００μｍ程度とすることを例示するこ
とができる。すなわち、ボンディングワイヤ１５を引き
出し電極２０へボンディングすることにより、引き出し
電極２０と配線２１とを介して、表面電極９とボンディ
ングワイヤ１５とを電気的に接続することが可能とな
る。

【００５９】また、図２５に示すように、上記した配線
２１は、トレンチ溝５の内部においては表面最終保護膜
１０の表面に形成される。図２３を用いて説明したよう
に、トレンチ溝５は、その断面形状が、底部が上部に比
べて細い順テーパー形状になる。そのため、トレンチ溝
５の側面および底面においては、配線２１を形成するた
めのＡｌ薄膜を安定して堆積することができる。つま
り、トレンチ溝５の内部に配線２１を形成することが可
能となる。また、トレンチ溝５の内部に配線２１を形成
することが可能となることから、表面電極９と引き出し
電極２０とを配線２１により電気的に接続することが可
能となる。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６１】たとえば、前記実施の形態においては、ｐ
ｉｎダイオードの裏面電極の材質がＡｕ／Ｓｂ／Ａｕか
らなる多層膜である場合について例示したが、Ａｇ
（銀）であってもよい。

【００６２】また、たとえば、前記実施の形態において
は、１個の半導体チップに１個のダイオードが形成され
る場合について例示したが、１個の半導体チップに複数
個のダイオードを形成してもよい。その場合、トレンチ
溝を個々の素子（ダイオード）を電気的に分離すること
に用いてもよい。

【００６３】本発明の半導体装置の製造方法の適用は、
トレンチ構造を有するｐｉｎダイオードの製造に限られ
たものではなく、トレンチ構造を有するＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r）など、トレンチ構造を有する他の半導体装置の製造
に用いることも可能である。

【００６４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）本発明によれば、ｐｉｎダイオードのトレンチ溝
を、底部が上部に比べて細い順テーパー形状に形成する
ので、トレンチ溝の側壁において表面保護膜の膜厚が足
りなくなることを防ぐことができる。（２）本発明によれば、ｐｉｎダイオードのトレンチ溝
を、底部が上部に比べて細い順テーパー形状に形成する
ので、表面保護膜のトレンチ溝の開口部における膜厚
が、他の部分に堆積した表面保護膜の膜厚に比べて厚く
なり、オーバーハングとなることを防ぐことができる。（３）本発明によれば、ｐｉｎダイオードのトレンチ溝
の側壁において表面保護膜の膜厚が足りなくなることを
防ぐことができるので、トレンチ溝形成部よりｐｉｎダ
イオードが汚染することを防ぐことができる。（４）本発明によれば、ｐｉｎダイオードのトレンチ溝
の側壁において表面保護膜の膜厚が足りなくなることを
防ぐことができるので、ｐｉｎダイオードの耐圧が劣化
することを防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
フローを示した説明図である。

【図２】本発明の一実施の形態である半導体装置の製造
方法を示した要部断面図である。

【図３】（ａ）および（ｂ）は、それぞれ図２に続く半
導体装置の製造工程中の要部平面図および要部断面図で
ある。

【図４】図３に続く半導体装置の製造工程中の要部断面
図である。

【図５】図４に続く半導体装置の製造工程中の要部断面
図である。

【図６】図５に続く半導体装置の製造工程中の要部断面
図である。

【図７】（ａ）および（ｂ）は、それぞれ図５に続く半
導体装置の製造工程中の要部平面図および要部断面図で
ある。

【図８】（ａ）および（ｂ）は、それぞれ図７に続く半
導体装置の製造工程中の要部平面図および要部断面図で
ある。

【図９】図８に続く半導体装置の製造工程中の要部断面
図である。

【図１０】（ａ）および（ｂ）は、それぞれ図９に続く
半導体装置の製造工程中の要部平面図および要部断面図
である。

【図１１】（ａ）および（ｂ）は、それぞれ図１０に続
く半導体装置の製造工程中の要部平面図および要部断面
図である。

【図１２】（ａ）および（ｂ）は、それぞれ図１１に続
く半導体装置の製造工程中の要部平面図および要部断面
図である。

【図１３】（ａ）および（ｂ）は、それぞれ図１２に続
く半導体装置の製造工程中の要部平面図および要部断面
図である。

【図１４】図１３に続く半導体装置の製造工程中の要部
断面図である。

【図１５】図１４に続く半導体装置の製造工程中の要部
平面図である。

【図１６】本発明の一実施の形態である半導体装置の製
造方法を示した要部断面図である。

【図１７】図１６に続く半導体装置の製造工程中の要部
断面図である。

【図１８】図１７に続く半導体装置の製造工程中の要部
断面図である。

【図１９】図１８に続く半導体装置の製造工程中の要部
断面図である。

【図２０】図１９に続く半導体装置の製造工程中の要部
断面図である。

【図２１】図２０に続く半導体装置の製造工程中の要部
断面図である。

【図２２】図２１に続く半導体装置の製造工程中の要部
断面図である。

【図２３】図２２に続く半導体装置の製造工程中の要部
断面図である。

【図２４】本発明の一実施の形態である半導体装置の製
造方法を示した要部平面図である。

【図２５】本発明の一実施の形態である半導体装置の製
造方法を示した要部断面図である。

【符号の説明】

１ｎ型（第１導電型）高濃度基板２ｉ層（第１半導体層）２Ａ領域（第１領域）３絶縁膜（第１絶縁膜）４フォトレジスト膜（マスキング層）４ａフォトレジスト膜４ｂフォトレジスト膜５トレンチ溝（第１溝部）５ａ溝５ｂ溝６ｐ型（第２導電型）拡散層（第２半導体層）７表面保護膜７ａＳｉＯ₂膜７ｂＰＳＧ膜８コンタクトホール９表面電極１０表面最終保護膜１１裏面１２裏面電極１３ｐｉｎダイオード（半導体装置）１４リード１５ボンディングワイヤ１６リード１７封止樹脂１８極性識別マーク２０引き出し電極２１配線Ｐ１〜Ｐ１２工程ｔ₁，ｔ₃ サイドエッチング幅ｔ₂，ｔ₄ エッチング深さＸ角Ｘ₁〜Ｘｎ角Ｙ角Ｙ₁〜Ｙｎ角Ｚ深さ

───────────────────────────────────────────────────── フロントページの続き (72)発明者内藤徳雄東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者樋和宏東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面上に第１半導体
層を成長させる工程、（ｂ）前記第１半導体層の表面に
第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜の表
面にマスキング層を形成する工程、（ｄ）前記マスキン
グ層をマスクとして前記第１絶縁膜の不要部分を除去す
る工程、（ｅ）前記マスキング層をマスクとして前記第
１半導体層および前記半導体基板の不要部分を除去する
工程、（ｆ）前記マスキング層を除去した後、前記第１
絶縁膜をマスクとして前記第１半導体層に含まれる第１
領域または前記第１半導体層と前記半導体基板とに含ま
れる第１領域を除去し、第１溝部を形成する工程、を含
み、前記第１溝部は底部が上部に比べて細い順テーパー
形状に形成することを特徴とする半導体装置の製造方
法。
【請求項２】（ａ）半導体基板の主面上に第１半導体
層を成長させる工程、（ｂ）前記第１半導体層の表面に
第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜の表
面にマスキング層を形成する工程、（ｄ）前記マスキン
グ層をマスクとしたウエットエッチングにより前記第１
絶縁膜の不要部分を除去する工程、（ｅ）前記マスキン
グ層をマスクとしたドライエッチングにより前記第１半
導体層および前記半導体基板の不要部分を除去する工
程、（ｆ）前記マスキング層を除去した後、前記第１絶
縁膜をマスクとしたドライエッチングにより前記第１半
導体層に含まれる第１領域または前記第１半導体層と前
記半導体基板とに含まれる第１領域を除去し、第１溝部
を形成する工程、を含み、前記第１溝部は底部が上部に
比べて細い順テーパー形状に形成することを特徴とする
半導体装置の製造方法。
【請求項３】（ａ）半導体基板の主面上に第１半導体
層を成長させる工程、（ｂ）前記第１半導体層の表面に
第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜の表
面にマスキング層を形成する工程、（ｄ）前記マスキン
グ層をマスクとして前記第１絶縁膜の不要部分を除去す
る工程、（ｅ）前記マスキング層をマスクとして前記第
１半導体層の不要部分または前記第１半導体層の不要部
分と前記半導体基板の不要部分とを除去する工程、
（ｆ）前記マスキング層を除去した後、前記第１絶縁膜
をマスクとして前記第１半導体層に含まれる第１領域ま
たは前記第１半導体層と前記半導体基板とに含まれる第
１領域を除去する工程、（ｇ）前記（ｃ）〜（ｆ）工程
を複数回繰り返し、第１溝部を形成する工程、を含み、
前記第１溝部は底部が上部に比べて細い順テーパー形状
に形成することを特徴とする半導体装置の製造方法。
【請求項４】（ａ）半導体基板の主面上に第１半導体
層を成長させる工程、（ｂ）前記第１半導体層の表面に
第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜の表
面にマスキング層を形成する工程、（ｄ）前記マスキン
グ層をマスクとしたウエットエッチングにより前記第１
絶縁膜の不要部分を除去する工程、（ｅ）前記マスキン
グ層をマスクとしたドライエッチングにより前記第１半
導体層の不要部分または前記第１半導体層の不要部分と
前記半導体基板の不要部分とを除去する工程、（ｆ）前
記マスキング層を除去した後、前記第１絶縁膜をマスク
としたドライエッチングにより前記第１半導体層に含ま
れる第１領域または前記第１半導体層と前記半導体基板
とに含まれる第１領域を除去する工程、（ｇ）前記
（ｃ）〜（ｆ）工程を複数回繰り返し、第１溝部を形成
する工程、を含み、前記第１溝部は底部が上部に比べて
細い順テーパー形状に形成することを特徴とする半導体
装置の製造方法。
【請求項５】第１導電型の半導体基板と第２導電型の
第２半導体層とに接合する真性半導体からなる第１半導
体層が形成され、前記第１半導体層と前記第２半導体層
との接合領域を取り囲み、その一部が前記半導体基板に
形成された第１溝部を有する半導体装置であって、前記
第１溝部は底部が上部に比べて細い順テーパー形状であ
ることを特徴とする半導体装置。