JP2007194394A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】PINダイオードのチップを製造する工程において、CVD法によりn++型高濃度基板1上にPSG膜9を堆積し、低圧熱CVD法によりPSG膜9上にSi3N4膜10を堆積することによって、PSG膜9およびSi3N4膜10からなる表面保護膜を形成する。また、p++型半導体領域5と電気的に接続する表面電極12は、Si3N4膜10の成膜後に形成する。
【選択図】図7
Description
(a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
を含む。
本実施の形態1の半導体装置は、たとえばPINダイオードを含むものである。この本実施の形態1の半導体装置の製造工程について図1〜図9を用いて説明する。
図11および図12は、それぞれ本実施の形態2のPINダイオードの要部断面図であり、それぞれ異なる構造のPINダイオードを図示している。
2 I層
2A 溝
3 酸化シリコン膜
4 開口部
5 p++型半導体領域(第1半導体層)
6 酸化シリコン膜
7 開口部
8 n++型ガードリング領域
9 PSG膜
10 Si3N4膜
11 開口部
12 表面電極(第1電極)
13 裏面電極
14 チップ
15 リード
16 ボンディングワイヤ
17 リード
18 封止樹脂
P1〜P16 工程
Claims (5)
- (a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - (a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
を含み、
前記Si3N4膜は、低圧熱CVD法で形成することを特徴とする半導体装置の製造方法。 - PINダイオードを含む半導体装置の製造方法であって、
(a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
(e)前記(c)工程後かつ前記(d)工程前に前記表面保護膜に熱処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。 - PINダイオードを含む半導体装置の製造方法であって、
(a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
(e)前記(d)工程後、前記高濃度基板を切断して複数の半導体チップを形成する工程、
(f)前記複数の半導体チップの各々に高温を伴う第1処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。 - PINダイオードを含む半導体装置の製造方法であって、
(a)第1導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
(b)前記高抵抗エピタキシャル層上に第2導電型の第1半導体層を形成する工程、
(c)前記第1半導体層の形成後、前記高濃度基板上にSi3N4膜を含む表面保護膜を形成する工程、
(d)前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第1半導体層と電気的に接続するアルミニウムを主成分とする第1電極を形成する工程、
を含み、
前記Si3N4膜は、低圧熱CVD法で形成することを特徴とする半導体装置の製造方法。
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JP2006010834A JP2007194394A (ja) | 2006-01-19 | 2006-01-19 | 半導体装置の製造方法 |
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2006
- 2006-01-19 JP JP2006010834A patent/JP2007194394A/ja active Pending
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