JPH10107299A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10107299A JPH10107299A JP8277186A JP27718696A JPH10107299A JP H10107299 A JPH10107299 A JP H10107299A JP 8277186 A JP8277186 A JP 8277186A JP 27718696 A JP27718696 A JP 27718696A JP H10107299 A JPH10107299 A JP H10107299A
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Abstract
(57)【要約】
【課題】 パルス状の高電圧が印加されるＰＩＮ型構造
の半導体装置を提供する。 【解決手段】 不純物濃度の高いＰ型半導体領域とＮ型
半導体領域の間に積層された不純物濃度が非常に低いＩ
層領域を有し、Ｉ層領域とＰ型あるいはＮ型半導体領域
との接合面を露出する側面を有する半導体装置におい
て、Ｐ型及びＮ型半導体領域と接触し、Ｉ層領域表面に
被覆する薄層を備える。この薄層は、不純物濃度の高い
半導体領域あるいは金属薄膜からなり、かつ薄く形成さ
れることで、Ｐ型、Ｎ型半導体領域間にパルス状の電圧
が印加されるとき、半導体装置の電流経路となることは
ないが、蓄積された電荷の流出経路として作用し、素子
破壊を防ぐことができる。
の半導体装置を提供する。 【解決手段】 不純物濃度の高いＰ型半導体領域とＮ型
半導体領域の間に積層された不純物濃度が非常に低いＩ
層領域を有し、Ｉ層領域とＰ型あるいはＮ型半導体領域
との接合面を露出する側面を有する半導体装置におい
て、Ｐ型及びＮ型半導体領域と接触し、Ｉ層領域表面に
被覆する薄層を備える。この薄層は、不純物濃度の高い
半導体領域あるいは金属薄膜からなり、かつ薄く形成さ
れることで、Ｐ型、Ｎ型半導体領域間にパルス状の電圧
が印加されるとき、半導体装置の電流経路となることは
ないが、蓄積された電荷の流出経路として作用し、素子
破壊を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス電圧が印加
される半導体装置に関し、特に高電圧のパルス電圧が印
加されるメサ型ダイオード構造等の半導体装置に関す
る。
される半導体装置に関し、特に高電圧のパルス電圧が印
加されるメサ型ダイオード構造等の半導体装置に関す
る。
【０００２】
【従来の技術】レーダーシステムでは１つのアンテナを
送信用、受信用に共用しており、発振器から放射された
大電力のマイクロ波が高感度の受信部に入り込んで受信
部のミキサダイオード等を破損する危険があるため、ダ
イオードリミッタを結合させて受信部を保護している。
ダイオードリミッタは、大電力のマイクロ波が入るとイ
ンピーダンスが変化して所定のレベル以上のマイクロ波
を透過させないように動作する。具体的には、ＰＩＮダ
イオードの両端が導波管に直流的に短絡されていて、Ｐ
ＩＮダイオードに大電力のマイクロ波が印加すると、Ｐ
ＩＮダイオードのＰ層及びＮ層からＩ層へキャリアが注
入され、ＰＩＮダイオードのインピーダンスが小さくな
る。その結果、マイクロ波の反射面を形成することによ
り、リミッティングが行われる。
送信用、受信用に共用しており、発振器から放射された
大電力のマイクロ波が高感度の受信部に入り込んで受信
部のミキサダイオード等を破損する危険があるため、ダ
イオードリミッタを結合させて受信部を保護している。
ダイオードリミッタは、大電力のマイクロ波が入るとイ
ンピーダンスが変化して所定のレベル以上のマイクロ波
を透過させないように動作する。具体的には、ＰＩＮダ
イオードの両端が導波管に直流的に短絡されていて、Ｐ
ＩＮダイオードに大電力のマイクロ波が印加すると、Ｐ
ＩＮダイオードのＰ層及びＮ層からＩ層へキャリアが注
入され、ＰＩＮダイオードのインピーダンスが小さくな
る。その結果、マイクロ波の反射面を形成することによ
り、リミッティングが行われる。
【０００３】ダイオードリミッタを構成するメサ型ＰＩ
Ｎダイオードの断面図を図７に示す。図において、１は
不純物濃度の高いＰ型領域、２は不純物が添加されてい
ないＩ層領域、３は不純物濃度の高いＮ型領域、４はＰ
型領域１のオーム性接触する金属電極、５はＮ型領域３
にオーム性接触する金属電極である。
Ｎダイオードの断面図を図７に示す。図において、１は
不純物濃度の高いＰ型領域、２は不純物が添加されてい
ないＩ層領域、３は不純物濃度の高いＮ型領域、４はＰ
型領域１のオーム性接触する金属電極、５はＮ型領域３
にオーム性接触する金属電極である。
【０００４】図に示すように、メサ型ＰＩＮダイオード
は、メサ部側面にＰ型領域１とＩ層領域２の接合面、及
びＮ型領域３とＩ層領域２の接合面が露出した形状とな
っている。このような構造のＰＩＮダイオードに数ＫＷ
から１０ＫＷ程度の高電力のマイクロ波パルスが印加さ
れると、界面で放電が起こり、バルクの絶縁破壊限界以
下で素子が破壊してしまう。
は、メサ部側面にＰ型領域１とＩ層領域２の接合面、及
びＮ型領域３とＩ層領域２の接合面が露出した形状とな
っている。このような構造のＰＩＮダイオードに数ＫＷ
から１０ＫＷ程度の高電力のマイクロ波パルスが印加さ
れると、界面で放電が起こり、バルクの絶縁破壊限界以
下で素子が破壊してしまう。
【０００５】このような現象は、マイクロ波電力を印加
する場合に限らず、図８に示すような不純物濃度の高い
Ｐ型領域１、不純物濃度の低いＩ層領域、不純物濃度の
高いＮ型領域３を積層し、金属電極４及び５間に高電圧
を印加すると同時に、接合面にレーザー光パルスを照射
し、素子を導通させるフォトコンダクティブスイッチ素
子においても生じる。即ち、Ｐ型領域１とＮ型領域３間
に高電圧を印加することにより、素子表面で、フラッシ
ュオーバーと呼ばれる放電に類似した電流が流れ、バル
クの絶縁破壊限界以下で素子が破壊してしまう。
する場合に限らず、図８に示すような不純物濃度の高い
Ｐ型領域１、不純物濃度の低いＩ層領域、不純物濃度の
高いＮ型領域３を積層し、金属電極４及び５間に高電圧
を印加すると同時に、接合面にレーザー光パルスを照射
し、素子を導通させるフォトコンダクティブスイッチ素
子においても生じる。即ち、Ｐ型領域１とＮ型領域３間
に高電圧を印加することにより、素子表面で、フラッシ
ュオーバーと呼ばれる放電に類似した電流が流れ、バル
クの絶縁破壊限界以下で素子が破壊してしまう。
【０００６】
【発明が解決しようとする課題】以上のように、不純物
濃度の高い２つの半導体領域間に不純物濃度の低い半導
体領域が積層された構造の素子にパルス状の電圧を印加
して使用する半導体装置において、印加される電圧が大
きくなると、その接合面で放電し、素子破壊が起こると
いう問題があった。本発明は、上記問題点を解消し、高
耐圧の半導体装置を提供することを目的とする。
濃度の高い２つの半導体領域間に不純物濃度の低い半導
体領域が積層された構造の素子にパルス状の電圧を印加
して使用する半導体装置において、印加される電圧が大
きくなると、その接合面で放電し、素子破壊が起こると
いう問題があった。本発明は、上記問題点を解消し、高
耐圧の半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため、不純物濃度の高い第１の半導体領域及び第２
の半導体領域の間に積層された不純物濃度の低い第３の
半導体領域を有し、該第３の半導体領域と前記第１及び
第２の半導体領域との接合面を外部に露出する側面を有
する半導体装置において、前記側面に、前記第１及び第
２の半導体領域と接触し、かつ前記第３の半導体領域表
面を被覆する薄層を備え、該薄層は、前記第３の半導体
領域より抵抗率が小さい物質からなり、かつ抵抗値が大
きくなる厚さとし、前記第１及び第２の半導体領域間に
電圧が印加されたとき、前記第３の半導体領域が主電流
経路となり、前記薄層は主電流経路とならないように構
成することにより、パルス状の電圧が印加される半導体
装置の動作には影響を与えることなく、界面に発生した
電荷を放出することができる。
するため、不純物濃度の高い第１の半導体領域及び第２
の半導体領域の間に積層された不純物濃度の低い第３の
半導体領域を有し、該第３の半導体領域と前記第１及び
第２の半導体領域との接合面を外部に露出する側面を有
する半導体装置において、前記側面に、前記第１及び第
２の半導体領域と接触し、かつ前記第３の半導体領域表
面を被覆する薄層を備え、該薄層は、前記第３の半導体
領域より抵抗率が小さい物質からなり、かつ抵抗値が大
きくなる厚さとし、前記第１及び第２の半導体領域間に
電圧が印加されたとき、前記第３の半導体領域が主電流
経路となり、前記薄層は主電流経路とならないように構
成することにより、パルス状の電圧が印加される半導体
装置の動作には影響を与えることなく、界面に発生した
電荷を放出することができる。
【０００８】また、薄層を不純物濃度の高い第４の半導
体領域、あるいは金属薄膜で構成することにより、簡便
な方法で本発明の半導体装置を形成することができる。
体領域、あるいは金属薄膜で構成することにより、簡便
な方法で本発明の半導体装置を形成することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、ＰＩＮ型ダイオードを例に取り説明する。シリコン
半導体からなる１０19〜１０20／cm3オーダーに不純物
が添加され、厚さ２ミクロン程度のＰ型領域１、不純物
を添加しない厚さ２５ミクロン程度のＩ層領域２及び１
０19／cm3オーダーに不純物が添加され、厚さ１５０ミ
クロン程度のＮ型領域３が積層された半導体基板を用意
する。Ｐ型領域１表面に窒化膜６を堆積させ、通常のホ
トリソグラフ法により、直径が１８０ミクロン程度の円
形パターンを形成する（図１）。
て、ＰＩＮ型ダイオードを例に取り説明する。シリコン
半導体からなる１０19〜１０20／cm3オーダーに不純物
が添加され、厚さ２ミクロン程度のＰ型領域１、不純物
を添加しない厚さ２５ミクロン程度のＩ層領域２及び１
０19／cm3オーダーに不純物が添加され、厚さ１５０ミ
クロン程度のＮ型領域３が積層された半導体基板を用意
する。Ｐ型領域１表面に窒化膜６を堆積させ、通常のホ
トリソグラフ法により、直径が１８０ミクロン程度の円
形パターンを形成する（図１）。
【００１０】窒化膜６をマスクに、Ｎ型拡散領域３が露
出するまで、Ｐ型拡散領域１及びＩ層領域２をフッ酸、
硝酸、酢酸の混合液を使ってエッチングし、メサ部を形
成する（図２）。次に、全面にリンを不純物として含む
ＳＯＧ（スピンオングラス）膜７を塗布し、加熱処理を
行う。この加熱処理は、窒素雰囲気、２００℃、３０分
間、その後、窒素雰囲気、９００℃、３０秒間行った。
その結果、メサ部のＳＯＧ膜下の半導体基板表面には、
ＳＯＧ膜６に含まれていた不純物リンが拡散した拡散領
域８が形成される（図３）。
出するまで、Ｐ型拡散領域１及びＩ層領域２をフッ酸、
硝酸、酢酸の混合液を使ってエッチングし、メサ部を形
成する（図２）。次に、全面にリンを不純物として含む
ＳＯＧ（スピンオングラス）膜７を塗布し、加熱処理を
行う。この加熱処理は、窒素雰囲気、２００℃、３０分
間、その後、窒素雰囲気、９００℃、３０秒間行った。
その結果、メサ部のＳＯＧ膜下の半導体基板表面には、
ＳＯＧ膜６に含まれていた不純物リンが拡散した拡散領
域８が形成される（図３）。
【００１１】フッ酸エッチングを行い、ＳＯＧ膜７をエ
ッチング除去し、半導体表面を露出させる。その後、窒
素雰囲気、１１００℃、２時間の熱処理を行うことによ
り、先に形成した拡散領域８の熱拡散を行う。その後、
フッ酸、硝酸、酢酸の混合液でメサ部の半導体基板表面
をスライトエッチングすることで、表面の不純物濃度が
４×１０13〜５×１０15／cm3で厚さ０．５〜１ミクロ
ン程度の薄層９を形成する（図４）。
ッチング除去し、半導体表面を露出させる。その後、窒
素雰囲気、１１００℃、２時間の熱処理を行うことによ
り、先に形成した拡散領域８の熱拡散を行う。その後、
フッ酸、硝酸、酢酸の混合液でメサ部の半導体基板表面
をスライトエッチングすることで、表面の不純物濃度が
４×１０13〜５×１０15／cm3で厚さ０．５〜１ミクロ
ン程度の薄層９を形成する（図４）。
【００１２】窒化膜６を除去した後、Ｐ型領域１表面に
電極４を形成し、Ｎ型領域３表面にも電極５を形成した
後、素子を分離し、ＰＩＮダイオードを完成する（図
５）。
電極４を形成し、Ｎ型領域３表面にも電極５を形成した
後、素子を分離し、ＰＩＮダイオードを完成する（図
５）。
【００１３】このように形成した薄層９は、Ｉ層領域２
と比較して、不純物濃度が大きいため、抵抗率は低くな
る。しかし、その厚さは薄いため、抵抗が大きくなる。
従って、電極４、５間にパルス状の電圧が印加される
と、Ｉ層領域２が電流経路となり、薄層９が電流経路と
なることはない。一方、高電圧が印加され、Ｐ型領域あ
るいはＮ型領域とＩ層領域の界面に蓄積された電荷は、
印加されるパルス幅に比べて非常に遅い時定数をもっ
て、薄層９を通り接触するＰ型領域あるいはＮ型領域に
流出し、放電による素子破壊を防止することができる。
と比較して、不純物濃度が大きいため、抵抗率は低くな
る。しかし、その厚さは薄いため、抵抗が大きくなる。
従って、電極４、５間にパルス状の電圧が印加される
と、Ｉ層領域２が電流経路となり、薄層９が電流経路と
なることはない。一方、高電圧が印加され、Ｐ型領域あ
るいはＮ型領域とＩ層領域の界面に蓄積された電荷は、
印加されるパルス幅に比べて非常に遅い時定数をもっ
て、薄層９を通り接触するＰ型領域あるいはＮ型領域に
流出し、放電による素子破壊を防止することができる。
【００１４】図６に上記方法により薄層を備えたＰＩＮ
ダイオード（本願構造）と薄層の無いＰＩＮダイオード
（従来構造）を装着したダイオードリミッタの耐電力試
験結果を示す。○印は素子の破損が無い場合、×印は素
子が破損した場合を示す。試験は、ＰＩＮダイオードの
両端が導波管に直流的に短絡された構造のダイオードリ
ミッタに、周波数９．４ＧＨｚ、５ｋＷ、８ｋＷのマイ
クロ波を導入して行った。図に示すように、従来構造の
ＰＩＮダイオードでは、５ｋＷでは２０％、８ｋＷでは
５０％の素子が破損するのに対し、本願構造のＰＩＮダ
イオードは破損が全く見られず、本願発明の効果の大き
いことが確認された。
ダイオード（本願構造）と薄層の無いＰＩＮダイオード
（従来構造）を装着したダイオードリミッタの耐電力試
験結果を示す。○印は素子の破損が無い場合、×印は素
子が破損した場合を示す。試験は、ＰＩＮダイオードの
両端が導波管に直流的に短絡された構造のダイオードリ
ミッタに、周波数９．４ＧＨｚ、５ｋＷ、８ｋＷのマイ
クロ波を導入して行った。図に示すように、従来構造の
ＰＩＮダイオードでは、５ｋＷでは２０％、８ｋＷでは
５０％の素子が破損するのに対し、本願構造のＰＩＮダ
イオードは破損が全く見られず、本願発明の効果の大き
いことが確認された。
【００１５】薄層９を形成する方法は、ＳＯＧ膜に含ま
れる不純物を拡散させる方法に限らず、メサエッチング
後、他の熱拡散法やイオン注入法により形成することが
できる。これらの方法はいずれも、通常の半導体装置の
製造手法であるため、再現性や歩留り良く形成すること
ができる。
れる不純物を拡散させる方法に限らず、メサエッチング
後、他の熱拡散法やイオン注入法により形成することが
できる。これらの方法はいずれも、通常の半導体装置の
製造手法であるため、再現性や歩留り良く形成すること
ができる。
【００１６】また、半導体領域で構成する代わりに、金
属薄膜であっても良い。金属薄膜を形成する場合は、窒
化膜６をマスクにメサエッチングを行った後、全面に金
属薄膜を形成し、窒化膜６をエッチング除去することに
よって、窒化膜６上に形成された金属薄膜を除去するこ
とにより形成することができる。金属薄膜で薄層を形成
する方法は、半導体領域で形成する場合と比較して、形
成する金属膜厚のみを制御すればよいため、製造方法が
より簡便となる。尚、形成する金属膜厚は、金属の抵抗
率によって適宜設定すればよい。
属薄膜であっても良い。金属薄膜を形成する場合は、窒
化膜６をマスクにメサエッチングを行った後、全面に金
属薄膜を形成し、窒化膜６をエッチング除去することに
よって、窒化膜６上に形成された金属薄膜を除去するこ
とにより形成することができる。金属薄膜で薄層を形成
する方法は、半導体領域で形成する場合と比較して、形
成する金属膜厚のみを制御すればよいため、製造方法が
より簡便となる。尚、形成する金属膜厚は、金属の抵抗
率によって適宜設定すればよい。
【００１７】以上、メサ構造のＰＩＮ型ダイオードを例
に説明を行ったが、本発明は、この構造に限定されるも
のではなく、種々変更することができる。例えば、Ｐ型
領域の代わりにＮ型領域を、Ｎ型領域の代わりにＰ型領
域を形成しても良い。即ち、ＰＩＮ型構造の代わりに、
ＰＩＰ型、ＮＩＮ型構造であっても良い。また、Ｉ層領
域は、意図的に不純物を添加しないで形成した半導体領
域を示しているが、現実には微小の不純物が混入し、Ｎ
型あるいはＰ型の導電型を示すことになる。従って、不
純物濃度が非常に小さい範囲であれば、いずれかの導電
型を示すものであっても良い。また薄層の導電型は限定
されないが、実験的には、ＰＮＮ型構造のＰＩＮダイオ
ードでは、Ｐ型よりＮ型の拡散領域を形成する方が高耐
圧化することが確かめられた。
に説明を行ったが、本発明は、この構造に限定されるも
のではなく、種々変更することができる。例えば、Ｐ型
領域の代わりにＮ型領域を、Ｎ型領域の代わりにＰ型領
域を形成しても良い。即ち、ＰＩＮ型構造の代わりに、
ＰＩＰ型、ＮＩＮ型構造であっても良い。また、Ｉ層領
域は、意図的に不純物を添加しないで形成した半導体領
域を示しているが、現実には微小の不純物が混入し、Ｎ
型あるいはＰ型の導電型を示すことになる。従って、不
純物濃度が非常に小さい範囲であれば、いずれかの導電
型を示すものであっても良い。また薄層の導電型は限定
されないが、実験的には、ＰＮＮ型構造のＰＩＮダイオ
ードでは、Ｐ型よりＮ型の拡散領域を形成する方が高耐
圧化することが確かめられた。
【００１８】また、マイクロ波用に用いられるダイオー
ドに限らず、フォトコンダクティブスイッチ素子のよう
な高濃度に不純物が添加された２つの領域の間に不純物
濃度の低い領域が積層された構造を有し、高濃度に不純
物が添加された領域間に、パルス状の高電圧が印加され
る構造の素子に対する素子破壊を防止する手段として効
果的である。
ドに限らず、フォトコンダクティブスイッチ素子のよう
な高濃度に不純物が添加された２つの領域の間に不純物
濃度の低い領域が積層された構造を有し、高濃度に不純
物が添加された領域間に、パルス状の高電圧が印加され
る構造の素子に対する素子破壊を防止する手段として効
果的である。
【００１９】
【発明の効果】以上説明したように本発明によれば、素
子動作に影響を与えることなく、放電等が発生する前
に、発生した電荷を流出させることができるので、素子
破壊を防止することができる。本発明の半導体装置は、
通常の半導体装置の製造手法により、簡便に形成するこ
とができ、再現性や歩留り良く形成することができる。
子動作に影響を与えることなく、放電等が発生する前
に、発生した電荷を流出させることができるので、素子
破壊を防止することができる。本発明の半導体装置は、
通常の半導体装置の製造手法により、簡便に形成するこ
とができ、再現性や歩留り良く形成することができる。
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図４】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図５】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図６】本発明の半導体装置と従来の半導体装置の耐電
力性を比較する表である。
力性を比較する表である。
【図７】従来のＰＩＮ型ダイオードの断面図である。
【図８】従来のホトコンダクティブスイッチ素子の斜視
図である。
図である。
１ Ｐ型領域 ２ Ｉ層領域 ３ Ｎ型領域 ４、５ 電極 ６ 窒化膜 ７ ＳＯＧ膜 ８ 拡散領域 ９ 薄層
Claims (3)
- 【請求項１】 不純物濃度の高い第１の半導体領域及び
第２の半導体領域の間に積層された不純物濃度の低い第
３の半導体領域を有し、該第３の半導体領域と前記第１
及び第２の半導体領域との接合面を外部に露出する側面
を有する半導体装置において、 前記側面に、前記第１及び第２の半導体領域と接触し、
かつ前記第３の半導体領域表面を被覆する薄層を備え、 該薄層は、前記第３の半導体領域より抵抗率が小さい物
質からなり、かつ抵抗値が大きくなる厚さとし、 前記第１及び第２の半導体領域間に電圧が印加されたと
き、前記第３の半導体領域が主電流経路となり、前記薄
層は主電流経路とならないことを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、前
記薄層は、不純物濃度の高い第４の半導体領域であるこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記薄層は、金属薄膜であることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277186A JPH10107299A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277186A JPH10107299A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107299A true JPH10107299A (ja) | 1998-04-24 |
Family
ID=17580014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277186A Pending JPH10107299A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069632A1 (ja) * | 2005-12-14 | 2007-06-21 | The Kansai Electric Power Co., Inc. | 炭化珪素バイポーラ型半導体装置 |
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2016134386A (ja) * | 2015-01-15 | 2016-07-25 | ソニー株式会社 | 光電変換素子及び撮像装置 |
-
1996
- 1996-09-27 JP JP8277186A patent/JPH10107299A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069632A1 (ja) * | 2005-12-14 | 2007-06-21 | The Kansai Electric Power Co., Inc. | 炭化珪素バイポーラ型半導体装置 |
| US8154026B2 (en) | 2005-12-14 | 2012-04-10 | Central Research Institute Of Electric Power Industry | Silicon carbide bipolar semiconductor device |
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2016134386A (ja) * | 2015-01-15 | 2016-07-25 | ソニー株式会社 | 光電変換素子及び撮像装置 |
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