JPH10209151A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
N膜中の電荷トラップの充放電による耐圧の変動,ドレ
イン電流の減少といった素子特性劣化や、保護膜と半導
体の界面に存在する界面準位に起因するゲートラグ,膜
ストレスによるしきい値電圧の変動を改善する。 【解決手段】 ゲート電極5とドレイン電極7やソース
電極6以外の半導体表面上の部分を覆うSiN膜9を触
媒CVD法を用いて成膜する。プラズマCVD法により
成膜した場合と比べてゲートリーク電流の増大や、プラ
ズマダメージによるゲートラグが抑制される。また、S
iN膜9中の水素濃度が低減されるため、耐圧の変動も
抑制される。また、SiN膜9のストレスが従来のSi
nより1/10程度に低減されるため、しきい値電圧の
変動も低減される。
Description
方法に関し、特に、化合物半導体材料を用いた半導体装
置の製造方法に関する。
リン(InP)などの化合物半導体材料は、シリコン
(Si)に比べて電子の移動度が高いことから、これら
の材料を用いたマイクロ波,ミリ波帯の高出力FETの
研究開発が盛んに行われている。これらの化合物半導体
高出力FETにおいて、通電に伴いドレイン電流が減少
し、出力電力が低下してしまうことがある。これは、通
電に伴い電気化学的反応による半導体表面の酸化が進行
し、素子能動層が侵食されるためであり、シリコン窒化
膜(SiN)を表面保護膜に用いることにより回避でき
ることが報告されている(エレクトロニクス・レター
ズ)Electronics Letters),第2
1巻,第3号,115頁〜116頁,1985年)。図
4は従来の高出力GaAsFETの製造方法を工程順に
示す断面図である。図4には、MESFET(Meta
l−Semiconductor Field Eff
ectTrausistor)型のFETの製造方法を
示している。
縁性GaAs基板1上にフォトレジスト等のマスクパタ
ーン8が形成され、厚さ約300nmのn型GaAs層
2の一部をエッチングしてリセス溝3が形成される。
aAs層2上の全面に厚さ約30nmのSiN膜20が
例えばモノシラン(SiH4)とアンモニア(NH3)を
原料ガスとして用いたプラズマCVD法により堆積さ
れ、これをフォトレジスト等をマスクとしたエッチング
により加工してSiN膜20に開口部4が形成される。
板1の全面にWSi等の金属膜がスパッタ法により成膜
され、これをフォトレジスト等をマスクとしたエッチン
グにより加工してゲート電極5が形成される。
iN膜20の一部をフォトレジスト等をマスクとしたエ
ッチングにより開口し、ソース電極6及びドレイン電極
7がリフトオフ法により形成されることにより、図4
(d)に示すような構造のMESFETが得られる。
イポーラトランジスタ(HBT)は、近年マイクロ波、
あるいはミリ波帯の高出力電力増幅器への応用が期待さ
れており、研究開発が盛んに行われている。このうち最
も開発が進んでいるのは、エミッタトップ型のAlGa
As/GaAsHBTであり、メサ型の素子構造を有す
る。
めに素子の微細化を図ったときには、ベース電流のうち
ミッタメサのエッジ部分における再結合電流が占める割
合が相対的に増大し、電流利得が低下するという、いわ
ゆるエミッタサイズ効果が問題となる。
タメサ周囲に厚さ50nm程度の外部ベース保護層を設
けるガードリング技術があり、例えば特開平4−286
126号公報には、このような外部ベース保護層を有す
るHBTの製造方法が開示されている。
るようなFETでは、表面保護膜の成膜にはプラズマC
VD法が用いられており、成膜時にGaAs基板1の表
面は、プラズマダメージを受ける。このため、ダメージ
を受けた部分では、GaとAsの結合が弱くなり、通電
時にAsが埀離して、図5に示すようにゲート・ドレイ
ン間に低抵抗層10が形成される。このため、通電した
ときに、低抵抗層10によりゲートリーク電流が増大し
て耐圧の劣化を引き起こすという問題が発生する。
表面には電荷トラップが形成され、素子の高周波動作時
に、これらの電荷トラップが素子動作周波数よりも遅い
時定数をもって充放電することにより、高周波動作時に
おける実効的なドレイン電流が減少してしまう(ゲート
ラグ)という問題も発生する。
たSiN膜20は、膜中に20〜30atom%程度の
水素を含むが、これらの未反応の水素に起因してSiN
膜20中には電荷トラップが形成され、通電時に、これ
らのトラップが充放電することによる耐圧の変動も問題
となる。
SiN膜20は、3×109dyn/cm2程度の内部圧
縮応力を持つため、SiNとGaAsの界面における応
力により、GaAs基板内にはピエゾ電荷が発生し、短
ゲートFETしきい値電圧の変動要因になるという問題
もある。
ロ接合バイポーラトランジスタ(HBT)では、外部ベ
ース保護層を精度よく形成するために、エミッタ層とベ
ース層の間に狭バンドギャップ材料であるInGaAs
層を挿入した形の結晶構造を用いねばならず、素子動作
時にInGaAsに電子が蓄積してポテンシャルバリア
が形成され、エミッタ電流の低下を引き起こすという問
題がある。また、結晶構造が複雑なため、これらを積層
する際の成長プロセスの複雑化,製造コストの上昇を招
くという問題もある。
電流の増大や耐圧の変動,ドレイン電流の減少といった
素子特性劣化や、保護膜と半導体の界面に存在する界面
準位に起因するゲートラグ,膜ストレスによるしきい値
電圧の変動といった問題を改善し、さらに結晶構造の変
更や複雑化を伴うことなく、簡便にエミッタサイズ効果
の抑制されたメサ型の半導体装置の製造方法を提供する
ことにある。
め、本発明に係る半導体装置の製造方法は、電極以外の
部分に露出した半導体上に高抵抗材料薄膜を有する半導
体装置の製造方法であって、前記薄膜のうち半導体に接
触している部分を触媒CVD法を用いて成膜する。
性化された水素を含むガスを吹き付けて表面をクリーニ
ングする。
触している部分に、酸素を含まない材料を成膜する。
表面と接触することにより、活性化される。活性化され
た原料ガスの反応は、熱CVDと同様である。触媒体温
度の増減により、原料ガスの反応を半導体基板温度とは
独立に制御できるため、熱CVDよりも低い基板温度に
て熱CVDと同質の膜を得ることができる。
て図面を参照して詳細に説明する。
1を製造工程順に示す断面図である。図1には、MES
FET(Metal−Semiconductor F
ield Effect Transistor)型の
FETの製造方法を示しているが、高電子移動度トラン
ジスタ(HEMT),ヘテロ構造FET(HFET)な
ど他の結晶構造を有するFETや、絶縁ゲートFETな
どのゲート電極構造の異なるFETの製造方法にも適用
することが可能である。
ドレイン電極7やソース電極6以外の半導体表面上の部
分を覆う表面保護膜(具体的にはSiN膜)9を触媒C
VD法を用いて成膜することを特徴とするものである。
具体的に説明すると、まず図1(a)に示すように、半
絶縁性GaAs基板1上にフォトレジスト等のマスクパ
ターン8を形成し、n型GaAs層2の一部をエッチン
グしてリセス溝3を形成する。
s層2上の全面に高抵抗膜9を触媒CVD法により堆積
する。通電時の電気化学的反応によるGaAsの表面酸
化の進行を防ぐためには、高抵抗膜9の成膜時にGaA
sの表面が酸素に曝されないようにする必要があるた
め、高抵抗膜9としては、窒化シリコン(SiN),窒
化アルミニウム(AlN)など酸素を含まない材料が良
いが、成膜後の加工の容易さや高抵抗膜の得やすさ等か
ら、SiN膜が最適である。
膜を用いた場合を示している。SiN膜9に含まれるシ
リコンの原料ガスとしてはモノシラン(SiH4)やジ
シラン(Si2H6)等を、また窒素の原料ガスには窒素
ガス(N2)やアンモニア(NH3)を用いることができ
るが、これらの組み合わせのうち、SiH4とNH3の組
み合わせは、反応効率が最も高く最適である。
量比を50〜200程度の範囲に設定したときに反応効
率が高いが、最適条件は、流量比が100程度の場合で
ある。成膜時の基板温度は、300℃〜450℃の範囲
で設定するのがよい。これより低温の場合には、成膜レ
ートが著しく低下する。また、これより高温の場合に
は、GaAs基板の表面からAsの脱離が生じて界面欠
陥が増加する。
0℃の範囲が良い。この温度範囲では、触媒体表面がシ
リサイド化することなく成膜を行うことができる。Si
N膜9の厚さは、100nm〜400nmの範囲が望ま
しい。次の工程でSiN膜9をエッチングして形成され
る開口部4の幅のばらつきが小さく、ゲート長の寸法制
御性が良いためである。
ォトレジスト等をマスクとしたエッチングにより加工し
て、開口部4を形成する。
の全面にWSi等の金属膜をスパッタ法により成膜し、
これをフォトレジスト等をマスクとしたエッチングによ
り加工してゲート電極5を形成する。
膜9の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極6およびドレイン電極7を
リフトオフ法により形成することにより、図1(d)に
示すような構造のMESFETを得る。
一実施例について図面を参照して詳細に説明する。
1にフォトレジスト等のマスクパターン8を形成し、厚
さ300nmのn型GaAs層2の一部をエッチングし
てリセス溝3を形成する。
s2上の全面に厚さ300nmの高抵抗膜(SiN膜)
9を、SiH4とNH3を原料ガスとして用いた触媒CV
D法により堆積する。SiH4に対するNH3の流量比は
100である。成膜時の基板温度は300℃,触媒体の
温度は1300℃である。
をフォトレジスト等をマスクとしたエッチングにより加
工して開口部4を形成する。
全面にWSi等の金属膜をスパッタ法により成膜し、こ
れをフォトレジスト等をマスクとしたエッチングにより
加工してゲート電極5を形成する。
膜9の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極6およびドレイン電極7を
リフトオフ法により形成することにより、図1(d)に
示すような構造のMESFETを得る。
従来のMESFETにおける通電によるゲートリーク電
流の変化を図2に示す。通電試験は、ゲート電極に逆方
向バイアスを降伏電圧付近まで印加した状態を保持する
方法で行った。図の横軸は試験時間,縦軸はゲートリー
ク電流である。
成されたMESFETでは、黒丸印のようにゲートリー
ク電流増大による劣化が完全に抑制されていることがわ
かる。また、プラズマダメージに起因する電荷トラップ
に関与するドレイン電流の周波数分散(ゲートラグ)
も、完全に抑制され、良好な高周波特性が得られた。白
丸印は従来のものを示す。
ward Scattering)法によりSiN膜9
中の水素濃度を測定した結果、本実施例により成膜され
たSiN膜9に含まれる水素量は9.8%で、従来のプ
ラズマCVD膜により成膜されたSiN膜20における
含有水素量に比べおよそ1/3〜1/4以下である。こ
のため、本実施例により作成されたMESFETは、S
iN膜9中へ電荷の充放電による耐圧の変動も抑制され
ている。さらに、本実施例により成膜されたSiN膜9
の内部応力は、4×108dyn/cm2程度の圧縮応力
であり、本実施例により作成されたMESFETは、膜
応力によって生成されたピエゾ電荷によるしきい値電圧
の変動が、従来のMESFETに比べ大幅に低減され
た。
MESFETは、通電によるゲートリーク電流の増大
や、耐圧の変動による劣化や、プラズマダメージに起因
するゲートラグや、膜応力によるしきい値電圧の変動と
いった従来のMESFETに関わる問題のすべてを抑制
する上できわめて有効であることがわかる。
する。本発明の実施形態2においては、実施形態1と同
様に半絶縁性GaAs基板1にフォトレジスト等のマス
クパターン8を形成し、n型GaAs層2の一部をエッ
チングしてリセス溝3を形成した後、半導体表面に活性
化された水素を含むガスを通過させる表面クリーニング
工程を行う。
とは別の、または触媒CVD装置と同一の真空系に包含
されるリモートプラズマ装置や高温槽などで行っても良
いが、よりクリーニング効果を向上させるためには、触
媒CVD装置内で行うのが望ましい。これは、クリーニ
ング後に速やかに同一装置内でSiN膜9の堆積を行う
ことにより、GaAs基板1の表面酸化が完全に抑制さ
れるからである。
体の温度の設定範囲は、それぞれSiN膜9の堆積時と
同じであるが、表面クリーニング後に速やかにSiN膜
9の堆積を行うためには、クリーニング工程時とSiN
膜堆積時の基板温度や触媒体の温度は、同一に設定する
のがよい。また、クリーニング時間は数秒以上あれば効
果があるが、完全に半導体表面のクリーニングを行うた
めには、5分程度行うのがよい。
た後に、本発明の実施形態1と同様の方法でMESFE
Tを作成する。
一実施例について詳細に説明する。本発明の実施形態2
の一実施例においては、実施形態1と同様に半絶縁性G
aAs基板1にフォトレジスト等のマスクパターン8を
形成し、厚さ300nmのn型GaAs層2の一部をエ
ッチングしてリセス溝3を形成した後、触媒CVD装置
に基板1を導入し、半導体表面に活性化されたNH3を
通過させる表面クリーニング工程とSiN膜9の堆積と
を行う。表面クリーニング工程時の基板温度は300
℃,触媒体の温度は1300℃である。この状態を5分
程度保持した後に、NH3の流量を変えずにNH3の1/
100程度の流量のSiH4を添加することによりSi
N膜9の成膜が開始される。
形態1の実施例と同様の方法によりMESFETを完成
させる。SiN膜9の成膜前に、上述したような表面ク
リーニング工程を付加することにより、SiN膜9の成
膜前にGaAs層2の表面にわずかに残留する自然酸化
膜や表面に吸着している炭素やイオウ等の不純物が完全
に除去され、清浄なSiN/GaAs界面が得られる。
形態1により得られるFETよりもさらに通電に伴うG
aAs層2の表面酸化に関連したドレイン電流の減少
や、ゲートリーク電流の増大が抑制される。また、炭素
やイオウなどの汚染物質に起因するゲートラグ等の問題
も抑制されるという効果がある。
を参照して説明する。図3は、本発明を用いたヘテロ接
合型バイポーラトランジスタ(HBT)の素子主要部の
製造方法を工程順に示す断面図である。
As基板、12がn型GaAsコレクタ層、13はp型
GaAsベース層である。まず、図3(a)に示すよう
に、フォトグラフィー技術とエッチングによりエミッタ
電極15とエミッタメサ(n型AlGaAs層)14を
P型GaAsベース層13上に形成する。次に、実施形
態1及び2と同様の方法を用いて基板の全面にSiN膜
を成膜する。
エッチングによりSiN膜をエッチングして、n型Al
GaAsエミッタ層14及びエミッタ電極15の側面に
SiN側壁16を形成する。SiN側壁16の厚さは、
成膜されたSiN膜の膜厚により決まり、50nm以上
あればエミッタとベース電極が電気的に短絡することを
防止することができるが、200nm程度が適当であ
る。SiN膜の成膜厚さと、異方性エッチングにて形成
されるSiN側壁の厚さとの関係は、SiN膜の成膜の
段差被覆性と、SiN側壁の形成に用いるエッチングの
異方性の程度により決まるが、通常用いられる、CF4
等をエッチングガスに用いたリアクティブイオンエッチ
ング(RIE)を使用する場合、SiN側壁16の厚さ
を200nm程度とするためには、SiN膜の堆積厚さ
は300nm程度が適当である。
面にベース電極の金属を蒸着またはスパッタ法により成
膜し、反応性ドライエッチングやイオンミリング法によ
り加工することにより、ベース電極18を形成して素子
主要部を完成させる。
一実施例について詳細に説明する。まず、図3(a)に
示すように、半絶縁性GaAs基板11上にn型GaA
sコレクタ層12,p型GaAsベース層13,n型A
lGaAsエミッタ層14からなる積層結晶構造を形成
し、基板全面に厚さ250nm程度のタングステンシリ
サイド(WSi)膜を成膜する。次にフォトグラフィー
技術とエッチングによりWSiとn型AlGaAsの一
部をエッチングして、図3(a)に示すようにエミッタ
電極15とn型AlGaAsエミッタ層(エミッタメ
サ)14を形成する。
全面に厚さ300nm程度のSiN膜を成膜する。その
後、CF4ガスを用いた反応性ドライエッチングにより
図3(b)に示すように厚さ200nm程度のSiN側
壁16を形成する。その後、基板全面にTiとPtとA
uの積層構造からなるベース電極の金属を電子線加熱蒸
着法により成膜し、イオンミリング法により加工するこ
とにより、図3(c)に示すようにベース電極18を形
成して素子主要部を完成させる。
的短絡を防ぐためのSiN側壁16を、触媒CVD法を
用いて成膜したSiN膜により形成しているため、Si
N側壁16とp型GaAsベース層13が接触している
外部ベース表面部分17の界面に存在する界面準位が、
SiO2により側壁を形成した従来のHBTに比べて減
少している。
る表面再結合電流が大幅に減少し、エミッタサイズ効果
を抑制することができる。なお、上記のような効果は、
本実施例で述べたAlGaAs/GaAsHBTのみに
とどまらず、InGaP/GaAsなど他の材料系を用
いたHBTや、ベース層やエミッタ層の組成が連続的に
変化したグレーデッド構造を含む結晶構造のHBTでも
全く同様に得られる。
合物半導体装置において従来プラズマCVD法により成
膜していたSiN表面保護膜を、触媒CVD法により成
膜することにより、成膜時における半導体表面へのダメ
ージを低減でき、ゲートラグや通電時のゲートリーク電
流の増大を抑制することができる。
SiN保護膜は、膜中の水素濃度が従来のプラズマCV
D膜の1/3以下に低減されているため、通電時に膜中
の電荷トラップが充放電するために起こる耐圧の変動を
大幅に抑制することができる。
たSiN保護膜は、従来のプラズマCVD膜に比べて膜
の内部応力が1/10程度に低減されているため、短ゲ
ートFETにおけるしきい値電圧の変動を抑制すること
ができる。
HBTは、側壁をSiO2で形成している従来のHBT
に比べて外部ベース表面に存在する再結合中心が減少し
ているため、再結合電流が減少しており、エミッタサイ
ズ効果を抑制できる。
方法を工程順に示す断面図である。
法により作成されたMESFETと、従来のMESFE
Tとの通電に伴うゲートリーク電流の変化を示す図であ
る。
工程順に示す断面図である。
に示す断面図である。
トリーク電流が増大した状態を説明するための断面図で
ある。
Claims (3)
- 【請求項1】 電極以外の部分に露出した半導体上に高
抵抗材料薄膜を有する半導体装置の製造方法であって、 前記薄膜のうち半導体に接触している部分を触媒CVD
法を用いて成膜することを特徴とする半導体装置の製造
方法。 - 【請求項2】 前記薄膜の成膜前に、半導体表面に活性
化された水素を含むガスを吹き付けて表面をクリーニン
グすることを特徴とする請求項1に記載の半導体装置の
製造方法。 - 【請求項3】 前記高抵抗材料薄膜のうち半導体に接触
している部分に、酸素を含まない材料を成膜することを
特徴とする請求項1又は2に記載の半導体装置の製造方
法。
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