JPH10209151A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10209151A JPH10209151A JP9007648A JP764897A JPH10209151A JP H10209151 A JPH10209151 A JP H10209151A JP 9007648 A JP9007648 A JP 9007648A JP 764897 A JP764897 A JP 764897A JP H10209151 A JPH10209151 A JP H10209151A
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Abstract
(57)【要約】
【課題】 通電によるゲートリーク電流の増大や、Ｓｉ
Ｎ膜中の電荷トラップの充放電による耐圧の変動，ドレ
イン電流の減少といった素子特性劣化や、保護膜と半導
体の界面に存在する界面準位に起因するゲートラグ，膜
ストレスによるしきい値電圧の変動を改善する。 【解決手段】 ゲート電極５とドレイン電極７やソース
電極６以外の半導体表面上の部分を覆うＳｉＮ膜９を触
媒ＣＶＤ法を用いて成膜する。プラズマＣＶＤ法により
成膜した場合と比べてゲートリーク電流の増大や、プラ
ズマダメージによるゲートラグが抑制される。また、Ｓ
ｉＮ膜９中の水素濃度が低減されるため、耐圧の変動も
抑制される。また、ＳｉＮ膜９のストレスが従来のＳｉ
ｎより１／１０程度に低減されるため、しきい値電圧の
変動も低減される。
Ｎ膜中の電荷トラップの充放電による耐圧の変動，ドレ
イン電流の減少といった素子特性劣化や、保護膜と半導
体の界面に存在する界面準位に起因するゲートラグ，膜
ストレスによるしきい値電圧の変動を改善する。 【解決手段】 ゲート電極５とドレイン電極７やソース
電極６以外の半導体表面上の部分を覆うＳｉＮ膜９を触
媒ＣＶＤ法を用いて成膜する。プラズマＣＶＤ法により
成膜した場合と比べてゲートリーク電流の増大や、プラ
ズマダメージによるゲートラグが抑制される。また、Ｓ
ｉＮ膜９中の水素濃度が低減されるため、耐圧の変動も
抑制される。また、ＳｉＮ膜９のストレスが従来のＳｉ
ｎより１／１０程度に低減されるため、しきい値電圧の
変動も低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、化合物半導体材料を用いた半導体装
置の製造方法に関する。
方法に関し、特に、化合物半導体材料を用いた半導体装
置の製造方法に関する。
【０００２】
【従来の技術】ガリウムヒ素（ＧａＡｓ），インジウム
リン（ＩｎＰ）などの化合物半導体材料は、シリコン
（Ｓｉ）に比べて電子の移動度が高いことから、これら
の材料を用いたマイクロ波，ミリ波帯の高出力ＦＥＴの
研究開発が盛んに行われている。これらの化合物半導体
高出力ＦＥＴにおいて、通電に伴いドレイン電流が減少
し、出力電力が低下してしまうことがある。これは、通
電に伴い電気化学的反応による半導体表面の酸化が進行
し、素子能動層が侵食されるためであり、シリコン窒化
膜（ＳｉＮ）を表面保護膜に用いることにより回避でき
ることが報告されている（エレクトロニクス・レター
ズ）Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ），第２
１巻，第３号，１１５頁〜１１６頁，１９８５年）。図
４は従来の高出力ＧａＡｓＦＥＴの製造方法を工程順に
示す断面図である。図４には、ＭＥＳＦＥＴ（Ｍｅｔａ
ｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｕｓｉｓｔｏｒ）型のＦＥＴの製造方法を
示している。
リン（ＩｎＰ）などの化合物半導体材料は、シリコン
（Ｓｉ）に比べて電子の移動度が高いことから、これら
の材料を用いたマイクロ波，ミリ波帯の高出力ＦＥＴの
研究開発が盛んに行われている。これらの化合物半導体
高出力ＦＥＴにおいて、通電に伴いドレイン電流が減少
し、出力電力が低下してしまうことがある。これは、通
電に伴い電気化学的反応による半導体表面の酸化が進行
し、素子能動層が侵食されるためであり、シリコン窒化
膜（ＳｉＮ）を表面保護膜に用いることにより回避でき
ることが報告されている（エレクトロニクス・レター
ズ）Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ），第２
１巻，第３号，１１５頁〜１１６頁，１９８５年）。図
４は従来の高出力ＧａＡｓＦＥＴの製造方法を工程順に
示す断面図である。図４には、ＭＥＳＦＥＴ（Ｍｅｔａ
ｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｕｓｉｓｔｏｒ）型のＦＥＴの製造方法を
示している。
【０００３】まず、図４（ａ）に示されるように、半絶
縁性ＧａＡｓ基板１上にフォトレジスト等のマスクパタ
ーン８が形成され、厚さ約３００ｎｍのｎ型ＧａＡｓ層
２の一部をエッチングしてリセス溝３が形成される。
縁性ＧａＡｓ基板１上にフォトレジスト等のマスクパタ
ーン８が形成され、厚さ約３００ｎｍのｎ型ＧａＡｓ層
２の一部をエッチングしてリセス溝３が形成される。
【０００４】次に図４（ｂ）に示されるように、ｎ型Ｇ
ａＡｓ層２上の全面に厚さ約３０ｎｍのＳｉＮ膜２０が
例えばモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を
原料ガスとして用いたプラズマＣＶＤ法により堆積さ
れ、これをフォトレジスト等をマスクとしたエッチング
により加工してＳｉＮ膜２０に開口部４が形成される。
ａＡｓ層２上の全面に厚さ約３０ｎｍのＳｉＮ膜２０が
例えばモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を
原料ガスとして用いたプラズマＣＶＤ法により堆積さ
れ、これをフォトレジスト等をマスクとしたエッチング
により加工してＳｉＮ膜２０に開口部４が形成される。
【０００５】さらに、図４（ｃ）に示されるように、基
板１の全面にＷＳｉ等の金属膜がスパッタ法により成膜
され、これをフォトレジスト等をマスクとしたエッチン
グにより加工してゲート電極５が形成される。
板１の全面にＷＳｉ等の金属膜がスパッタ法により成膜
され、これをフォトレジスト等をマスクとしたエッチン
グにより加工してゲート電極５が形成される。
【０００６】その後、図４（ｄ）に示されるように、Ｓ
ｉＮ膜２０の一部をフォトレジスト等をマスクとしたエ
ッチングにより開口し、ソース電極６及びドレイン電極
７がリフトオフ法により形成されることにより、図４
（ｄ）に示すような構造のＭＥＳＦＥＴが得られる。
ｉＮ膜２０の一部をフォトレジスト等をマスクとしたエ
ッチングにより開口し、ソース電極６及びドレイン電極
７がリフトオフ法により形成されることにより、図４
（ｄ）に示すような構造のＭＥＳＦＥＴが得られる。
【０００７】また、化合物半導体を用いたヘテロ接合バ
イポーラトランジスタ（ＨＢＴ）は、近年マイクロ波、
あるいはミリ波帯の高出力電力増幅器への応用が期待さ
れており、研究開発が盛んに行われている。このうち最
も開発が進んでいるのは、エミッタトップ型のＡｌＧａ
Ａｓ／ＧａＡｓＨＢＴであり、メサ型の素子構造を有す
る。
イポーラトランジスタ（ＨＢＴ）は、近年マイクロ波、
あるいはミリ波帯の高出力電力増幅器への応用が期待さ
れており、研究開発が盛んに行われている。このうち最
も開発が進んでいるのは、エミッタトップ型のＡｌＧａ
Ａｓ／ＧａＡｓＨＢＴであり、メサ型の素子構造を有す
る。
【０００８】このようなメサ型のＨＢＴの高性能化のた
めに素子の微細化を図ったときには、ベース電流のうち
ミッタメサのエッジ部分における再結合電流が占める割
合が相対的に増大し、電流利得が低下するという、いわ
ゆるエミッタサイズ効果が問題となる。
めに素子の微細化を図ったときには、ベース電流のうち
ミッタメサのエッジ部分における再結合電流が占める割
合が相対的に増大し、電流利得が低下するという、いわ
ゆるエミッタサイズ効果が問題となる。
【０００９】これを解決する手段の一つとして、エミッ
タメサ周囲に厚さ５０ｎｍ程度の外部ベース保護層を設
けるガードリング技術があり、例えば特開平４−２８６
１２６号公報には、このような外部ベース保護層を有す
るＨＢＴの製造方法が開示されている。
タメサ周囲に厚さ５０ｎｍ程度の外部ベース保護層を設
けるガードリング技術があり、例えば特開平４−２８６
１２６号公報には、このような外部ベース保護層を有す
るＨＢＴの製造方法が開示されている。
【００１０】
【発明が解決しようとする課題】しかし、図４に示され
るようなＦＥＴでは、表面保護膜の成膜にはプラズマＣ
ＶＤ法が用いられており、成膜時にＧａＡｓ基板１の表
面は、プラズマダメージを受ける。このため、ダメージ
を受けた部分では、ＧａとＡｓの結合が弱くなり、通電
時にＡｓが埀離して、図５に示すようにゲート・ドレイ
ン間に低抵抗層１０が形成される。このため、通電した
ときに、低抵抗層１０によりゲートリーク電流が増大し
て耐圧の劣化を引き起こすという問題が発生する。
るようなＦＥＴでは、表面保護膜の成膜にはプラズマＣ
ＶＤ法が用いられており、成膜時にＧａＡｓ基板１の表
面は、プラズマダメージを受ける。このため、ダメージ
を受けた部分では、ＧａとＡｓの結合が弱くなり、通電
時にＡｓが埀離して、図５に示すようにゲート・ドレイ
ン間に低抵抗層１０が形成される。このため、通電した
ときに、低抵抗層１０によりゲートリーク電流が増大し
て耐圧の劣化を引き起こすという問題が発生する。
【００１１】また、プラズマにより損傷を受けた半導体
表面には電荷トラップが形成され、素子の高周波動作時
に、これらの電荷トラップが素子動作周波数よりも遅い
時定数をもって充放電することにより、高周波動作時に
おける実効的なドレイン電流が減少してしまう（ゲート
ラグ）という問題も発生する。
表面には電荷トラップが形成され、素子の高周波動作時
に、これらの電荷トラップが素子動作周波数よりも遅い
時定数をもって充放電することにより、高周波動作時に
おける実効的なドレイン電流が減少してしまう（ゲート
ラグ）という問題も発生する。
【００１２】さらに、プラズマＣＶＤ法により成膜され
たＳｉＮ膜２０は、膜中に２０〜３０ａｔｏｍ％程度の
水素を含むが、これらの未反応の水素に起因してＳｉＮ
膜２０中には電荷トラップが形成され、通電時に、これ
らのトラップが充放電することによる耐圧の変動も問題
となる。
たＳｉＮ膜２０は、膜中に２０〜３０ａｔｏｍ％程度の
水素を含むが、これらの未反応の水素に起因してＳｉＮ
膜２０中には電荷トラップが形成され、通電時に、これ
らのトラップが充放電することによる耐圧の変動も問題
となる。
【００１３】このほか、プラズマＣＶＤ法で成膜された
ＳｉＮ膜２０は、３×１０9ｄｙｎ／ｃｍ2程度の内部圧
縮応力を持つため、ＳｉＮとＧａＡｓの界面における応
力により、ＧａＡｓ基板内にはピエゾ電荷が発生し、短
ゲートＦＥＴしきい値電圧の変動要因になるという問題
もある。
ＳｉＮ膜２０は、３×１０9ｄｙｎ／ｃｍ2程度の内部圧
縮応力を持つため、ＳｉＮとＧａＡｓの界面における応
力により、ＧａＡｓ基板内にはピエゾ電荷が発生し、短
ゲートＦＥＴしきい値電圧の変動要因になるという問題
もある。
【００１４】また、上述した化合物半導体を用いたヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）では、外部ベ
ース保護層を精度よく形成するために、エミッタ層とベ
ース層の間に狭バンドギャップ材料であるＩｎＧａＡｓ
層を挿入した形の結晶構造を用いねばならず、素子動作
時にＩｎＧａＡｓに電子が蓄積してポテンシャルバリア
が形成され、エミッタ電流の低下を引き起こすという問
題がある。また、結晶構造が複雑なため、これらを積層
する際の成長プロセスの複雑化，製造コストの上昇を招
くという問題もある。
ロ接合バイポーラトランジスタ（ＨＢＴ）では、外部ベ
ース保護層を精度よく形成するために、エミッタ層とベ
ース層の間に狭バンドギャップ材料であるＩｎＧａＡｓ
層を挿入した形の結晶構造を用いねばならず、素子動作
時にＩｎＧａＡｓに電子が蓄積してポテンシャルバリア
が形成され、エミッタ電流の低下を引き起こすという問
題がある。また、結晶構造が複雑なため、これらを積層
する際の成長プロセスの複雑化，製造コストの上昇を招
くという問題もある。
【００１５】本発明の目的は、通電によるゲートリーク
電流の増大や耐圧の変動，ドレイン電流の減少といった
素子特性劣化や、保護膜と半導体の界面に存在する界面
準位に起因するゲートラグ，膜ストレスによるしきい値
電圧の変動といった問題を改善し、さらに結晶構造の変
更や複雑化を伴うことなく、簡便にエミッタサイズ効果
の抑制されたメサ型の半導体装置の製造方法を提供する
ことにある。
電流の増大や耐圧の変動，ドレイン電流の減少といった
素子特性劣化や、保護膜と半導体の界面に存在する界面
準位に起因するゲートラグ，膜ストレスによるしきい値
電圧の変動といった問題を改善し、さらに結晶構造の変
更や複雑化を伴うことなく、簡便にエミッタサイズ効果
の抑制されたメサ型の半導体装置の製造方法を提供する
ことにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、電極以外の
部分に露出した半導体上に高抵抗材料薄膜を有する半導
体装置の製造方法であって、前記薄膜のうち半導体に接
触している部分を触媒ＣＶＤ法を用いて成膜する。
め、本発明に係る半導体装置の製造方法は、電極以外の
部分に露出した半導体上に高抵抗材料薄膜を有する半導
体装置の製造方法であって、前記薄膜のうち半導体に接
触している部分を触媒ＣＶＤ法を用いて成膜する。
【００１７】また前記薄膜の成膜前に、半導体表面に活
性化された水素を含むガスを吹き付けて表面をクリーニ
ングする。
性化された水素を含むガスを吹き付けて表面をクリーニ
ングする。
【００１８】また前記高抵抗材料薄膜のうち半導体に接
触している部分に、酸素を含まない材料を成膜する。
触している部分に、酸素を含まない材料を成膜する。
【００１９】
【作用】触媒ＣＶＤ法では、原料ガスは加熱した触媒体
表面と接触することにより、活性化される。活性化され
た原料ガスの反応は、熱ＣＶＤと同様である。触媒体温
度の増減により、原料ガスの反応を半導体基板温度とは
独立に制御できるため、熱ＣＶＤよりも低い基板温度に
て熱ＣＶＤと同質の膜を得ることができる。
表面と接触することにより、活性化される。活性化され
た原料ガスの反応は、熱ＣＶＤと同様である。触媒体温
度の増減により、原料ガスの反応を半導体基板温度とは
独立に制御できるため、熱ＣＶＤよりも低い基板温度に
て熱ＣＶＤと同質の膜を得ることができる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】（実施形態１）図１は、本発明の実施形態
１を製造工程順に示す断面図である。図１には、ＭＥＳ
ＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型の
ＦＥＴの製造方法を示しているが、高電子移動度トラン
ジスタ（ＨＥＭＴ），ヘテロ構造ＦＥＴ（ＨＦＥＴ）な
ど他の結晶構造を有するＦＥＴや、絶縁ゲートＦＥＴな
どのゲート電極構造の異なるＦＥＴの製造方法にも適用
することが可能である。
１を製造工程順に示す断面図である。図１には、ＭＥＳ
ＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型の
ＦＥＴの製造方法を示しているが、高電子移動度トラン
ジスタ（ＨＥＭＴ），ヘテロ構造ＦＥＴ（ＨＦＥＴ）な
ど他の結晶構造を有するＦＥＴや、絶縁ゲートＦＥＴな
どのゲート電極構造の異なるＦＥＴの製造方法にも適用
することが可能である。
【００２２】本発明の実施形態１では、ゲート電極５と
ドレイン電極７やソース電極６以外の半導体表面上の部
分を覆う表面保護膜（具体的にはＳｉＮ膜）９を触媒Ｃ
ＶＤ法を用いて成膜することを特徴とするものである。
具体的に説明すると、まず図１（ａ）に示すように、半
絶縁性ＧａＡｓ基板１上にフォトレジスト等のマスクパ
ターン８を形成し、ｎ型ＧａＡｓ層２の一部をエッチン
グしてリセス溝３を形成する。
ドレイン電極７やソース電極６以外の半導体表面上の部
分を覆う表面保護膜（具体的にはＳｉＮ膜）９を触媒Ｃ
ＶＤ法を用いて成膜することを特徴とするものである。
具体的に説明すると、まず図１（ａ）に示すように、半
絶縁性ＧａＡｓ基板１上にフォトレジスト等のマスクパ
ターン８を形成し、ｎ型ＧａＡｓ層２の一部をエッチン
グしてリセス溝３を形成する。
【００２３】次に図１（ｂ）に示すように、ｎ型ＧａＡ
ｓ層２上の全面に高抵抗膜９を触媒ＣＶＤ法により堆積
する。通電時の電気化学的反応によるＧａＡｓの表面酸
化の進行を防ぐためには、高抵抗膜９の成膜時にＧａＡ
ｓの表面が酸素に曝されないようにする必要があるた
め、高抵抗膜９としては、窒化シリコン（ＳｉＮ），窒
化アルミニウム（ＡｌＮ）など酸素を含まない材料が良
いが、成膜後の加工の容易さや高抵抗膜の得やすさ等か
ら、ＳｉＮ膜が最適である。
ｓ層２上の全面に高抵抗膜９を触媒ＣＶＤ法により堆積
する。通電時の電気化学的反応によるＧａＡｓの表面酸
化の進行を防ぐためには、高抵抗膜９の成膜時にＧａＡ
ｓの表面が酸素に曝されないようにする必要があるた
め、高抵抗膜９としては、窒化シリコン（ＳｉＮ），窒
化アルミニウム（ＡｌＮ）など酸素を含まない材料が良
いが、成膜後の加工の容易さや高抵抗膜の得やすさ等か
ら、ＳｉＮ膜が最適である。
【００２４】図１（ｂ）には、高抵抗膜９としてＳｉＮ
膜を用いた場合を示している。ＳｉＮ膜９に含まれるシ
リコンの原料ガスとしてはモノシラン（ＳｉＨ4）やジ
シラン（Ｓｉ2Ｈ6）等を、また窒素の原料ガスには窒素
ガス（Ｎ2）やアンモニア（ＮＨ3）を用いることができ
るが、これらの組み合わせのうち、ＳｉＨ4とＮＨ3の組
み合わせは、反応効率が最も高く最適である。
膜を用いた場合を示している。ＳｉＮ膜９に含まれるシ
リコンの原料ガスとしてはモノシラン（ＳｉＨ4）やジ
シラン（Ｓｉ2Ｈ6）等を、また窒素の原料ガスには窒素
ガス（Ｎ2）やアンモニア（ＮＨ3）を用いることができ
るが、これらの組み合わせのうち、ＳｉＨ4とＮＨ3の組
み合わせは、反応効率が最も高く最適である。
【００２５】この場合には、ＳｉＨ4に対するＮＨ3の流
量比を５０〜２００程度の範囲に設定したときに反応効
率が高いが、最適条件は、流量比が１００程度の場合で
ある。成膜時の基板温度は、３００℃〜４５０℃の範囲
で設定するのがよい。これより低温の場合には、成膜レ
ートが著しく低下する。また、これより高温の場合に
は、ＧａＡｓ基板の表面からＡｓの脱離が生じて界面欠
陥が増加する。
量比を５０〜２００程度の範囲に設定したときに反応効
率が高いが、最適条件は、流量比が１００程度の場合で
ある。成膜時の基板温度は、３００℃〜４５０℃の範囲
で設定するのがよい。これより低温の場合には、成膜レ
ートが著しく低下する。また、これより高温の場合に
は、ＧａＡｓ基板の表面からＡｓの脱離が生じて界面欠
陥が増加する。
【００２６】また、触媒体の温度は１３００℃〜１５０
０℃の範囲が良い。この温度範囲では、触媒体表面がシ
リサイド化することなく成膜を行うことができる。Ｓｉ
Ｎ膜９の厚さは、１００ｎｍ〜４００ｎｍの範囲が望ま
しい。次の工程でＳｉＮ膜９をエッチングして形成され
る開口部４の幅のばらつきが小さく、ゲート長の寸法制
御性が良いためである。
０℃の範囲が良い。この温度範囲では、触媒体表面がシ
リサイド化することなく成膜を行うことができる。Ｓｉ
Ｎ膜９の厚さは、１００ｎｍ〜４００ｎｍの範囲が望ま
しい。次の工程でＳｉＮ膜９をエッチングして形成され
る開口部４の幅のばらつきが小さく、ゲート長の寸法制
御性が良いためである。
【００２７】以上の条件で成膜されたＳｉＮ膜２０をフ
ォトレジスト等をマスクとしたエッチングにより加工し
て、開口部４を形成する。
ォトレジスト等をマスクとしたエッチングにより加工し
て、開口部４を形成する。
【００２８】さらに、図１（ｃ）に示すように、基板１
の全面にＷＳｉ等の金属膜をスパッタ法により成膜し、
これをフォトレジスト等をマスクとしたエッチングによ
り加工してゲート電極５を形成する。
の全面にＷＳｉ等の金属膜をスパッタ法により成膜し、
これをフォトレジスト等をマスクとしたエッチングによ
り加工してゲート電極５を形成する。
【００２９】その後、図１（ｄ）に示すように、ＳｉＮ
膜９の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極６およびドレイン電極７を
リフトオフ法により形成することにより、図１（ｄ）に
示すような構造のＭＥＳＦＥＴを得る。
膜９の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極６およびドレイン電極７を
リフトオフ法により形成することにより、図１（ｄ）に
示すような構造のＭＥＳＦＥＴを得る。
【００３０】（実施例１）次に、本発明の実施形態１の
一実施例について図面を参照して詳細に説明する。
一実施例について図面を参照して詳細に説明する。
【００３１】まず、図１（ａ）に半絶縁性ＧａＡｓ基板
１にフォトレジスト等のマスクパターン８を形成し、厚
さ３００ｎｍのｎ型ＧａＡｓ層２の一部をエッチングし
てリセス溝３を形成する。
１にフォトレジスト等のマスクパターン８を形成し、厚
さ３００ｎｍのｎ型ＧａＡｓ層２の一部をエッチングし
てリセス溝３を形成する。
【００３２】次に図１（ｂ）に示すように、ｎ型ＧａＡ
ｓ２上の全面に厚さ３００ｎｍの高抵抗膜（ＳｉＮ膜）
９を、ＳｉＨ4とＮＨ3を原料ガスとして用いた触媒ＣＶ
Ｄ法により堆積する。ＳｉＨ4に対するＮＨ3の流量比は
１００である。成膜時の基板温度は３００℃，触媒体の
温度は１３００℃である。
ｓ２上の全面に厚さ３００ｎｍの高抵抗膜（ＳｉＮ膜）
９を、ＳｉＨ4とＮＨ3を原料ガスとして用いた触媒ＣＶ
Ｄ法により堆積する。ＳｉＨ4に対するＮＨ3の流量比は
１００である。成膜時の基板温度は３００℃，触媒体の
温度は１３００℃である。
【００３３】次に図１（ｂ）に示すように、ＳｉＮ膜９
をフォトレジスト等をマスクとしたエッチングにより加
工して開口部４を形成する。
をフォトレジスト等をマスクとしたエッチングにより加
工して開口部４を形成する。
【００３４】さらに、図１（ｃ）に示すように、基板の
全面にＷＳｉ等の金属膜をスパッタ法により成膜し、こ
れをフォトレジスト等をマスクとしたエッチングにより
加工してゲート電極５を形成する。
全面にＷＳｉ等の金属膜をスパッタ法により成膜し、こ
れをフォトレジスト等をマスクとしたエッチングにより
加工してゲート電極５を形成する。
【００３５】その後、図１（ｄ）に示すように、ＳｉＮ
膜９の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極６およびドレイン電極７を
リフトオフ法により形成することにより、図１（ｄ）に
示すような構造のＭＥＳＦＥＴを得る。
膜９の一部をフォトレジスト等をマスクとしたエッチン
グにより開口し、ソース電極６およびドレイン電極７を
リフトオフ法により形成することにより、図１（ｄ）に
示すような構造のＭＥＳＦＥＴを得る。
【００３６】本実施例により作成されたＭＥＳＦＥＴと
従来のＭＥＳＦＥＴにおける通電によるゲートリーク電
流の変化を図２に示す。通電試験は、ゲート電極に逆方
向バイアスを降伏電圧付近まで印加した状態を保持する
方法で行った。図の横軸は試験時間，縦軸はゲートリー
ク電流である。
従来のＭＥＳＦＥＴにおける通電によるゲートリーク電
流の変化を図２に示す。通電試験は、ゲート電極に逆方
向バイアスを降伏電圧付近まで印加した状態を保持する
方法で行った。図の横軸は試験時間，縦軸はゲートリー
ク電流である。
【００３７】図から明らかなように、本実施例により作
成されたＭＥＳＦＥＴでは、黒丸印のようにゲートリー
ク電流増大による劣化が完全に抑制されていることがわ
かる。また、プラズマダメージに起因する電荷トラップ
に関与するドレイン電流の周波数分散（ゲートラグ）
も、完全に抑制され、良好な高周波特性が得られた。白
丸印は従来のものを示す。
成されたＭＥＳＦＥＴでは、黒丸印のようにゲートリー
ク電流増大による劣化が完全に抑制されていることがわ
かる。また、プラズマダメージに起因する電荷トラップ
に関与するドレイン電流の周波数分散（ゲートラグ）
も、完全に抑制され、良好な高周波特性が得られた。白
丸印は従来のものを示す。
【００３８】また、ＨＦＳ（Ｈｙｄｒｏｇｅｎ Ｆｏｒ
ｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）法によりＳｉＮ膜９
中の水素濃度を測定した結果、本実施例により成膜され
たＳｉＮ膜９に含まれる水素量は９．８％で、従来のプ
ラズマＣＶＤ膜により成膜されたＳｉＮ膜２０における
含有水素量に比べおよそ１／３〜１／４以下である。こ
のため、本実施例により作成されたＭＥＳＦＥＴは、Ｓ
ｉＮ膜９中へ電荷の充放電による耐圧の変動も抑制され
ている。さらに、本実施例により成膜されたＳｉＮ膜９
の内部応力は、４×１０8ｄｙｎ／ｃｍ2程度の圧縮応力
であり、本実施例により作成されたＭＥＳＦＥＴは、膜
応力によって生成されたピエゾ電荷によるしきい値電圧
の変動が、従来のＭＥＳＦＥＴに比べ大幅に低減され
た。
ｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）法によりＳｉＮ膜９
中の水素濃度を測定した結果、本実施例により成膜され
たＳｉＮ膜９に含まれる水素量は９．８％で、従来のプ
ラズマＣＶＤ膜により成膜されたＳｉＮ膜２０における
含有水素量に比べおよそ１／３〜１／４以下である。こ
のため、本実施例により作成されたＭＥＳＦＥＴは、Ｓ
ｉＮ膜９中へ電荷の充放電による耐圧の変動も抑制され
ている。さらに、本実施例により成膜されたＳｉＮ膜９
の内部応力は、４×１０8ｄｙｎ／ｃｍ2程度の圧縮応力
であり、本実施例により作成されたＭＥＳＦＥＴは、膜
応力によって生成されたピエゾ電荷によるしきい値電圧
の変動が、従来のＭＥＳＦＥＴに比べ大幅に低減され
た。
【００３９】以上からして、本実施例により作成された
ＭＥＳＦＥＴは、通電によるゲートリーク電流の増大
や、耐圧の変動による劣化や、プラズマダメージに起因
するゲートラグや、膜応力によるしきい値電圧の変動と
いった従来のＭＥＳＦＥＴに関わる問題のすべてを抑制
する上できわめて有効であることがわかる。
ＭＥＳＦＥＴは、通電によるゲートリーク電流の増大
や、耐圧の変動による劣化や、プラズマダメージに起因
するゲートラグや、膜応力によるしきい値電圧の変動と
いった従来のＭＥＳＦＥＴに関わる問題のすべてを抑制
する上できわめて有効であることがわかる。
【００４０】
【実施形態２】次に、本発明の実施形態２を詳細に説明
する。本発明の実施形態２においては、実施形態１と同
様に半絶縁性ＧａＡｓ基板１にフォトレジスト等のマス
クパターン８を形成し、ｎ型ＧａＡｓ層２の一部をエッ
チングしてリセス溝３を形成した後、半導体表面に活性
化された水素を含むガスを通過させる表面クリーニング
工程を行う。
する。本発明の実施形態２においては、実施形態１と同
様に半絶縁性ＧａＡｓ基板１にフォトレジスト等のマス
クパターン８を形成し、ｎ型ＧａＡｓ層２の一部をエッ
チングしてリセス溝３を形成した後、半導体表面に活性
化された水素を含むガスを通過させる表面クリーニング
工程を行う。
【００４１】表面クリーニング工程は、触媒ＣＶＤ装置
とは別の、または触媒ＣＶＤ装置と同一の真空系に包含
されるリモートプラズマ装置や高温槽などで行っても良
いが、よりクリーニング効果を向上させるためには、触
媒ＣＶＤ装置内で行うのが望ましい。これは、クリーニ
ング後に速やかに同一装置内でＳｉＮ膜９の堆積を行う
ことにより、ＧａＡｓ基板１の表面酸化が完全に抑制さ
れるからである。
とは別の、または触媒ＣＶＤ装置と同一の真空系に包含
されるリモートプラズマ装置や高温槽などで行っても良
いが、よりクリーニング効果を向上させるためには、触
媒ＣＶＤ装置内で行うのが望ましい。これは、クリーニ
ング後に速やかに同一装置内でＳｉＮ膜９の堆積を行う
ことにより、ＧａＡｓ基板１の表面酸化が完全に抑制さ
れるからである。
【００４２】表面クリーニング工程時の基板温度や触媒
体の温度の設定範囲は、それぞれＳｉＮ膜９の堆積時と
同じであるが、表面クリーニング後に速やかにＳｉＮ膜
９の堆積を行うためには、クリーニング工程時とＳｉＮ
膜堆積時の基板温度や触媒体の温度は、同一に設定する
のがよい。また、クリーニング時間は数秒以上あれば効
果があるが、完全に半導体表面のクリーニングを行うた
めには、５分程度行うのがよい。
体の温度の設定範囲は、それぞれＳｉＮ膜９の堆積時と
同じであるが、表面クリーニング後に速やかにＳｉＮ膜
９の堆積を行うためには、クリーニング工程時とＳｉＮ
膜堆積時の基板温度や触媒体の温度は、同一に設定する
のがよい。また、クリーニング時間は数秒以上あれば効
果があるが、完全に半導体表面のクリーニングを行うた
めには、５分程度行うのがよい。
【００４３】以上のようにして表面クリーニングを行っ
た後に、本発明の実施形態１と同様の方法でＭＥＳＦＥ
Ｔを作成する。
た後に、本発明の実施形態１と同様の方法でＭＥＳＦＥ
Ｔを作成する。
【００４４】（実施例２）次に、本発明の実施形態２の
一実施例について詳細に説明する。本発明の実施形態２
の一実施例においては、実施形態１と同様に半絶縁性Ｇ
ａＡｓ基板１にフォトレジスト等のマスクパターン８を
形成し、厚さ３００ｎｍのｎ型ＧａＡｓ層２の一部をエ
ッチングしてリセス溝３を形成した後、触媒ＣＶＤ装置
に基板１を導入し、半導体表面に活性化されたＮＨ3を
通過させる表面クリーニング工程とＳｉＮ膜９の堆積と
を行う。表面クリーニング工程時の基板温度は３００
℃，触媒体の温度は１３００℃である。この状態を５分
程度保持した後に、ＮＨ3の流量を変えずにＮＨ3の１／
１００程度の流量のＳｉＨ4を添加することによりＳｉ
Ｎ膜９の成膜が開始される。
一実施例について詳細に説明する。本発明の実施形態２
の一実施例においては、実施形態１と同様に半絶縁性Ｇ
ａＡｓ基板１にフォトレジスト等のマスクパターン８を
形成し、厚さ３００ｎｍのｎ型ＧａＡｓ層２の一部をエ
ッチングしてリセス溝３を形成した後、触媒ＣＶＤ装置
に基板１を導入し、半導体表面に活性化されたＮＨ3を
通過させる表面クリーニング工程とＳｉＮ膜９の堆積と
を行う。表面クリーニング工程時の基板温度は３００
℃，触媒体の温度は１３００℃である。この状態を５分
程度保持した後に、ＮＨ3の流量を変えずにＮＨ3の１／
１００程度の流量のＳｉＨ4を添加することによりＳｉ
Ｎ膜９の成膜が開始される。
【００４５】ＳｉＮ膜９の成膜開始後は、本発明の実施
形態１の実施例と同様の方法によりＭＥＳＦＥＴを完成
させる。ＳｉＮ膜９の成膜前に、上述したような表面ク
リーニング工程を付加することにより、ＳｉＮ膜９の成
膜前にＧａＡｓ層２の表面にわずかに残留する自然酸化
膜や表面に吸着している炭素やイオウ等の不純物が完全
に除去され、清浄なＳｉＮ／ＧａＡｓ界面が得られる。
形態１の実施例と同様の方法によりＭＥＳＦＥＴを完成
させる。ＳｉＮ膜９の成膜前に、上述したような表面ク
リーニング工程を付加することにより、ＳｉＮ膜９の成
膜前にＧａＡｓ層２の表面にわずかに残留する自然酸化
膜や表面に吸着している炭素やイオウ等の不純物が完全
に除去され、清浄なＳｉＮ／ＧａＡｓ界面が得られる。
【００４６】このため、本発明の実施形態２では、実施
形態１により得られるＦＥＴよりもさらに通電に伴うＧ
ａＡｓ層２の表面酸化に関連したドレイン電流の減少
や、ゲートリーク電流の増大が抑制される。また、炭素
やイオウなどの汚染物質に起因するゲートラグ等の問題
も抑制されるという効果がある。
形態１により得られるＦＥＴよりもさらに通電に伴うＧ
ａＡｓ層２の表面酸化に関連したドレイン電流の減少
や、ゲートリーク電流の増大が抑制される。また、炭素
やイオウなどの汚染物質に起因するゲートラグ等の問題
も抑制されるという効果がある。
【００４７】
【実施形態３】次に、本発明の実施形態３について図面
を参照して説明する。図３は、本発明を用いたヘテロ接
合型バイポーラトランジスタ（ＨＢＴ）の素子主要部の
製造方法を工程順に示す断面図である。
を参照して説明する。図３は、本発明を用いたヘテロ接
合型バイポーラトランジスタ（ＨＢＴ）の素子主要部の
製造方法を工程順に示す断面図である。
【００４８】図３（ａ）において、１１は半絶縁性Ｇａ
Ａｓ基板、１２がｎ型ＧａＡｓコレクタ層、１３はｐ型
ＧａＡｓベース層である。まず、図３（ａ）に示すよう
に、フォトグラフィー技術とエッチングによりエミッタ
電極１５とエミッタメサ（ｎ型ＡｌＧａＡｓ層）１４を
Ｐ型ＧａＡｓベース層１３上に形成する。次に、実施形
態１及び２と同様の方法を用いて基板の全面にＳｉＮ膜
を成膜する。
Ａｓ基板、１２がｎ型ＧａＡｓコレクタ層、１３はｐ型
ＧａＡｓベース層である。まず、図３（ａ）に示すよう
に、フォトグラフィー技術とエッチングによりエミッタ
電極１５とエミッタメサ（ｎ型ＡｌＧａＡｓ層）１４を
Ｐ型ＧａＡｓベース層１３上に形成する。次に、実施形
態１及び２と同様の方法を用いて基板の全面にＳｉＮ膜
を成膜する。
【００４９】その後、図３（ｂ）に示すように、異方性
エッチングによりＳｉＮ膜をエッチングして、ｎ型Ａｌ
ＧａＡｓエミッタ層１４及びエミッタ電極１５の側面に
ＳｉＮ側壁１６を形成する。ＳｉＮ側壁１６の厚さは、
成膜されたＳｉＮ膜の膜厚により決まり、５０ｎｍ以上
あればエミッタとベース電極が電気的に短絡することを
防止することができるが、２００ｎｍ程度が適当であ
る。ＳｉＮ膜の成膜厚さと、異方性エッチングにて形成
されるＳｉＮ側壁の厚さとの関係は、ＳｉＮ膜の成膜の
段差被覆性と、ＳｉＮ側壁の形成に用いるエッチングの
異方性の程度により決まるが、通常用いられる、ＣＦ4
等をエッチングガスに用いたリアクティブイオンエッチ
ング（ＲＩＥ）を使用する場合、ＳｉＮ側壁１６の厚さ
を２００ｎｍ程度とするためには、ＳｉＮ膜の堆積厚さ
は３００ｎｍ程度が適当である。
エッチングによりＳｉＮ膜をエッチングして、ｎ型Ａｌ
ＧａＡｓエミッタ層１４及びエミッタ電極１５の側面に
ＳｉＮ側壁１６を形成する。ＳｉＮ側壁１６の厚さは、
成膜されたＳｉＮ膜の膜厚により決まり、５０ｎｍ以上
あればエミッタとベース電極が電気的に短絡することを
防止することができるが、２００ｎｍ程度が適当であ
る。ＳｉＮ膜の成膜厚さと、異方性エッチングにて形成
されるＳｉＮ側壁の厚さとの関係は、ＳｉＮ膜の成膜の
段差被覆性と、ＳｉＮ側壁の形成に用いるエッチングの
異方性の程度により決まるが、通常用いられる、ＣＦ4
等をエッチングガスに用いたリアクティブイオンエッチ
ング（ＲＩＥ）を使用する場合、ＳｉＮ側壁１６の厚さ
を２００ｎｍ程度とするためには、ＳｉＮ膜の堆積厚さ
は３００ｎｍ程度が適当である。
【００５０】その後、図３（ｃ）に示すように、基板全
面にベース電極の金属を蒸着またはスパッタ法により成
膜し、反応性ドライエッチングやイオンミリング法によ
り加工することにより、ベース電極１８を形成して素子
主要部を完成させる。
面にベース電極の金属を蒸着またはスパッタ法により成
膜し、反応性ドライエッチングやイオンミリング法によ
り加工することにより、ベース電極１８を形成して素子
主要部を完成させる。
【００５１】（実施例３）次に、本発明の実施形態３の
一実施例について詳細に説明する。まず、図３（ａ）に
示すように、半絶縁性ＧａＡｓ基板１１上にｎ型ＧａＡ
ｓコレクタ層１２，ｐ型ＧａＡｓベース層１３，ｎ型Ａ
ｌＧａＡｓエミッタ層１４からなる積層結晶構造を形成
し、基板全面に厚さ２５０ｎｍ程度のタングステンシリ
サイド（ＷＳｉ）膜を成膜する。次にフォトグラフィー
技術とエッチングによりＷＳｉとｎ型ＡｌＧａＡｓの一
部をエッチングして、図３（ａ）に示すようにエミッタ
電極１５とｎ型ＡｌＧａＡｓエミッタ層（エミッタメ
サ）１４を形成する。
一実施例について詳細に説明する。まず、図３（ａ）に
示すように、半絶縁性ＧａＡｓ基板１１上にｎ型ＧａＡ
ｓコレクタ層１２，ｐ型ＧａＡｓベース層１３，ｎ型Ａ
ｌＧａＡｓエミッタ層１４からなる積層結晶構造を形成
し、基板全面に厚さ２５０ｎｍ程度のタングステンシリ
サイド（ＷＳｉ）膜を成膜する。次にフォトグラフィー
技術とエッチングによりＷＳｉとｎ型ＡｌＧａＡｓの一
部をエッチングして、図３（ａ）に示すようにエミッタ
電極１５とｎ型ＡｌＧａＡｓエミッタ層（エミッタメ
サ）１４を形成する。
【００５２】実施形態１，２と同様の方法を用いて基板
全面に厚さ３００ｎｍ程度のＳｉＮ膜を成膜する。その
後、ＣＦ４ガスを用いた反応性ドライエッチングにより
図３（ｂ）に示すように厚さ２００ｎｍ程度のＳｉＮ側
壁１６を形成する。その後、基板全面にＴｉとＰｔとＡ
ｕの積層構造からなるベース電極の金属を電子線加熱蒸
着法により成膜し、イオンミリング法により加工するこ
とにより、図３（ｃ）に示すようにベース電極１８を形
成して素子主要部を完成させる。
全面に厚さ３００ｎｍ程度のＳｉＮ膜を成膜する。その
後、ＣＦ４ガスを用いた反応性ドライエッチングにより
図３（ｂ）に示すように厚さ２００ｎｍ程度のＳｉＮ側
壁１６を形成する。その後、基板全面にＴｉとＰｔとＡ
ｕの積層構造からなるベース電極の金属を電子線加熱蒸
着法により成膜し、イオンミリング法により加工するこ
とにより、図３（ｃ）に示すようにベース電極１８を形
成して素子主要部を完成させる。
【００５３】本実施例では、エミッタ・ベース間の電気
的短絡を防ぐためのＳｉＮ側壁１６を、触媒ＣＶＤ法を
用いて成膜したＳｉＮ膜により形成しているため、Ｓｉ
Ｎ側壁１６とｐ型ＧａＡｓベース層１３が接触している
外部ベース表面部分１７の界面に存在する界面準位が、
ＳｉＯ2により側壁を形成した従来のＨＢＴに比べて減
少している。
的短絡を防ぐためのＳｉＮ側壁１６を、触媒ＣＶＤ法を
用いて成膜したＳｉＮ膜により形成しているため、Ｓｉ
Ｎ側壁１６とｐ型ＧａＡｓベース層１３が接触している
外部ベース表面部分１７の界面に存在する界面準位が、
ＳｉＯ2により側壁を形成した従来のＨＢＴに比べて減
少している。
【００５４】このため、外部ベース表面部分１７におけ
る表面再結合電流が大幅に減少し、エミッタサイズ効果
を抑制することができる。なお、上記のような効果は、
本実施例で述べたＡｌＧａＡｓ／ＧａＡｓＨＢＴのみに
とどまらず、ＩｎＧａＰ／ＧａＡｓなど他の材料系を用
いたＨＢＴや、ベース層やエミッタ層の組成が連続的に
変化したグレーデッド構造を含む結晶構造のＨＢＴでも
全く同様に得られる。
る表面再結合電流が大幅に減少し、エミッタサイズ効果
を抑制することができる。なお、上記のような効果は、
本実施例で述べたＡｌＧａＡｓ／ＧａＡｓＨＢＴのみに
とどまらず、ＩｎＧａＰ／ＧａＡｓなど他の材料系を用
いたＨＢＴや、ベース層やエミッタ層の組成が連続的に
変化したグレーデッド構造を含む結晶構造のＨＢＴでも
全く同様に得られる。
【００５５】
【発明の効果】以上説明したように本発明によれば、化
合物半導体装置において従来プラズマＣＶＤ法により成
膜していたＳｉＮ表面保護膜を、触媒ＣＶＤ法により成
膜することにより、成膜時における半導体表面へのダメ
ージを低減でき、ゲートラグや通電時のゲートリーク電
流の増大を抑制することができる。
合物半導体装置において従来プラズマＣＶＤ法により成
膜していたＳｉＮ表面保護膜を、触媒ＣＶＤ法により成
膜することにより、成膜時における半導体表面へのダメ
ージを低減でき、ゲートラグや通電時のゲートリーク電
流の増大を抑制することができる。
【００５６】また、本発明の製造方法により成膜された
ＳｉＮ保護膜は、膜中の水素濃度が従来のプラズマＣＶ
Ｄ膜の１／３以下に低減されているため、通電時に膜中
の電荷トラップが充放電するために起こる耐圧の変動を
大幅に抑制することができる。
ＳｉＮ保護膜は、膜中の水素濃度が従来のプラズマＣＶ
Ｄ膜の１／３以下に低減されているため、通電時に膜中
の電荷トラップが充放電するために起こる耐圧の変動を
大幅に抑制することができる。
【００５７】さらに、本発明の製造方法により成膜され
たＳｉＮ保護膜は、従来のプラズマＣＶＤ膜に比べて膜
の内部応力が１／１０程度に低減されているため、短ゲ
ートＦＥＴにおけるしきい値電圧の変動を抑制すること
ができる。
たＳｉＮ保護膜は、従来のプラズマＣＶＤ膜に比べて膜
の内部応力が１／１０程度に低減されているため、短ゲ
ートＦＥＴにおけるしきい値電圧の変動を抑制すること
ができる。
【００５８】また、本発明の製造方法により作成された
ＨＢＴは、側壁をＳｉＯ2で形成している従来のＨＢＴ
に比べて外部ベース表面に存在する再結合中心が減少し
ているため、再結合電流が減少しており、エミッタサイ
ズ効果を抑制できる。
ＨＢＴは、側壁をＳｉＯ2で形成している従来のＨＢＴ
に比べて外部ベース表面に存在する再結合中心が減少し
ているため、再結合電流が減少しており、エミッタサイ
ズ効果を抑制できる。
【図１】本発明の実施形態１に係るＭＥＳＦＥＴの製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法により作成されたＭＥＳＦＥＴと、従来のＭＥＳＦＥ
Ｔとの通電に伴うゲートリーク電流の変化を示す図であ
る。
法により作成されたＭＥＳＦＥＴと、従来のＭＥＳＦＥ
Ｔとの通電に伴うゲートリーク電流の変化を示す図であ
る。
【図３】本発明の実施形態３に係るＨＢＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４】従来例に係るＭＥＳＦＥＴの製造方法を工程順
に示す断面図である。
に示す断面図である。
【図５】従来のＭＥＳＦＥＴにおいて、通電と共にゲー
トリーク電流が増大した状態を説明するための断面図で
ある。
トリーク電流が増大した状態を説明するための断面図で
ある。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓ層 ３ リセス溝 ４ 開口部 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ マスクパターン ９ 触媒ＣＶＤ法により成膜されたＳｉＮ膜 １０ 低抵抗領域 １１ 半絶縁性ＧａＡｓ基板 １２ ｎ型ＧａＡｓコレクタ層 １３ ｐ型ＧａＡｓベース層 １４ ｎ型ＡｌＧａＡｓエミッタ層 １５ エミッタ電極 １６ ＳｉＮ側壁 １７ 外部ベース表面部分 １８ ベース電極 ２０ プラズマＣＶＤ法により成膜されたＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/338 29/812
Claims (3)
- 【請求項１】 電極以外の部分に露出した半導体上に高
抵抗材料薄膜を有する半導体装置の製造方法であって、 前記薄膜のうち半導体に接触している部分を触媒ＣＶＤ
法を用いて成膜することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記薄膜の成膜前に、半導体表面に活性
化された水素を含むガスを吹き付けて表面をクリーニン
グすることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記高抵抗材料薄膜のうち半導体に接触
している部分に、酸素を含まない材料を成膜することを
特徴とする請求項１又は２に記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09007648A JP3141805B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
| US09/007,543 US6225241B1 (en) | 1997-01-20 | 1998-01-15 | Catalytic deposition method for a semiconductor surface passivation film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09007648A JP3141805B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209151A true JPH10209151A (ja) | 1998-08-07 |
| JP3141805B2 JP3141805B2 (ja) | 2001-03-07 |
Family
ID=11671651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09007648A Expired - Fee Related JP3141805B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6225241B1 (ja) |
| JP (1) | JP3141805B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141350A (ja) * | 2000-10-31 | 2002-05-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6524958B2 (en) | 2000-11-08 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming channel in thin film transistor using non-ionic excited species |
| WO2004100273A1 (ja) * | 2003-05-09 | 2004-11-18 | Shin-Etsu Handotai Co., Ltd. | 太陽電池及びその製造方法 |
| JP2005019972A (ja) * | 2003-05-30 | 2005-01-20 | Showa Denko Kk | Ｉｉｉ族窒化物半導体素子の製造方法 |
| US6933250B2 (en) | 2002-04-15 | 2005-08-23 | Mitsubishi Denki Kabushiki Kaisha | Process for manufacturing a semiconductor device |
| JP2006518800A (ja) * | 2003-02-20 | 2006-08-17 | ヘンケル コーポレイション | 第四級有機ホスホニウム塩含有成型組成物 |
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009177046A (ja) * | 2008-01-28 | 2009-08-06 | Mitsubishi Heavy Ind Ltd | プラズマ処理方法及びプラズマ処理装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| TW455912B (en) * | 1999-01-22 | 2001-09-21 | Sony Corp | Method and apparatus for film deposition |
| JP4228458B2 (ja) * | 1999-03-16 | 2009-02-25 | ソニー株式会社 | 半導体装置の製造方法 |
| DE10152707B4 (de) * | 2001-10-19 | 2004-08-26 | Rwe Schott Solar Gmbh | Verfahren zur Herstellung einer Solarzelle |
| JP4128898B2 (ja) * | 2003-04-18 | 2008-07-30 | 古河電気工業株式会社 | 半導体素子の製造方法 |
| US7190047B2 (en) * | 2004-06-03 | 2007-03-13 | Lucent Technologies Inc. | Transistors and methods for making the same |
| KR100688838B1 (ko) * | 2005-05-13 | 2007-03-02 | 삼성에스디아이 주식회사 | 촉매 화학기상증착장치 및 촉매 화학기상증착방법 |
| JP2008300557A (ja) * | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 半導体装置 |
| KR20100090397A (ko) * | 2009-02-06 | 2010-08-16 | 삼성전자주식회사 | 반도체 장치의 형성 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043299B1 (en) * | 1989-12-01 | 1997-02-25 | Applied Materials Inc | Process for selective deposition of tungsten on semiconductor wafer |
| JP2770587B2 (ja) | 1991-03-14 | 1998-07-02 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| US5731235A (en) * | 1996-10-30 | 1998-03-24 | Micron Technology, Inc. | Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor |
-
1997
- 1997-01-20 JP JP09007648A patent/JP3141805B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-15 US US09/007,543 patent/US6225241B1/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141350A (ja) * | 2000-10-31 | 2002-05-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6524958B2 (en) | 2000-11-08 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming channel in thin film transistor using non-ionic excited species |
| US6933250B2 (en) | 2002-04-15 | 2005-08-23 | Mitsubishi Denki Kabushiki Kaisha | Process for manufacturing a semiconductor device |
| JP2006518800A (ja) * | 2003-02-20 | 2006-08-17 | ヘンケル コーポレイション | 第四級有機ホスホニウム塩含有成型組成物 |
| WO2004100273A1 (ja) * | 2003-05-09 | 2004-11-18 | Shin-Etsu Handotai Co., Ltd. | 太陽電池及びその製造方法 |
| KR101058735B1 (ko) * | 2003-05-09 | 2011-08-22 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 태양전지 및 그 제조방법 |
| US8030223B2 (en) | 2003-05-09 | 2011-10-04 | Shin-Etsu Chemical Co., Ltd. | Solar cell and method of fabricating the same |
| JP2005019972A (ja) * | 2003-05-30 | 2005-01-20 | Showa Denko Kk | Ｉｉｉ族窒化物半導体素子の製造方法 |
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009177046A (ja) * | 2008-01-28 | 2009-08-06 | Mitsubishi Heavy Ind Ltd | プラズマ処理方法及びプラズマ処理装置 |
| WO2009096259A1 (ja) * | 2008-01-28 | 2009-08-06 | Mitsubishi Heavy Industries, Ltd. | プラズマ処理方法及びプラズマ処理装置 |
Also Published As
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|---|---|
| JP3141805B2 (ja) | 2001-03-07 |
| US6225241B1 (en) | 2001-05-01 |
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