JP2008300557A - 半導体装置 - Google Patents

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Abstract

【課題】耐湿性を向上させることができる半導体装置を得る。
【解決手段】ＧａＡｓ基板１１（半導体基板）上に第１，第２層目のパッシベーション膜１５，１６（第１パッシベーション膜）が形成されている。そして、パッシベーション膜１５，１６上に、触媒化学気相成長法を用いて、最上層のパッシベーション膜としてＳｉＮ膜１９（第２パッシベーション膜）が形成されている。このように触媒化学気相成長で形成したＳｉＮ膜は、従来のようにプラズマ化学気相成長で形成したＳｉＮ膜に比べて吸湿性が低い。
【選択図】図５

Description

本発明は、半導体基板上にパッシベーション膜を形成した半導体装置に関し、特に耐湿性を向上させることができる半導体装置に関するものである。
図１３は、従来の半導体装置を示す断面図である。ＧａＡｓ基板１１上に、ドレイン電極１２、ソース電極１３及びゲート電極１４などを有する半導体素子が形成されている。この半導体素子を覆うようにＧａＡｓ基板１１上に、パッシベーション膜１５，１６が形成されている。パッシベーション膜１５，１６を貫通するように配線金属１８が形成されている。そして、パッシベーション膜１５，１６上に、プラズマ化学気相成長（Plasma Chemical Vapor Deposition）法を用いて、最上層のパッシベーション膜として３０００ÅのＳｉＮ膜２３が形成されている。
また、半導体に接触する１層目のパッシベーション膜を、触媒化学気相成長(Cat-CVD: Catalytic Chemical Vapor Deposition)法を用いて形成する方法が提案されている（例えば、特許文献１〜４を参照）。
特開平１０−２０９１５１号公報 特開２００６−３０２９９９号公報 特開２００２−２１７１９３号公報 特開２００６−２６９６７３号公報
しかし、特許文献１等には、半導体に接触しない２層目以降のパッシベーション膜を、触媒化学気相成長法を用いて形成することは記載されていない。即ち、従来は、２層目以降のパッシベーション膜を、プラズマ気相成長法を用いて形成していた。しかし、プラズマ化学気相成長法を用いて形成したＳｉＮ膜は吸湿性が高いため、耐湿性が低下するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、耐湿性を向上させることができる半導体装置を得るものである。
本発明に係る半導体装置は、半導体基板と、半導体基板上を覆う第１パッシベーション膜と、第１パッシベーション膜上に、触媒化学気相成長法を用いて形成された第２パッシベーション膜とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、半導体装置の耐湿性を向上させることができる。
実施の形態１．
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。
まず、図１に示すように、ＧａＡｓ基板１１（半導体基板）上に、ドレイン電極１２、ソース電極１３及びゲート電極１４などを有する半導体素を形成する。
次に、図２に示すように、この半導体素子を覆うようにＧａＡｓ基板１１上に第１，第２層目のパッシベーション膜１５，１６（第１パッシベーション膜）を形成する。
次に、図３に示すように、ドレイン電極１２及びソース電極１３の一部が露出するようにパッシベーション膜１５，１６に開口１７を形成する。そして、図４に示すように、開口１７内に配線金属１８を埋め込んだ後に、配線金属１８をパターニングする。
次に、図５に示すように、パッシベーション膜１５，１６上に、触媒化学気相成長法を用いて、最上層のパッシベーション膜として３０００ÅのＳｉＮ膜１９（第２パッシベーション膜）を形成する。ここで、触媒化学気相成長 (Cat-CVD: Catalytic Chemical Vapor Deposition)法とは、原料ガスを加熱した触媒体に接触させて、その表面での接触分解反応を利用して分解し、分解種を低温に保持された基板に輸送して膜を形成する成膜方法である。以上の工程により、本発明の実施の形態１に係る半導体装置が製造される。
本発明の実施の形態１に係る半導体装置は、ＧａＡｓ基板１１（半導体基板）と、ＧａＡｓ基板１１上を覆うパッシベーション膜１５，１６（第１パッシベーション膜）と、パッシベーション膜１５，１６上に、触媒化学気相成長法を用いて形成されたＳｉＮ膜１９（第２パッシベーション膜）とを有する。
触媒化学気相成長で形成したＳｉＮ膜（以下、Ｃａｔ−ＣＶＤ膜と呼ぶ）は、バッファードフッ酸（ＢＨＦ）中でのエッチングレートが１０Å／ｍｉｎであり、プラズマ化学気相成長で形成したＳｉＮ膜（以下、Ｐ−ＣＶＤ膜と呼ぶ）の１０００Å／ｍｉｎに比べて小さい。このようにＣａｔ−ＣＶＤ膜は緻密なＳｉＮ膜であり、吸湿性は低い。従って、上記のように最上層のパッシベーション膜としてＣａｔ−ＣＶＤ膜を用いることで、半導体装置の耐湿性を向上させることができる。
図６は、Ｐ−ＣＶＤ膜を用いた半導体装置をＰＣＴ試験（プレッシャークッカーテスト）の前後においてＦＴＩＲ（Fourier Transform Infrared Spectrometer:フーリエ変換赤外分光装置）で測定したスペクトルを示す図であり、図７は、Ｃａｔ−ＣＶＤ膜を用いた半導体装置をＰＣＴ試験の前後においてＦＴＩＲで測定したスペクトルを示す図である。ＰＣＴ試験のテスト条件は１２１℃，２気圧，９６時間である。
この測定結果から、Ｐ−ＣＶＤ膜を用いた場合はＰＣＴ試験後にＳｉ−Ｏのピークが見られるが、Ｃａｔ−ＣＶＤ膜を用いた場合はＰＣＴ試験後にＳｉ−Ｏのピークがほとんど見られないことが分かる。また、Ｐ−ＣＶＤ膜を用いた場合はＰＣＴ試験前よりもＰＣＴ試験後の方がＳｉ−Ｎのピーク高さは減少するが、Ｃａｔ−ＣＶＤ膜を用いた場合はＰＣＴ試験前とＰＣＴ試験後とではＳｉ−Ｎのピーク高さの減少量は小さいことが分かる。
図８は、Ｐ−ＣＶＤ膜を用いた半導体装置とＣａｔ−ＣＶＤ膜を用いた半導体装置について、ＰＣＴ試験後の酸化量を測定した図である。ただし、ＰＣＴ試験後にＦＴＩＲで測定したスペクトルの［Ｓｉ−Ｎ］ピーク高さの減少量と［Ｓｉ−Ｏ］ピーク高さの増加量の和を酸化量として定義する。この測定結果から、Ｃａｔ−ＣＶＤ膜を用いれば、Ｐ−ＣＶＤ膜を用いるよりも大幅に酸化量を低減できることが分かる。よって、本実施の形態を用いることで耐湿性を向上させることができることが実験により確認された。
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置を示す断面図である。本実施の形態では、触媒化学気相成長法を用いて形成したＳｉＮ膜１９の膜厚は１０００Åである。その他の構成及び製造方法は実施の形態１と同様である。
Ｃａｔ−ＣＶＤ膜は、Ｐ−ＣＶＤ膜の１／３程度の膜厚で同等の耐湿性を得ることができる。従って、ＳｉＮ膜１９の膜厚を１０００Å以下にすることができる。これにより、成膜処理能力の向上、材料費削減、低容量化を実現することができる。
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置を示す断面図である。本実施の形態では、触媒化学気相成長法を用いて形成したＳｉＮ膜１９の膜厚は１００００Åである。その他の構成及び製造方法は実施の形態１と同様である。
Ｃａｔ−ＣＶＤ膜のストレスは１×１０９ｄｙｎ／ｃｍ２であり、Ｐ−ＣＶＤ膜のストレス１×１０１０ｄｙｎ／ｃｍ２に比べて小さい。従って、ＳｉＮ膜１９の膜厚を１００００Å以上にすることができ、これにより更に耐湿性を向上させることができる。
実施の形態４．
図１１は、本発明の実施の形態４に係る半導体装置を示す断面図である。パッシベーション膜１５，１６上に厚膜低誘電率膜２０が形成されている。この厚膜低誘電率膜２０上に、触媒化学気相成長法を用いて１０００ÅのＳｉＮ膜１９が形成されている。その他の構成及び製造方法は実施の形態１と同様である。
このようにＳｉＮ膜１９を形成する前に厚膜低誘電率膜２０で平坦化することで、段差部分でのＳｉＮ膜１９のカバレッジの影響が無くなるため、更に耐湿性を向上させることができる。ただし、ＳｉＮ膜１９を形成する前に、ＣＭＰ（Chemical Mechanical Polishing）を用いて厚膜低誘電率膜２０を平坦化することが好ましい。
なお、厚膜低誘電率膜２０として、ポリイミド、ＢＣＢ、ＰＡＥ（Poly Arylene Ether）、ＨＳＱ（Hydrogen Silse Quioxane）、ＭＳＱ（Methyl Silse Quioxane）、ＳｉＯＣ及びＳｉＯＦの何れか１つ又はこれらの組み合わせを用いることができる。
実施の形態５．
図１２は、本発明の実施の形態５に係る半導体装置を示す断面図である。パッシベーション膜１５（第１パッシベーション膜）上に、触媒化学気相成長法を用いて５００ÅのＳｉＮ膜２１（第２パッシベーション膜）を形成している。そして、ＳｉＮ膜２１上に、触媒化学気相成長法を用いて３０００ÅのＳｉＮ膜２２（第３パッシベーション膜）を形成している。その他の構成及び製造方法は実施の形態１と同様である。
本実施の形態では、最上層ではなくかつ半導体に接しない中間のパッシベーション膜を、触媒化学気相成長法を用いて形成する。これにより、実施の形態１と同様に耐湿性を向上させることができる。なお、中間のパッシベーション膜であるＳｉＮ膜２１の膜厚を１０００Å以下とすることが好ましい。
本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 Ｐ−ＣＶＤ膜を用いた半導体装置をＰＣＴ試験の前後においてＦＴＩＲで測定したスペクトルを示す図である。 Ｃａｔ−ＣＶＤ膜を用いた半導体装置をＰＣＴ試験の前後においてＦＴＩＲで測定したスペクトルを示す図である。 Ｐ−ＣＶＤ膜を用いた半導体装置とＣａｔ−ＣＶＤ膜を用いた半導体装置について、ＰＣＴ試験後の酸化量を測定した図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。
符号の説明
１１ ＧａＡｓ基板（半導体基板）
１５，１６ パッシベーション膜（第１パッシベーション膜）
１９ ＳｉＮ膜（第２パッシベーション膜）
２０ 厚膜低誘電率膜
２１ ＳｉＮ膜（第２パッシベーション膜）
２２ ＳｉＮ膜（第３パッシベーション膜）

Claims (10)

  1. 半導体基板と、
    前記半導体基板上を覆う第１パッシベーション膜と、
    前記第１パッシベーション膜上に、触媒化学気相成長法を用いて形成された第２パッシベーション膜とを有することを特徴とする半導体装置。
  2. 前記第２パッシベーション膜はＳｉＮ膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２パッシベーション膜は最上層のパッシベーション膜であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２パッシベーション膜の膜厚は１０００Å以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２パッシベーション膜の膜厚は１００００Å以上であることを特徴とする請求項３に記載の半導体装置。
  6. 前記第１パッシベーション膜上に形成された厚膜低誘電率膜を更に有し、
    前記厚膜低誘電率膜上に前記第２パッシベーション膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記厚膜低誘電率膜は、ポリイミド、ＢＣＢ、ＰＡＥ(Poly Arylene Ether)、ＨＳＱ(Hydrogen Silse Quioxane)、ＭＳＱ(Methyl Silse Quioxane)、ＳｉＯＣ及びＳｉＯＦの何れか１つ又はこれらの組み合わせであることを特徴とする請求項６に記載の半導体装置。
  8. 前記厚膜低誘電率膜は、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第２パッシベーション膜上に形成された第３パッシベーション膜を更に有することを特徴とする請求項１又は２に記載の半導体装置。
  10. 前記第２パッシベーション膜の膜厚は１０００Å以下であることを特徴とする請求項９に記載の半導体装置。
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