JP2005317763A - 絶縁膜形成方法及び半導体装置 - Google Patents
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Abstract
【解決手段】 下地基板の上に、シリコンカーバイドからなる第1の膜(20)を形成する。第1の膜の表面を、酸化性雰囲気(60)に晒し、第1の膜の表層部を酸化する。第1の膜の表面を、該表面を親水化させる薬液(61)に接触させる。親水化された第1の膜の表面上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第2の膜(21)を形成する。
【選択図】 図2
Description
第2の観点による方法では、シリコンカーバイトからなる第1の膜と低誘電率の第3の膜との間に、酸素含有シリコンカーバイド等からなる第2の膜を配置することにより、密着度を高めることができる。
第4の観点による方法では、水素プラズマに晒すことにより、低誘電率の第1の膜と、シリコンカーバイド等からなる第2の膜との密着度を高めることができる。
最も上の配線層の上に、酸素含有シリコンカーバイドからなるエッチングストッパ膜50及びハイブリッド型ポーラスシリカからなる層間絶縁膜51が形成されている。層間絶縁膜51及びエッチングストッパ膜50を貫通するビアホールが形成され、その内部にタングステンからなる導電性プラグ52が充填されている。導電性プラグ52は、下層の配線49に接続される。
・テトラメチルシランの流量:650sccm
・圧力:約600Pa(4.5Torr)
・13.56MHzのRF電力:500W
・400kHzのRF電力:150W
図2(B)に示すように、エッチングストッパ膜20の表面を、二酸化炭素のプラズマ60に晒す。プラズマ処理条件は下記の通りである。
・二酸化炭素流量:5000sccm
・圧力:約470Pa(3.5Torr)
・13.56MHzのRF電力:100W
・処理時間:5秒
図2(C)に示すように、ウェットウエハ洗浄装置を用い、エッチングストッパ膜20の表面を、親水化用薬液61に接触させる。この薬液61は、例えば、ジメチルアセトアミドと弗化アンモニウムとの水溶液である。親水化処理を行う前に、エッチングストッパ膜20の表面に純水を滴下して接触角を測定したところ約100°であった。親水化処理を行った後に、同様の測定を行うと、接触角が40°であった。エッチングストッパ膜20の表面が撥水性から親水性に変化していることがわかる。
図3に、スタッドプルテストに用いた試料の概略断面図を示す。シリコン基板100の上に、銅膜101が形成されている。銅膜101の上に、無酸素シリコンカーバイド膜102、ハイブリッド型ポーラスシリカ膜103が形成されている。その上に、SiCからなるキャップ膜104を形成した。このキャップ膜104に、エポキシ接着剤105によりスタッド106を接着した。無酸素シリコンカーバイド膜102及びポーラスシリカ膜103は、上記第1の実施例による方法で形成した。
・水素流量:4000sccm
・圧力:307Pa(2、3Torr)
・13.56MHzのRF電力:250W
図4(C)に示すように、水素プラズマ処理を行ったミドルストッパ膜22の上に、ハイブリッド型ポーラスシリカからなる厚さ170nmの層間絶縁膜23を形成する。層間絶縁膜23の成膜方法は、その下の層間絶縁膜21の成膜方法と同様である。
上記第2の実施例では、ミドルストッパ膜22を酸素含有シリコンカーバイドで形成したが、無酸素シリコンカーバイドまたはシリコンオキシカーバイドで形成してもよい。また、ミドルストッパ膜22を形成する前に、層間絶縁膜21を直接水素プラズマに晒してもよい。
図7(A)に示すように、層間絶縁膜11が形成された下地基板を準備する。この下地基板は、図1に示した半導体基板1から層間絶縁膜11及び配線13までを含む。層間絶縁膜11の上に、無酸素シリコンカーバイドからなる下側のエッチングストッパ膜20aを形成する。成膜方法は、図2(A)を参照して説明した第1の実施例のエッチングストッパ膜20の成膜方法と同様である。
第3の実施例では、上側のエッチングストッパ膜20bが、その上の層間絶縁膜21の密着度を高める作用を奏する。同様に、上側のミドルストッパ膜22bが、その上の層間絶縁膜23の密着度を高める作用を奏する。このため、第1の実施例の構造に比べて、より高い密着度を得ることができる。ただし、酸素含有シリコンカーバイドの誘電率は無酸素シリコンカーバイドの誘電率よりも高いため、寄生容量の観点からは、第1の実施例の方が有利である。
図9(A)に示すように、層間絶縁膜11が形成された下地基板を準備する。この下地基板は、図1に示した半導体基板1から層間絶縁膜11及び配線13までを含む。層間絶縁膜11の上に、無酸素シリコンカーバイドからなるエッチングストッパ膜20を形成する。成膜方法は、図2(A)を参照して説明した第1の実施例のエッチングストッパ膜20の成膜方法と同様である。
・TMCTS流量:1sccm
・二酸化炭素流量:5000sccm
・圧力:470Pa(3.5Torr)
・13.56MHzのRF電力:300W
・400kHzのRF電力:200W
図9(D)に示すように、下側の層間絶縁膜21aの上に、ハイブリッド型ポーラスシリカからなる上側の層間絶縁膜21bを形成する。上側の層間絶縁膜21bの形成は、図2(D)を参照して説明した第1の実施例の層間絶縁膜21の形成方法と同様である。
次に、図10を参照して、第5の実施例による絶縁膜の形成方法について説明する。上記第1〜第4の実施例では、無酸素シリコンカーンバイドからなる膜の上に、ハイブリッド型ポーラスシリカ等の低誘電率絶縁材料からなる膜を塗布法により形成する場合の密着度の向上を図ることが目的であった。第5の実施例では、膜の上下関係が逆になり、ハイブリッド型ポーラスシリカ等の低誘電率絶縁材料からなる膜の上に、無酸素シリコンカーバイドからなる膜を形成する場合の密着性に着目する。
上述の実施例から、以下の付記に示す発明が導出される。
前記第1の膜の表面を、酸化性雰囲気に晒し、該第1の膜の表層部を酸化する工程と、
前記第1の膜の表面を、該表面を親水化させる薬液に接触させる工程と、
親水化された前記第1の膜の表面上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第2の膜を形成する工程と
を有する絶縁膜形成方法。
(付記3) 前記第1の膜の表層部を酸化させる工程において、二酸化炭素、一酸化炭素、一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素からなる群より選択された少なくとも一つのガスのプラズマに、前記第1の膜の表面を晒す付記1または2に記載の絶縁膜形成方法。
(付記5) 前記第2の膜を形成した後、さらに、前記第2の膜が形成された基板を水素プラズマに晒す工程を含む付記1〜4のいずれかに記載の絶縁膜形成方法。
前記第1の膜の上に、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された一つの絶縁材料からなる第2の膜を形成する工程と、
前記第2の膜の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第3の膜を形成する工程と
を有する絶縁膜形成方法。
(付記8) 前記第1の膜を形成した後、さらに、該第1の膜の表面を、酸化性雰囲気(60)に晒し、該第1の膜の表層部を酸化する工程を含む付記6または7に記載の絶縁膜形成方法。
(付記10) 前記薬液が、アンモニウム塩を含む水溶液である付記9に記載の絶縁膜形成方法。
前記第1の膜の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第2の膜を形成する工程と、
前記第2の膜が形成された基板を、水素プラズマに晒す工程と
を有する絶縁膜形成方法。
(付記13) 前記第2の膜を形成した後、前記水素プラズマに晒す前に、該第2の膜の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第3の膜を形成する工程を含み、前記水素プラズマに晒す工程において、該第3の膜を介して前記第2の膜を水素プラズマに晒す付記11または12に記載の絶縁膜形成方法。
(付記16) 下地基板の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第1の膜を形成する工程と、
前記低誘電率絶縁膜の上に、酸化シリコンまたはシリコンカーバイドからなる第2の膜を形成する工程と、
前記第2の膜の表面を水素プラズマに晒す工程と
を有する絶縁膜形成方法。
(付記18) 前記第2の膜を形成する工程と、水素プラズマに晒す工程において、該第2の膜の一部を堆積させる工程と、水素プラズマに晒す工程とを交互に、少なくとも2サイクル実施する付記16または17に記載の絶縁膜形成方法。
前記第1の膜に形成された凹部と、
前記凹部内に充填された金属部材と、
前記第1の膜及び前記金属部材の表面を覆うように形成された無酸素シリコンカーバイドからなる第2の膜と、
前記第2の膜の上に配置され、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された絶縁材料で形成された第3の膜と、
前記第3の膜の上に配置され、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第4の膜と
を有する半導体装置。
2 素子分離絶縁膜
3 MOSFET
5、11、21、23、51 層間絶縁膜
6S、6D、52 導電性プラグ
10 エッチングストッパ膜
12、25 バリアメタル層
13、26、49 配線
20、50 エッチングストッパ膜
22 ミドルストッパ膜
53 パッド
54 保護膜
60 二酸化炭素プラズマ
61 親水化用薬液
65、75 水素プラズマ
70 下地基板
71、72 絶縁膜
100 シリコン基板
101 銅膜
102 無酸素シリコンカーバイド膜
103 ポーラスシリカ膜
104 シリコンカーバイド膜
105 エポキシ接着剤
106 スタッド
Claims (9)
- 下地基板の上に、シリコンカーバイドからなる第1の膜を形成する工程と、
前記第1の膜の表面を、酸化性雰囲気に晒し、該第1の膜の表層部を酸化する工程と、
前記第1の膜の表面を、該表面を親水化させる薬液(61)に接触させる工程と、
親水化された前記第1の膜の表面上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第2の膜(21)を形成する工程と
を有する絶縁膜形成方法。 - 下地基板の上に、シリコンカーバイドからなる第1の膜を形成する工程と、
前記第1の膜の上に、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された一つの絶縁材料からなる第2の膜を形成する工程と、
前記第2の膜の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第3の膜を形成する工程と
を有する絶縁膜形成方法。 - 前記第1の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第1の膜を堆積させる請求項1または2に記載の絶縁膜形成方法。
- 下地基板の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第1の膜を形成する工程と、
前記第1の膜の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第2の膜を形成する工程と、
前記第2の膜が形成された基板を、水素プラズマに晒す工程と
を有する絶縁膜形成方法。 - 前記第1の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第1の膜を堆積させる請求項4に記載の絶縁膜形成方法。
- 前記第2の膜を形成した後、前記水素プラズマに晒す前に、該第2の膜の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第3の膜を形成する工程を含み、前記水素プラズマに晒す工程において、該第3の膜を介して前記第2の膜を水素プラズマに晒す請求項4または5に記載の絶縁膜形成方法。
- 前記水素プラズマに晒す合計の時間が50秒以上である請求項4〜6のいずれかに記載の絶縁膜形成方法。
- 下地基板の上に、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第1の膜を形成する工程と、
前記低誘電率絶縁膜の上に、酸化シリコンまたはシリコンカーバイドからなる第2の膜を形成する工程と、
前記第2の膜の表面を水素プラズマに晒す工程と
を有する絶縁膜形成方法。 - 絶縁材料で形成された第1の膜と、
前記第1の膜に形成された凹部と、
前記凹部内に充填された金属部材と、
前記第1の膜及び前記金属部材の表面を覆うように形成された無酸素シリコンカーバイドからなる第2の膜と、
前記第2の膜の上に配置され、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された絶縁材料で形成された第3の膜と、
前記第3の膜の上に配置され、比誘電率が2.7以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第4の膜と
を有する半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004133964A JP4198631B2 (ja) | 2004-04-28 | 2004-04-28 | 絶縁膜形成方法及び半導体装置 |
US10/899,045 US7208405B2 (en) | 2004-04-28 | 2004-07-27 | Insulating film forming method capable of enhancing adhesion of silicon carbide film, etc. and semiconductor device |
US11/724,219 US7642185B2 (en) | 2004-04-28 | 2007-03-15 | Insulating film forming method capable of enhancing adhesion of silicon carbide film, etc. and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004133964A JP4198631B2 (ja) | 2004-04-28 | 2004-04-28 | 絶縁膜形成方法及び半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008113186A Division JP4778018B2 (ja) | 2008-04-23 | 2008-04-23 | 絶縁膜形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005317763A true JP2005317763A (ja) | 2005-11-10 |
JP4198631B2 JP4198631B2 (ja) | 2008-12-17 |
Family
ID=35186228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004133964A Expired - Fee Related JP4198631B2 (ja) | 2004-04-28 | 2004-04-28 | 絶縁膜形成方法及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7208405B2 (ja) |
JP (1) | JP4198631B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008066547A (ja) * | 2006-09-08 | 2008-03-21 | Sony Corp | 絶縁膜の表面改質方法および半導体装置の製造方法 |
JP2017528913A (ja) * | 2014-09-26 | 2017-09-28 | インテル・コーポレーション | フォトリソグラフィポイズニングを低減するための酸化プラズマ後処理のための技法および関連する構造 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7485570B2 (en) * | 2002-10-30 | 2009-02-03 | Fujitsu Limited | Silicon oxycarbide, growth method of silicon oxycarbide layer, semiconductor device and manufacture method for semiconductor device |
US7994069B2 (en) * | 2005-03-31 | 2011-08-09 | Freescale Semiconductor, Inc. | Semiconductor wafer with low-K dielectric layer and process for fabrication thereof |
JP4739150B2 (ja) * | 2006-08-30 | 2011-08-03 | 富士通株式会社 | レジストカバー膜形成材料、レジストパターンの形成方法、電子デバイス及びその製造方法 |
WO2008111203A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Limited | レジスト組成物、レジストパターンの形成方法、及び電子デバイスの製造方法 |
JP5045314B2 (ja) * | 2007-08-30 | 2012-10-10 | 富士通株式会社 | 液浸露光用レジスト組成物、及びそれを用いた半導体装置の製造方法 |
US20110204382A1 (en) * | 2008-05-08 | 2011-08-25 | Base Se | Layered structures comprising silicon carbide layers, a process for their manufacture and their use |
JP2011249678A (ja) * | 2010-05-28 | 2011-12-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
TW201400173A (zh) * | 2012-06-27 | 2014-01-01 | Ascend Top Entpr Co Ltd | 絕緣膜之黏貼設備及其黏貼方法 |
US8742587B1 (en) * | 2012-11-18 | 2014-06-03 | United Microelectronics Corp. | Metal interconnection structure |
US9349636B2 (en) * | 2013-09-26 | 2016-05-24 | Intel Corporation | Interconnect wires including relatively low resistivity cores |
KR102362065B1 (ko) * | 2015-05-27 | 2022-02-14 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6627532B1 (en) * | 1998-02-11 | 2003-09-30 | Applied Materials, Inc. | Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition |
US6875687B1 (en) * | 1999-10-18 | 2005-04-05 | Applied Materials, Inc. | Capping layer for extreme low dielectric constant films |
US6417092B1 (en) * | 2000-04-05 | 2002-07-09 | Novellus Systems, Inc. | Low dielectric constant etch stop films |
US6798043B2 (en) * | 2001-06-28 | 2004-09-28 | Agere Systems, Inc. | Structure and method for isolating porous low-k dielectric films |
JP3974023B2 (ja) | 2002-06-27 | 2007-09-12 | 富士通株式会社 | 半導体装置の製造方法 |
US20040048468A1 (en) * | 2002-09-10 | 2004-03-11 | Chartered Semiconductor Manufacturing Ltd. | Barrier metal cap structure on copper lines and vias |
TW200505975A (en) * | 2003-04-18 | 2005-02-16 | Ekc Technology Inc | Aqueous fluoride compositions for cleaning semiconductor devices |
US7138332B2 (en) * | 2003-07-09 | 2006-11-21 | Asm Japan K.K. | Method of forming silicon carbide films |
US7071100B2 (en) * | 2004-02-27 | 2006-07-04 | Kei-Wei Chen | Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process |
-
2004
- 2004-04-28 JP JP2004133964A patent/JP4198631B2/ja not_active Expired - Fee Related
- 2004-07-27 US US10/899,045 patent/US7208405B2/en active Active
-
2007
- 2007-03-15 US US11/724,219 patent/US7642185B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JP4198631B2 (ja) | 2008-12-17 |
US7642185B2 (en) | 2010-01-05 |
US7208405B2 (en) | 2007-04-24 |
US20050242440A1 (en) | 2005-11-03 |
US20070173054A1 (en) | 2007-07-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080717 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081001 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4198631 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |