JP4778018B2 - 絶縁膜形成方法 - Google Patents

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Description

本発明は、絶縁膜形成方法に関し、特にシリコンカーバイドからなる膜と、酸化シリコンよりも低誘電率の絶縁材料からなる絶縁膜とを含む絶縁膜多層構造を形成する方法に関する。
半導体集積回路装置の多層配線構造において、電気信号の伝搬速度は、配線抵抗と配線間の寄生容量に依存する。近年、半導体集積回路装置の高集積化が進むに従って、配線間隔がますます狭くなり、配線間の寄生容量が大きくなってきた。配線間隔が１μｍ以上の世代では、寄生容量に起因する信号伝搬速度の遅延が、装置全体の処理速度に与える影響が小さかった。ところが、配線間隔が０．５μｍ以下になると、配線間の寄生容量の影響が大きくなり、特に配線間隔が０．２μｍ以下になると、配線間の寄生容量が装置の処理速度に大きく影響を及ぼすことが予想される。
配線間の寄生容量は、配線を薄くすることにより低減させることができるが、配線を薄くすると配線抵抗が増大してしまい、半導体集積回路装置の高速化には繋がらない。配線抵抗の増大を招くことなく、寄生容量を低下させるために、絶縁膜の低誘電率化が有効である。
低誘電率絶縁材料として、塗布法により成膜する有機系のポリアリーレンやポリアリルエーテル、無機系の水素シルセスキオキサン（ＨＳＱ）、ハイブリッドのメチルシルセスキオキサン（ＭＳＱ）、及びＨＳＱとＭＳＱとを混合した絶縁材料等が知られている。また、オルガノシロキサン系の材料を原料ガスとして化学気相成長（ＣＶＤ）により成膜するシリコンオキシカーバイドも、低誘電率絶縁材料として注目されている。
さらに、成膜プロセスに関わらず、低誘電率絶縁膜中に意図的に空孔を形成することにより、誘電率を低下させる技術が知られている。空孔形成によって生じる膜の機械的強度の低下と、誘電率の低下とのバランスをとりながら、低誘電率絶縁材料の開発と、半導体集積回路装置への適用が進められている。現在では、ヤング率５〜７ＧＰａを得ながら、比誘電率を２．０〜２．５まで低下させた多孔性低誘電率材料が開発されている。
ダマシン構造における配線層とビア層との層間絶縁膜材料の低誘電率化が進む中で、導電材料である銅（Ｃｕ）の拡散を防止するバリア層の材料にも、低誘電率化が求められるようになってきている。銅の拡散を防止する良好なバリア層の材料として、ＣＶＤにより成膜されるシリコンナイトライド（ＳｉＮ）や、酸素含有シリコンカーバイド(oxygen-doped silicon carbide)等が知られている。ところが、シリコンナイトライド及び酸素含有シリコンカーバイドの比誘電率は、それぞれ７．０及び４．５程度であり、誘電率が低いとはいえない。
そこで、近年は、オルガノシランを原料ガスとして用い、低酸素濃度状態あるいは、無酸素状態でＣＶＤにより成膜する無酸素シリコンカーバイド(undoped silicon carbide)が注目されている。無酸素シリコンカーバイドは、膜中に酸素が少ないかまたは酸素を含有しないため、銅の拡散の良好なバリア性を維持しながら、比誘電率を３．５程度以下まで低下させることができる。
銅の拡散バリア層の表面は、一般的に疎水性である。この疎水性の表面上に、低誘電率絶縁材料からなる膜を形成すると、密着性が悪くなりやすい。下記の特許文献１に、ノベラスシステムズ(Novellus Systems)株式会社のＥＳＬ３で形成された膜に親水化処理を施し、その後低誘電率絶縁材料からなる膜を形成する技術が開示されている。ＥＳＬ３の成膜には、原料ガスとしてテトラメチルシランと二酸化炭素が使用される。この方法によると、ＥＳＬ３で形成された膜の表面を弗化アンモニウム水溶液に接触させることにより、親水化処理が行われる。この親水化処理により、シリコンカーバイド膜と、その上に配置される低誘電率絶縁材料からなる膜との密着性を高めることができる。
特開２００４−８８０４７号公報
ノベラスシステムズ社のＥＳＬ３で形成された膜には、酸素が含有される。無酸素シリコンカーバイドからなる絶縁膜の上に、低誘電率絶縁材料からなる膜を形成する場合には、上記特許文献１に開示された親水化処理のみでは、十分な密着性を得ることができない。
本発明の目的は、酸素の含有量の少ないシリコンカーバイドからなる絶縁膜の上に、低誘電率絶縁材料からなる膜を形成する場合にも、十分な密着性を得ることができる絶縁膜形成方法を提供することである。
上記課題を解決するための絶縁膜の形成方法は、
下地基板の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第１の膜を形成する工程と、
前記第１の膜の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第２の膜を形成する工程と、
前記第２の膜の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第３の膜を形成する工程と、
前記第３の膜を介して、前記第２の膜を水素プラズマに晒す工程と
を有する。
上記課題を解決するための絶縁膜の他の形成方法は、
下地基板の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第１の膜を形成する工程と、
前記第１の膜の上に、無酸素シリコンカーバイドからなる第２の膜を形成する工程と、
前記第２の膜の表面を水素プラズマに晒す工程と
を有する。
本明細書において、「無酸素シリコンカーバイド」とは、酸素を含有しないか、または酸素濃度が約１０原子％以下のシリコンカーバイドを意味する。「酸素含有シリコンカーバイド」及び「シリコンオキシカーバイド」とは、ともに酸素を含有するシリコンカーバイドを意味するが、両者の相違点は、骨格中の酸素濃度である。
図１１（Ａ）及び図１１（Ｂ）に、それぞれ酸素含有シリコンカーバイド及びシリコンオキシカーバイドの赤外分光分析結果を示す。酸素含有シリコンカーバイドの測定結果では、Ｓｉ−Ｃに対応する吸収ピークの高さに対するＳｉ−Ｏに対応する吸収ピークの高さの比が約１．５であるのに対し、シリコンオキシカーバイドの測定結果においては、その比が、約３である。このように、赤外分光分析を行うことにより、酸素含有シリコンカーバイドとシリコンオキシカーバイドとを区別することができる。例えば、Ｓｉ−Ｃに対応する吸収ピークの高さに対するＳｉ−Ｏに対応する吸収ピークの高さの比が２未満であれば、酸素含有シリコンカーバイドであり、この比が２以上であればシリコンオキシカーバイドと考えることができる。なお、無酸素シリコンカーバイドの場合には、Ｓｉ−Ｏに対応する吸収ピークがほとんど観測されない。
第２の膜が形成された基板または第２の膜の表面を水素プラズマに晒すことにより、シリコンカーバイド等からなる第１の膜と低誘電率の第２の膜との密着度を高めることができる。
図１に、第１の実施例による方法で作製した半導体装置の断面図の一例を示す。シリコンからなる半導体基板１の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２が形成されている。素子分離絶縁膜２で囲まれた活性領域内に、ＭＯＳＦＥＴ３が形成されている。ＭＯＳＦＥＴ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、及びゲート電極３Ｇを含んで構成される。ＭＯＳＦＥＴ３は、周知の方法により形成することができる。
ＭＯＳＦＥＴ３を覆うように、半導体基板１の上にリンガラス（ＰＳＧ）からなる厚さ１．５μｍの層間絶縁膜５が、ＣＶＤにより形成されている。層間絶縁膜５を貫通する２本のビアホールが形成されており、このビアホール内にタングステン（Ｗ）からなる導電性プラグ６Ｓ及び６Ｄが充填されている。導電性プラグ６Ｓ及び６Ｄは、基板全面を覆うタングステン膜を形成した後、化学機械研磨（ＣＭＰ）を行って不要なタングステン膜を除去することにより形成される。導電性プラグ６Ｓ及び６Ｄは、それぞれＭＯＳＦＥＴ３のソース領域３Ｓ及びドレイン領域３Ｄに接続されている。
層間絶縁膜５の上に、無酸素シリコンカーバイドからなる厚さ５０ｎｍのエッチングストッパ膜１０が形成されている。その上に、低誘電率絶縁材料からなる層間絶縁膜１１が形成されている。層間絶縁膜１１は、例えばＭＳＱとＨＳＱとが混合されたハイブリッド型ポーラスシリカで形成される。このような絶縁材料として、例えば触媒化成工業株式会社から入手可能なＮＣＳ（商品名）が挙げられる。
層間絶縁膜１１及びエッチングストッパ膜１０に、複数の配線溝が形成されている。配線溝の内面が、ＴａＮからなる厚さ３０ｎｍのバリアメタル層１２で覆われており、配線溝内に、銅からなる配線１３が充填されている。ある配線１３は、下層の導電性プラグ６Ｓに接続され、他のある配線１３は、下層の導電性プラグ６Ｄに接続される。配線１３及びバリアメタル層１２は、周知のシングルダマシン法により形成される。無酸素シリコンカーバイドからなる膜、及び低誘電率絶縁材料からなる膜の形成方法については、後に詳述する。
層間絶縁膜１１の上に、無酸素シリコンカーバイドからなる厚さ５０ｎｍのエッチングストッパ膜２０、ハイブリッド型ポーラスシリカからなる厚さ２５０ｎｍの層間絶縁膜２１、無酸素シリコンカーバイドからなる厚さ３０ｎｍのミドルストッパ膜２２、及びハイブリッド型ポーラスシリカからなる厚さ１７０ｎｍの層間絶縁膜２３がこの順番に形成されている。
層間絶縁膜２３に配線溝が形成され、ミドルストッパ膜２２、層間絶縁膜２１及びエッチングストッパ膜２０にビアホールが形成されている。この配線溝及びビアホールの内面が、ＴａＮからなる厚さ３０ｎｍのバリアメタル層２５で覆われている。ビアホール及び配線溝の内部に、銅からなる配線２６が充填されている。バリアメタル層２５及び配線２６は、周知のデュアルダマシン法により形成される。エッチングストッパ膜２０から層間絶縁膜２３までの絶縁膜、バリアメタル層２５及び配線２６が、１層分の配線層を構成する。エッチングストッパ膜２０は、ビアホール形成時のエッチングを停止させる機能に加えて、その下の配線１３を形成している銅の拡散を防止する機能を有する。
ビアホールの底面に対応する領域のエッチングストッパ膜２０を除去する時に、配線溝の底面に対応する領域のミドルストッパ膜２２の一部または全部が除去される場合もある。
層間絶縁膜２３の上に、配線２６を含む配線層と同様の構造を有する複数の配線層が形成されている。
最も上の配線層の上に、酸素含有シリコンカーバイドからなるエッチングストッパ膜５０及びハイブリッド型ポーラスシリカからなる層間絶縁膜５１が形成されている。層間絶縁膜５１及びエッチングストッパ膜５０を貫通するビアホールが形成され、その内部にタングステンからなる導電性プラグ５２が充填されている。導電性プラグ５２は、下層の配線４９に接続される。
層間絶縁膜５１の上に、アルミニウムからなるパッド５３が形成されている。パッド５３は、その下の導電性プラグ５２に接続されている。パッド５３及び層間絶縁膜５１を、シリコンナイトライドからなる保護膜５４が覆う。保護膜５４に、パッド５３の表面を露出させる開口が形成されている。
図２（Ａ）〜図２（Ｄ）を参照して、図１の層間絶縁膜１１の上に、エッチングストッパ膜２０及び層間絶縁膜２１を形成する方法について説明する。なお、以下に説明する方法は、図１に示した無酸素シリコンカーバイドからなる膜の上に、ハイブリッド型ポーラスシリカからなる膜を成膜する他の工程にも適用される。
図２（Ａ）に示すように、層間絶縁膜１１が露出した下地基板が準備されている。この下地基板は、図１に示した半導体基板１から層間絶縁膜１１及び配線１３までの積層構造を含む。層間絶縁膜１１の上に、原料ガスとしてテトラメチルシランを用いたＣＶＤにより、エッチングストッパ膜２０を形成する。酸素元素を含まない原料ガスを用いることにより、無酸素シリコンカーバイドからなる膜を形成することができる。成膜条件は、下記の通りである。なお、用いた基板の直径は２００ｍｍであり、ＲＦ電力を投入するための平行平板電極の面積は、基板の面積とほぼ等しい。
・テトラメチルシランの流量：６５０ｓｃｃｍ
・圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
・１３．５６ＭＨｚのＲＦ電力：５００Ｗ
・４００ｋＨｚのＲＦ電力：１５０Ｗ
図２（Ｂ）に示すように、エッチングストッパ膜２０の表面を、二酸化炭素のプラズマ６０に晒す。プラズマ処理条件は下記の通りである。
・二酸化炭素流量：５０００ｓｃｃｍ
・圧力：約４７０Ｐａ（３．５Ｔｏｒｒ）
・１３．５６ＭＨｚのＲＦ電力：１００Ｗ
・処理時間：５秒
図２（Ｃ）に示すように、ウェットウエハ洗浄装置を用い、エッチングストッパ膜２０の表面を、親水化用薬液６１に接触させる。この薬液６１は、例えば、ジメチルアセトアミドと弗化アンモニウムとの水溶液である。親水化処理を行う前に、エッチングストッパ膜２０の表面に純水を滴下して接触角を測定したところ約１００°であった。親水化処理を行った後に、同様の測定を行うと、接触角が４０°であった。エッチングストッパ膜２０の表面が撥水性から親水性に変化していることがわかる。
図２（Ｄ）に示すように、エッチングストッパ膜２０の上に、塗布法により、ＭＳＱとＨＳＱとが混合されたハイブリッド型ポーラスシリカ（触媒化成工業株式会社製の商品名ＮＣＳ）からなる層間絶縁膜２１を形成する。塗布後に、４００℃で６０分のキュアを行った。
上記方法で形成した積層構造の密着度を、スタッドプルテスト(stud-pulltest)により評価した。
図３に、スタッドプルテストに用いた試料の概略断面図を示す。シリコン基板１００の上に、銅膜１０１が形成されている。銅膜１０１の上に、無酸素シリコンカーバイド膜１０２、ハイブリッド型ポーラスシリカ膜１０３が形成されている。その上に、ＳｉＣからなるキャップ膜１０４を形成した。このキャップ膜１０４に、エポキシ接着剤１０５によりスタッド１０６を接着した。無酸素シリコンカーバイド膜１０２及びポーラスシリカ膜１０３は、上記第１の実施例による方法で形成した。
スタッドプルテストを行ったところ、スタッド１０６とキャップ膜１０４との間で破断が生じた。このときの引張り力は、約７０ＭＰａ（約７００ｋｇｆ／ｃｍ２）であった。すなわち、無酸素シリコンカーバイド膜１０２とポーラスシリカ膜１０３との界面の接着強度は、スタッドプルテストの計測限界の７０ＭＰａ以上であると考えられる。
これに対し、図２（Ｂ）に示した二酸化炭素プラズマに晒す処理を行わなかった試料においては、引張り力を約２０ＭＰａ（２００ｋｇｆ／ｃｍ２）にした時に、無酸素シリコンカーバイド膜１０２とポーラスシリカ膜１０３との界面で破断が生じた。
この評価結果からわかるように、図２（Ｂ）に示した二酸化炭素プラズマ処理を行うことにより、ポーラスシリカからなる層間絶縁膜２１の密着度を高めることができる。密着度が向上した理由は、二酸化炭素プラズマ処理により無酸素シリコンカーバイドからなるエッチングストッパ膜２０の表層部が薄く酸化されたためと考えられる。エッチングストッパ膜２０の表面を、二酸化炭素プラズマ以外の酸化性雰囲気に晒して、その表層部を酸化してもよい。例えば、一酸化炭素、一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素等のプラズマに晒してもよい。
上記実施例では、低誘電率絶縁材料としてＭＳＱとＨＳＱとが混合されたハイブリッド型ポーラスシリカを用いたが、その他の低誘電率絶縁材料を用いる場合にも、同様の効果が期待できる。特に、上記実施例による成膜方法は、層間絶縁膜２１の材料として、比誘電率が２．７以下の絶縁材料を用いる場合に有効である。また、層間絶縁膜２１が塗布法により形成される場合に有効である。
上記実施例では、図２（Ｃ）に示した親水化処理用の薬液として、ジメチルアセトアミドと弗化アンモニウムとの水溶液を用いたが、その他に、アンモニア塩を含む水溶液を用いてもよい。
次に、図４（Ａ）〜図４（Ｃ）を参照して、第２の実施例について説明する。第２の実施例で作製される半導体装置は、図１に示したものとほぼ同様である。第２の実施例は、図１に示した半導体装置のエッチングストッパ膜２０から層間絶縁膜２３までの成膜方法に特徴を有する。
図４（Ａ）に示すように、層間絶縁膜１１が形成された下地基板を準備する。層間絶縁膜１１の上に、無酸素シリコンカーバイドからなる厚さ５０ｎｍのエッチングストッパ膜２０、ハイブリッド型ポーラスシリカからなる厚さ２５０ｎｍの層間絶縁膜２１、酸素含有シリコンカーバイドからなる厚さ３０ｎｍのミドルストッパ膜２２を形成する。エッチングストッパ膜２０及び層間絶縁膜２１の成膜方法は、それぞれ第１の実施例において図２（Ａ）及び図２（Ｄ）を参照して説明したエッチングストッパ膜２０及び層間絶縁膜２１の成膜方法と同様である。第２の実施例の場合には、エッチングストッパ膜２０を形成した後に、その表層部の酸化処理及び親水化処理を行わない。
ミドルストッパ膜２２は、ノベラスシステムズ社のＥＳＬ２により形成する。使用する原料ガスはテトラメチルシランと二酸化炭素である。この手順により、酸素含有シリコンカーバイドからなるミドルストッパ膜２２が形成される。
図４（Ｂ）に示すように、ミドルストッパ膜２２の表面を水素プラズマ６５に晒す。この水素プラズマ処理の条件は、下記の通りである。
・水素流量：４０００ｓｃｃｍ
・圧力：３０７Ｐａ（２、３Ｔｏｒｒ）
・１３．５６ＭＨｚのＲＦ電力：２５０Ｗ
図４（Ｃ）に示すように、水素プラズマ処理を行ったミドルストッパ膜２２の上に、ハイブリッド型ポーラスシリカからなる厚さ１７０ｎｍの層間絶縁膜２３を形成する。層間絶縁膜２３の成膜方法は、その下の層間絶縁膜２１の成膜方法と同様である。
上記実施例では、ミドルストッパ膜２２を形成した後に水素プラズマ処理を行ったが、ミドルストッパ膜２２の一部を堆積させる工程と、水素プラズマ処理とを交互に行い、最終的に所望の厚さのミドルストッパ膜２２を形成してもよい。
図５を参照して、水素プラズマ処理の効果について説明する。図５は、ミドルストッパ膜２２まで形成した状態で、スタッドプルテストを行った結果を示す。横軸は水素プラズマ処理時間を単位「秒」で表し、縦軸は破断が生じた引張り強度を単位「ｋｇｆ／ｃｍ２」で表す。水素プラズマ処理時間が０秒の試料は、水素プラズマ処理を行わなかったものである。残りの３つの試料は、ミドルストッパ膜２２の一部を堆積させる工程と、水素プラズマ処理とを、交互に３回ずつ実施して作製したものである。グラフの横軸の水素プラズマ処理時間は、３回の水素プラズマ処理の合計の時間を示す。
図５から、ミドルストッパ膜２２の表面を水素プラズマに晒すことにより、エッチングストッパ膜２０と層間絶縁膜２１との界面の密着度が向上していることがわかる。水素プラズマ処理時間が４０秒の時には、引張り力が５００ｋｇｆ／ｃｍ２の時に、エッチングストッパ膜２０と層間絶縁膜２１との界面で破断が生じた。水素プラズマ処理時間を６０秒以上にすると、スタッドプルテストによる測定限界である７００ｋｇｆ／ｃｍ２の引張り力を加えても、エッチングストッパ膜２０と層間絶縁膜２１との界面で破断は生じなかった。
上記評価結果から、水素プラズマ処理時間を、５０秒以上にすることが好ましいと思われる。
上記第２の実施例では、ミドルストッパ膜２２を酸素含有シリコンカーバイドで形成したが、無酸素シリコンカーバイドまたはシリコンオキシカーバイドで形成してもよい。また、ミドルストッパ膜２２を形成する前に、層間絶縁膜２１を直接水素プラズマに晒してもよい。
また、第１の実施例において、図２（Ｄ）に示した層間絶縁膜２１を形成した後に、水素プラズマ処理を行ってもよい。これにより、層間絶縁膜２１の密着度をより高めることができる。
図６に、第３の実施例による方法で作製される半導体装置の１つの配線層の断面図を示す。図６に示された配線層は、第１の実施例で参照した図１の配線２６を含む配線層に対応する。以下、図１に示した配線層との相違点について説明する。
第１の実施例では、エッチングストッパ膜２０が無酸素シリコンカーバイドで形成された単層の膜であったが、第３の実施例では、エッチングストッパ膜２０が２層構造を有する。下側のエッチングストッパ膜２０ａが無酸素シリコンカーバイドで形成され、その厚さは３５ｎｍである。上側のエッチングストッパ膜２０ｂが酸素含有シリコンカーバイドで形成され、その厚さは１５ｎｍである。２層の合計の厚さが５０ｎｍとされ、十分なエッチングストッパ機能、及び銅の拡散防止機能を有する。
また、ミドルストッパ膜２２も、２層構造にされている。下側のミドルストッパ膜２２ａが無酸素シリコンカーバイドで形成され、その厚さは１５ｎｍである。上側のミドルストッパ膜２２ｂが酸素含有シリコンカーバイドで形成され、その厚さは１５ｎｍである。２層の合計の厚さが３０ｎｍとされ、十分なエッチングストッパ機能を有する。
図７（Ａ）〜図７（Ｅ）を参照して、第３の実施例による半導体装置の製造方法について説明する。
図７（Ａ）に示すように、層間絶縁膜１１が形成された下地基板を準備する。この下地基板は、図１に示した半導体基板１から層間絶縁膜１１及び配線１３までを含む。層間絶縁膜１１の上に、無酸素シリコンカーバイドからなる下側のエッチングストッパ膜２０ａを形成する。成膜方法は、図２（Ａ）を参照して説明した第１の実施例のエッチングストッパ膜２０の成膜方法と同様である。
図７（Ｂ）に示すように、下側のエッチングストッパ膜２０ａの表面を二酸化炭素プラズマ６０に晒し、その表層部を酸化する。プラズマ処理条件は、図２（Ｂ）を参照して説明した第１の実施例におけるプラズマ処理条件と同様である。
図７（Ｃ）に示すように、下側のエッチングストッパ膜２０ａの上に、酸素含有シリコンカーバイドからなる厚さ１５ｎｍの上側のエッチングストッパ膜２０ｂを形成する。上側のエッチングストッパ膜２０ｂは、例えばノベラスシステムズ社のＥＳＬ３により形成される。使用する原料ガスは、テトラメチルシランと二酸化炭素である。
図７（Ｄ）に示すように、上側のエッチングストッパ膜２０ｂを親水化用薬液６１に接触させ、その表面を親水化させる。この親水化処理は、図２（Ｃ）を参照して説明した第１の実施例による親水化処理と同様である。
図７（Ｅ）に示すように、上側のエッチングストッパ膜２０ｂの上に、ハイブリッド型ポーラスシリカからなる層間絶縁膜２１を形成する。層間絶縁膜２１の成膜方法は、図２（Ｄ）を参照して説明した第１の実施例の層間絶縁膜２１の成膜方法と同様である。
図６に示したミドルストッパ膜２２及びその上の層間絶縁膜２３の形成は、エッチングストッパ膜２０及び層間絶縁膜２１の形成方法と同様である。
第３の実施例では、上側のエッチングストッパ膜２０ｂが、その上の層間絶縁膜２１の密着度を高める作用を奏する。同様に、上側のミドルストッパ膜２２ｂが、その上の層間絶縁膜２３の密着度を高める作用を奏する。このため、第１の実施例の構造に比べて、より高い密着度を得ることができる。ただし、酸素含有シリコンカーバイドの誘電率は無酸素シリコンカーバイドの誘電率よりも高いため、寄生容量の観点からは、第１の実施例の方が有利である。
図８に、第４の実施例による方法で作製される半導体装置の１層分の配線層の断面図を示す。図８に示された配線層は、第１の実施例で参照した図１の配線２６を含む配線層に対応する。以下、図１に示した配線層との相違点について説明する。
第１の実施例では、層間絶縁膜２１が、ハイブリッド型ポーラスシリカからなる単層の膜であったが、第４の実施例では、層間絶縁膜２１が２層構造を有する。下側の層間絶縁膜２１ａがシリコンオキシカーバイドで形成され、その厚さは１００ｎｍである。上側の層間絶縁膜２１ｂがハイブリッド型ポーラスシリカで形成され、その厚さは１５０ｎｍである。
図９（Ａ）〜図９（Ｄ）を参照して、第４の実施例による半導体装置の製造方法について説明する。
図９（Ａ）に示すように、層間絶縁膜１１が形成された下地基板を準備する。この下地基板は、図１に示した半導体基板１から層間絶縁膜１１及び配線１３までを含む。層間絶縁膜１１の上に、無酸素シリコンカーバイドからなるエッチングストッパ膜２０を形成する。成膜方法は、図２（Ａ）を参照して説明した第１の実施例のエッチングストッパ膜２０の成膜方法と同様である。
図９（Ｂ）に示すように、エッチングストッパ膜２０の表面を二酸化炭素プラズマ６０に晒し、その表層部を酸化する。プラズマ処理条件は、図２（Ｂ）を参照して説明した第１の実施例のプラズマ処理条件と同様である。
図９（Ｃ）に示すように、シリコンオキシカーバイドからなる下側の層間絶縁膜２１ａを、原料ガスとしてテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）と二酸化炭素とを用いたＣＶＤにより形成する。成膜条件は下記の通りである。
・ＴＭＣＴＳ流量：１ｓｃｃｍ
・二酸化炭素流量：５０００ｓｃｃｍ
・圧力：４７０Ｐａ（３．５Ｔｏｒｒ）
・１３．５６ＭＨｚのＲＦ電力：３００Ｗ
・４００ｋＨｚのＲＦ電力：２００Ｗ
図９（Ｄ）に示すように、下側の層間絶縁膜２１ａの上に、ハイブリッド型ポーラスシリカからなる上側の層間絶縁膜２１ｂを形成する。上側の層間絶縁膜２１ｂの形成は、図２（Ｄ）を参照して説明した第１の実施例の層間絶縁膜２１の形成方法と同様である。
上述の成膜条件で形成した上側の層間絶縁膜２１ｂの比誘電率は２．９であり、ヤング率は２０ＧＰａであった。また、上側の層間絶縁膜２１ｂと下側の層間絶縁膜２１ａとの密着力は、スタッドプルテストの測定限界（７０ＧＰａ）以上であった。
第４の実施例では、無酸素シリコンカーバイドからなるエッチングストッパ膜２０に、ハイブリッド型ポーラスシリカからなる上側の層間絶縁膜２１ｂが直接接触しない。両者の間に、シリコンオキシカーバイドからなる上側の層間絶縁膜２１ｂが介在するため、高い密着度を得ることができる。
第４の実施例では、下側の層間絶縁膜２１ａの材料として、シリコンオキシカーバイドを用いたが、塗布法により成膜される水素シルセスキオキサンを用いてもよい。
次に、図１０を参照して、第５の実施例による絶縁膜の形成方法について説明する。上記第１〜第４の実施例では、無酸素シリコンカーンバイドからなる膜の上に、ハイブリッド型ポーラスシリカ等の低誘電率絶縁材料からなる膜を塗布法により形成する場合の密着度の向上を図ることが目的であった。第５の実施例では、膜の上下関係が逆になり、ハイブリッド型ポーラスシリカ等の低誘電率絶縁材料からなる膜の上に、無酸素シリコンカーバイドからなる膜を形成する場合の密着性に着目する。
一般に、低誘電率絶縁材料からなる膜の上に、無酸素シリコンカーバイドからなる膜をＣＶＤで形成する場合には、無酸素シリコンカーバイドからなる膜の上に、低誘電率絶縁材料からなる膜を塗布法で形成する場合に比べて、高い密着性が得られる。ただし、半導体装置の信頼性をより高めるために、前者の場合にも、より高い密着性を確保することが望まれる。
図１０（Ａ）に示すように、下地基板７０の上に、ハイブリッド型ポーラスシリカからなる絶縁膜７１を形成する。下地基板７０は、例えば図１に示した半導体基板１から層間絶縁膜１１及び配線１３までの積層構造を含む。絶縁膜７１の上に、無酸素シリコンカーバイドからなる絶縁膜７２をＣＶＤにより形成する。
図１０（Ｂ）に示すように、絶縁膜７２の表面を水素プラズマ７５に晒す。水素プラズマ処理条件は、図４（Ｂ）を参照して説明した第２の実施例における水素プラズマ処理条件と同様である。
水素プラズマ処理を行うことにより、ハイブリッド型ポーラスシリカ等からなる絶縁膜７１と、無酸素シリコンカーバイドからなる絶縁膜７２との密着度を高めることができる。なお、絶縁膜７２を酸化シリコンで形成する場合にも、水素プラズマ処理により密着度を高めることができるであろう。
水素プラズマ処理は、絶縁膜７２を形成する期間に、複数回に分けて実施してもよい。例えば、絶縁膜７２の一部を堆積させる工程と、水素プラズマ処理を行う工程とを、交互に実施し、所望の厚さの絶縁膜７２を形成してもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上述の実施例から、以下の付記に示す発明が導出される。
（付記１） 下地基板の上に、シリコンカーバイドからなる第１の膜を形成する工程と、
前記第１の膜の表面を、酸化性雰囲気に晒し、該第１の膜の表層部を酸化する工程と、
前記第１の膜の表面を、該表面を親水化させる薬液に接触させる工程と、
親水化された前記第１の膜の表面上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第２の膜を形成する工程と
を有する絶縁膜形成方法。
（付記２） 前記第１の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第１の膜を堆積させる付記１に記載の絶縁膜形成方法。
（付記３） 前記第１の膜の表層部を酸化させる工程において、二酸化炭素、一酸化炭素、一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素からなる群より選択された少なくとも一つのガスのプラズマに、前記第１の膜の表面を晒す付記１または２に記載の絶縁膜形成方法。
（付記４） 前記親水化させる薬液は、アンモニア塩を含む水溶液である付記１〜３のいずれかに記載の絶縁膜形成方法。
（付記５） 前記第２の膜を形成した後、さらに、前記第２の膜が形成された基板を水素プラズマに晒す工程を含む付記１〜４のいずれかに記載の絶縁膜形成方法。
（付記６） 下地基板の上に、シリコンカーバイドからなる第１の膜を形成する工程と、
前記第１の膜の上に、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された一つの絶縁材料からなる第２の膜を形成する工程と、
前記第２の膜の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第３の膜を形成する工程と
を有する絶縁膜形成方法。
（付記７） 前記第１の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第１の膜を堆積させる付記６に記載の絶縁膜形成方法。
（付記８） 前記第１の膜を形成した後、さらに、該第１の膜の表面を、酸化性雰囲気（６０）に晒し、該第１の膜の表層部を酸化する工程を含む付記６または７に記載の絶縁膜形成方法。
（付記９） 前記第２の膜を形成した後、該第２の膜の表面を、該表面を親水化させる薬液（６１）に接触させる工程を含む付記６〜８のいずれかに記載の絶縁膜形成方法。
（付記１０） 前記薬液が、アンモニウム塩を含む水溶液である付記９に記載の絶縁膜形成方法。
（付記１１） 下地基板の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第１の膜を形成する工程と、
前記第１の膜の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第２の膜を形成する工程と、
前記第２の膜が形成された基板を、水素プラズマに晒す工程と
を有する絶縁膜形成方法。
（付記１２） 前記第１の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第１の膜を堆積させる付記１１に記載の絶縁膜形成方法。
（付記１３） 前記第２の膜を形成した後、前記水素プラズマに晒す前に、該第２の膜の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第３の膜を形成する工程を含み、前記水素プラズマに晒す工程において、該第３の膜を介して前記第２の膜を水素プラズマに晒す付記１１または１２に記載の絶縁膜形成方法。
（付記１４） 前記水素プラズマに晒す工程の後に、さらに、前記第３の膜と同一組成の膜を成膜する工程と、水素プラズマに晒す工程とを、交互に、少なくとも１サイクル実施する工程を有する付記１１〜１３のいずれかに記載の絶縁膜形成方法。
（付記１５） 前記水素プラズマに晒す合計の時間が５０秒以上である付記１１〜１４のいずれかに記載の絶縁膜形成方法。
（付記１６） 下地基板の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第１の膜を形成する工程と、
前記低誘電率絶縁膜の上に、酸化シリコンまたはシリコンカーバイドからなる第２の膜を形成する工程と、
前記第２の膜の表面を水素プラズマに晒す工程と
を有する絶縁膜形成方法。
（付記１７） 前記第２の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第２の膜を堆積させる付記１６に記載の絶縁膜形成方法。
（付記１８） 前記第２の膜を形成する工程と、水素プラズマに晒す工程において、該第２の膜の一部を堆積させる工程と、水素プラズマに晒す工程とを交互に、少なくとも２サイクル実施する付記１６または１７に記載の絶縁膜形成方法。
（付記１９） 絶縁材料で形成された第１の膜と、
前記第１の膜に形成された凹部と、
前記凹部内に充填された金属部材と、
前記第１の膜及び前記金属部材の表面を覆うように形成された無酸素シリコンカーバイドからなる第２の膜と、
前記第２の膜の上に配置され、酸素含有シリコンカーバイド、シリコンオキシカーバイド、及び水素シルセスキオキサンからなる群より選択された絶縁材料で形成された第３の膜と、
前記第３の膜の上に配置され、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第４の膜と
を有する半導体装置。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
第１の実施例による方法で作製される半導体装置の断面図である。 第１の実施例による絶縁膜形成方法を説明するための基板の断面図である。 スタッドプルテストを行っている試料の断面図である。 第２の実施例による絶縁膜形成方法を説明するための基板の断面図である。 第２の実施例による方法で作製した試料について、水素プラズマ処理時間と密着強度の平均値との関係を示すグラフである。 第３の実施例による方法で作製される半導体装置の１層分の断面図である。 第３の実施例による絶縁膜形成方法を説明するための基板の断面図である。 第４の実施例による方法で作製される半導体装置の１層分の断面図である。 第４の実施例による絶縁膜形成方法を説明するための基板の断面図である。 第５の実施例による絶縁膜形成方法を説明するための基板の断面図である。 酸素含有シリコンカーバイドとシリコンオキシカーバイドとの赤外分光分析結果を示すグラフである。
符号の説明
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
５、１１、２１、２３、５１ 層間絶縁膜
６Ｓ、６Ｄ、５２ 導電性プラグ
１０ エッチングストッパ膜
１２、２５ バリアメタル層
１３、２６、４９ 配線
２０、５０ エッチングストッパ膜
２２ ミドルストッパ膜
５３ パッド
５４ 保護膜
６０ 二酸化炭素プラズマ
６１ 親水化用薬液
６５、７５ 水素プラズマ
７０ 下地基板
７１、７２ 絶縁膜
１００ シリコン基板
１０１ 銅膜
１０２ 無酸素シリコンカーバイド膜
１０３ ポーラスシリカ膜
１０４ シリコンカーバイド膜
１０５ エポキシ接着剤
１０６ スタッド

Claims (4)

  1. 下地基板の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第１の膜を形成する工程と、
    前記第１の膜の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第２の膜を形成する工程と、
    前記第２の膜の上に、シリコンカーバイド、酸素含有シリコンカーバイド、シリコンオキシカーバイドからなる群より選択された絶縁材料からなる第３の膜を形成する工程と、
    前記第３の膜を介して、前記第２の膜を水素プラズマに晒す工程と
    を有する絶縁膜形成方法。
  2. 前記第１の膜を形成する工程において、酸素原子を含まない原料ガスを用いた化学気相成長により該第１の膜を堆積させる請求項１に記載の絶縁膜形成方法。
  3. 前記水素プラズマに晒す合計の時間が５０秒以上である請求項１または２に記載の絶縁膜形成方法。
  4. 下地基板の上に、比誘電率が２．７以下の低誘電率絶縁材料で形成されている絶縁膜であるか、または塗布法により形成される絶縁膜である第１の膜を形成する工程と、
    前記第１の膜の上に、無酸素シリコンカーバイドからなる第２の膜を形成する工程と、
    前記第２の膜の表面を水素プラズマに晒す工程と
    を有する絶縁膜形成方法。
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JP3974023B2 (ja) * 2002-06-27 2007-09-12 富士通株式会社 半導体装置の製造方法
JP2004296476A (ja) * 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2004363403A (ja) * 2003-06-05 2004-12-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005217142A (ja) * 2004-01-29 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
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