KR102362065B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들에 따르면 식각 대상층 상에 탄소 함유 패턴들을 형성하고, 탄소 함유 패턴들의 측벽들에 친수성 처리를 하고, 친수성 처리가 된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하고, 다결정 실리콘 스페이서들을 이용하여 식각 대상층을 패터닝한다.

Description

반도체 소자의 제조 방법{Method for manufacturing the Semiconductor device}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세히는 반도체 소자의 패터닝 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 패터닝 공정을 보다 용이하게 할 수 있는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 소자의 패터닝 공정을 보다 미세하고 정확하게 수행할 수 있는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 식각 대상층 상에 탄소 함유 패턴들을 형성하는 것; 상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것; 상기 친수성 처리가 된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 및 상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함할 수 있다.
상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 탄소 함유 패턴들의 측벽들 상에 산화막을 형성하는 것을 포함할 수 있다.
상기 다결정 실리콘 스페이서들을 형성하는 것은 400℃ 이하에서 수행될 수 있다.
상기 다결정 실리콘 스페이서들은 보론(B) 원자들을 포함할 수 있다.
상기 탄소 함유 패턴들을 형성하는 것은: 탄소 함유층 상에 실리콘 함유층을 형성하는 것; 및 상기 실리콘 함유층을 식각 마스크로 상기 탄소 함유층을 식각하는 것을 포함할 수 있다.
상기 탄소 함유층을 식각하는 것은 산소 플라즈마를 이용한 건식 식각 공정을 포함하고, 상기 탄소 함유층을 식각하는 동안, 상기 실리콘 함유층 내의 실리콘 원자와 상기 산소 플라즈마 내의 산소 원자가 결합하여 상기 탄소 함유 패턴들의 측벽들 상에 산화막이 형성될 수 있다.
상기 실리콘 함유층은 SiO2, SiON, SiN2, SiBN, SiCN, 및 실리콘-SOH(Si-SOH) 중 적어도 하나를 포함 할 수 있다.
상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 탄소 함유 패턴들 상에 산화막을 증착하는 것을 포함하고, 상기 산화막을 증착하는 것은 상기 다결정 실리콘 스페이서들을 형성하는 것과 동일 공정 챔버 내에서 수행될 수 있다.
상기 산화막은 보론 산화물 및 실리콘 보론 산화물 중 적어도 하나를 포함 할 수 있다.
상기 산화막을 증착하는 것 및 상기 다결정 실리콘 스페이서들을 형성하는 것은 상기 공정 챔버 내에 산소 소스, 보론 소스, 및 실리콘 소스를 제공하는 것을 포함 할 수 있다.
상기 산화막을 증착하는 동안 상기 보론 소스 및/또는 상기 실리콘 소스는 상기 산소 소스와 동시에 제공될 수 있다.
상기 산화막을 증착하는 동안 상기 산소 소스는 상기 보론 소스 및/또는 상기 실리콘 소스와 시간적 또는 공간적으로 분리되어 제공될 수 있다.
상기 탄소 함유 패턴들은 그 표면이 소수성 원소들로 터미네이티드(terminated)되어 있고, 상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 소수성 원소들 중 적어도 일부를 친수성 원소들로 치환하는 것을 포함 할 수 있다.
상기 친수성 원소들는 음극성(negative polarity)을 갖거나 상기 소수성 원소들보다 전기 음성도(electro negativity)가 큰 물질일 수 있다.
상기 소수성 원소들은 C 또는 H 이고, 상기 친수성 원소들은 O, ON, OH, N, 및 NH 중 하나 이상을 포함 할 수 있다.
상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 O3를 포함하는 습식 처리 공정 또는 NH4OH와 H2O2를 포함하는 습식 처리 공정을 포함 할 수 있다.
상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것은: 상기 식각 대상층과 상기 다결정 실리콘 스페이서들 사이에 마스크층을 형성하는 것; 상기 다결정 실리콘 스페이스들을 식각 마스크로 상기 마스크층을 식각하여 마스크 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 식각 마스크로 상기 식각 대상층을 식각하는 것을 포함 할 수 있다.
상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것은: 상기 다결정 실리콘 스페이서들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및 상기 다결정 실리콘 스페이서들을 제거하는 것을 포함 할 수 있다.
상기 탄소 함유 패턴들은 탄소의 함유량이 적어도 70wt% 이상일 수 있다.
상기 탄소 함유 패턴들은 비정질 탄소층(Amorphous Carbon Layer) 또는 C-SOH(Carbon-Spin On Hardmask) 중 적어도 하나를 포함 할 수 있다.
식각 대상층 상에 탄소 함유층 및 실리콘 함유층을 차례로 형성하는 것; 상기 실리콘 함유층을 식각 마스크로 상기 탄소 함유층을 패터닝하여 탄소 함유 패턴들을 형성하는 것; 상기 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 및 상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함하고, 상기 탄소 함유층을 패터닝하는 것은 산소 플라즈마를 이용하여 수행되고, 상기 탄소 함유층을 식각하는 동안, 상기 실리콘 함유층 내의 실리콘 원자와 상기 산소 플라즈마 내의 산소 원자가 결합하여 상기 탄소 함유 패턴들의 측벽들 상에 산화막이 형성될 수 있다.
상기 실리콘 함유층은 SiO2, SiON, SiN2, SiBN, SiCN, 및 실리콘-SOH(Si-SOH) 중 적어도 하나를 포함 할 수 있다.상기 산화막은 실리콘 산화막일 수 있다.
상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것은: 상기 다결정 실리콘 스페이서들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및 상기 다결정 실리콘 스페이서들을 제거하는 것을 포함 할 수 있다.
상기 탄소 함유 패턴들은 탄소의 함유량이 적어도 70wt% 이상일 수 있다.
식각 대상층 상에 탄소 함유 패턴들을 형성하는 것; 상기 탄소 함유 패턴들의 측벽들 상에 친수성 물질을 제공하는 것; 상기 친수성 물질이 제공된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 상기 다결정 실리콘 스페이서들의 측벽 상에 스페이서 패턴들을 형성하는 것; 상기 다결정 실리콘 스페이서들을 제거하는 것; 및 상기 스페이서 패턴들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함 할 수 있다.
상기 친수성 물질은 실리콘 산화물일 수 있다.
상기 다결정 실리콘 스페이서들을 형성하는 것은 400℃ 이하에서 수행될 수 있다.
상기 다결정 실리콘 스페이서들은 보론(B) 원자들을 포함 할 수 있다.
공정 챔버 내에 탄소 함유 패턴들이 형성된 기판을 공급하는 것; 및 상기 탄소 함유 패턴들 상에 산화막 및 다결정 실리콘층을 차례로 형성하는 것; 상기 다결정 실리콘층을 이용하여 상기 기판의 일부를 패터닝하는 것을 포함하고, 상기 산화막 및 상기 다결정 실리콘층은 동일 공정 챔버 내에서 차례로 형성될 수 있다.
상기 공정 챔버는 상기 산화막 및 상기 다결정 실리콘층을 형성하기 위 산소 소스, 보론 소스, 및 실리콘 소스와 연결될 수 있다.
상기 산화막을 형성하는 것은 상기 보론 소스 및/또는 상기 실리콘 소스와, 상기 산소 소스를 상기 공정 챔버 내에 주입하는 것을 포함하고, 상기 다결정 실리콘층을 형성하는 것은 상기 보론 소스 및 상기 실리콘 소스를 상기 공정 챔버 내에 주입하는 것을 포함 할 수 있다.
상기 산화막을 형성하기 위한 소스들은 혼합된 상태로 상기 공정 챔버 내에 유입될 수 있다.
상기 산화막을 형성하기 위한 소스들은 상기 공정 챔버 내의 서로 분리된 영역에서 제공될 수 있다.
상기 공정 챔버는 질소 기체로 분리된 제 1 내지 제 3 영역들을 포함하고, 상기 보론 소스는 상기 제 1 영역에서 제공되고, 상기 실리콘 소스는 상기 제2 영역에서 제공되고, 상기 산소 소스는 상기 제 3 영역에서 제공될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 반도체 소자의 패터닝 공정을 보다 용이하게 할 수 있다. 또한, 반도체 소자의 패터닝 공정을 보다 미세하고 정확하게 수행할 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 개념을 설명하기 위한 단면도들이다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도이다.
도 8 및 도 9는 도 7의 A 부분의 확대도들이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도이다.
도 12는 본 실시예에 따른 산화막 및 다결정 실리콘층을 형성하기 위한 증착 장비의 일 예이다.
도 13은 도 12의 I-I'선에 따른 단면도이다.
도 14는 본 실시예에 따른 산화막 및 다결정 실리콘층을 형성하기 위한 증착 장비의 다른 예이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 식각 대상층의 패터닝 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 21은 본 발명의 다른 실시예에 따른 식각 대상층의 패터닝 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 실시예들에 의하여 형성된 최종 패턴들이 포함된 반도체 소자를 설명하기 위한 단면도이다.
도 23는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 개념을 설명하기 위한 단면도들이다.
도 1을 참조하면, 식각 대상층(10) 상에 탄소 함유층(20)을 형성할 수 있다. 상기 식각 대상층(10)은 기판의 일부이거나, 기판 상에 형성된 별개의 층일 수 있다. 일 예로, 상기 식각 대상층(10)이 기판의 일부인 경우, 상기 기판은 실리콘, 실리콘 게르마늄, 또는 게르마늄을 포함하는 반도체 기판일 수 있다. 이와는 달리 상기 기판은 절연 기판 또는 도전 기판일 수 있다. 상기 식각 대상층(10)이 상기 기판 상에 형성된 별개의 층인 경우, 상기 식각 대상층(10)은 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 질화물 중 적어도 하나를 포함하는 절연층이거나, 금속 또는 반도체 물질을 포함하는 층일 수 있다. 상기 탄소 함유층(20)은 탄소의 함유량이 약 70 wt% 이상인 층일 수 있다. 일 예로, 상기 탄소 함유층(20)은 비정질 탄소층(Amorphous Carbon Layer: ACL) 또는 C-SOH(Carbon-Spin On Hardmask) 중 적어도 하나를 포함할 수 있다. 상기 탄소 함유층(20)이 비정질 탄소층인 경우, 상기 탄소 함유층(20)은 화학 기상 증착(Chemical Vapor Deposition: 이하 CVD) 공정으로 형성될 수 있다. 상기 탄소 함유층(20)이 C-SOH층인 경우, 상기 탄소 함유층(20)은 스핀 코팅 공정 및 베이크(bake) 공정으로 형성될 수 있다. 일 예로, 상기 탄소 함유층(20)의 막질을 형성하는 바인더는 탄소 함량이 높은 분자량 10,000 내외의 고분자를 포함할 수 있다. 상기 C-SOH층의 탄소 함량은 약 70 내지 약 95wt%일 수 있다.
상기 탄소 함유층(20) 상에 마스크 패턴들(30)이 형성될 수 있다. 평면적 관점에서, 상기 마스크 패턴들(30)은 복수의 라인 또는 바(bar) 형상을 가질 수 있다. 일 예로, 상기 복수의 라인 또는 바는 동일한 간격으로 상호 이격될 수 있으나, 이에 한정되지 않으며 원하는 패턴 형태에 따라 그 간격 및 형상이 조절될 수 있다.
상기 마스크 패턴들(30)은 상기 탄소 함유층(20) 상에 마스크층을 형성하고, 상기 마스크층 상에 포토 레지스트 패턴들을 형성한 후, 상기 포토 레지스트 패턴을 마스크로 사용하여 상기 마스크층을 식각하는 것을 포함할 수 있다. 상기 마스크층은 실리콘 함유층일 수 있다. 일 예로, 상기 마스크층은 SiO2, SiON, SiN2, SiBN, 또는 SiCN 중 하나를 포함하며, CVD 공정으로 형성될 수 있다. 또는, 상기 마스크층은 Si-SOH(Silicon-Spin On Hardmask) 층을 포함할 수 있다. Si-SOH층은 스핀 코팅 공정 및 베이크 공정으로 형성될 수 있다. 상기 Si-SOH는 수 개의 실리콘 단량체를 이용한 축합반응을 통하여 합성할 수 있다. 이 경우, Si-SOH층은 단량체의 유기 치환 그룹의 조절에 의하여 그 물성이 조절될 수 있다. 상기 Si-SOH는 약 15 내지 45wt%의 실리콘을 포함할 수 있다. 상기 Si-SOH층은 이후 베이크 공정에 의하여 열경화될 수 있다.
상기 마스크층 상에 포토 레지스트층을 형성하기 전, 상기 마스크층과 상기 포토 레지스트층 사이에 반사 방지막(Bottom Anti-Reflective Coating Layer:BARC)이 형성될 수 있다. 일 예로, 상기 반사 방지막은 상기 포토 레지스트층의 노광 공정 시 조사되는 빛을 흡수하여 원하지 않는 반사 및 산란에 의한 포토 레지스트 패턴의 변형을 방지할 수 있다. 이와는 달리, 상기 반사 방지막은 제공되지 않을 수 있다. 일 예로. 상기 Si-SOH층이 반사 방지막의 역할을 할 수 있다.
상기 포토 레지스트 패턴을 마스크로 사용하여 상기 마스크층을 식각하는 것은 플라즈마 식각 공정을 포함할 수 있다. 일 예로, 상기 마스크층의 식각 공정은 할로겐 플라즈마를 이용한 건식 식각 공정일 수 있다. 일 예로, 상기 할로겐 플라즈마 식각 공정은 플루오르 메탄을 사용하여 수행될 수 있다.
도 2를 참조하여, 상기 마스크 패턴들(30)을 이용한 식각 공정에 의하여 상기 탄소 함유층(20)으로부터 탄소 함유 패턴들(21)이 형성될 수 있다. 일 예로, 상기 식각 공정은 산소(O2) 플라즈마를 이용한 건식 식각 공정일 수 있다. 상기 식각 공정에 의하여 상기 마스크 패턴들(30)의 적어도 일부는 식각되어 도시된 바와 같이 라운드진 상면을 갖게 될 수 있다.
상기 탄소 함유 패턴들(21)의 측벽들에 친수성 처리(hydrophilic process)를 수행할 수 있다. 상기 친수성 처리에 의하여 상기 탄소 함유 패턴들(21)의 측벽들 상에는 친수성 물질(hydrophilic material)(40)이 형성될 수 있다. 일 예로, 상기 친수성 물질(40)은 O, ON, OH, N 및 NH 중 적어도 하나를 포함하는 절연 물질일 수 있다. 일 예로, 상기 친수성 물질(40)은 산화물, 보다 상세히는 실리콘 산화물일 수 있다. 이와는 달리, 상기 친수성 물질(40)은 보론 산화물일 수 있다.
상기 탄소 함유 패턴들(21)은 탄소 또는 수소 등의 소수성 원자들을 포함할 수 있다. 즉, 상기 탄소 함유 패턴들(21)의 측벽은 탄소 또는 수소로 말단 처리된(terminated)된 표면을 가질 수 있다. 이 경우, 본 발명의 실시예들에 따른 친수성 처리 없이 상기 탄소 함유 패턴들(21)의 측벽 상에 이하 설명될 다결정 실리콘 스페이서들을 형성하게 되면 다결정 실리콘 스페이서들의 형성을 위한 소스가 상기 탄소 함유 패턴들(21)의 측벽에 균일하게 증착되지 못하고 국부적으로 증착되어 다결정 실리콘 스페이서의 불균일한 증착을 초래할 수 있다. 본 발명에 따른 친수성 처리는 이하 도 5 내지 도 14를 참조하여 보다 자세히 설명된다.
도 3을 참조하여, 상기 친수성 처리가 된 상기 탄소 함유 패턴들(21)의 측벽 상에 다결정 실리콘 스페이서들(50)이 형성될 수 있다. 상기 다결정 실리콘 스페이스들(50)은 상기 탄소 함유 패턴들(21)이 형성된 상기 식각 대상층(10) 상에 다결정 실리콘층을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 다결정 실리콘층의 형성은 약 400℃ 이하의 저온에서 수행될 수 있다. 상기 다결정 실리콘층의 형성이 400℃를 초과하는 온도에서 수행되는 경우, 상기 탄소 함유 패턴들(21) 내의 탄소가 산소와 반응하여 CO 또는 CO2 형태로 제거되며, 이는 상기 탄소 함유 패턴들(21)의 과도한 손실을 초래하여 상기 식각 대상층(10)의 패터닝이 불완전 또는 불균일하게 수행되는 문제를 초래할 수 있다. 상기 다결정 실리콘 스페이서를 상대적으로 낮은 온도에서 증착하기 위하여, 실리콘 소스 이외에 보론 소스가 증착 공정에 추가될 수 있다. 일 예로, 상기 실리콘 소스는 실레인(silane)일 수 있고, 상기 보론 소스는 B2H6일 수 있다. 상기 보론 소스 내의 보론(B)은 촉매로 작용하여 상기 실레인의 분해 활성 에너지(activation enenry)를 낮추고, 그 결과 상대적으로 낮은 온도에서 다결정 실리콘층을 형성시킬 수 있다. 상술한 바와 같이, 상기 친수성 처리를 통하여 성형된 친수성 물질(40)에 의하여 상기 탄소 함유 패턴들(21)의 측벽들 상이 실리콘층의 형성을 위한 시드(seed)들이 균일하게 형성되며 그 결과 상기 다결정 실리콘층은 상기 탄소 함유 패턴들(21)의 측벽들 상에 균일하게 형성될 수 있다.
도 4를 참조하여, 상기 다결정 실리콘 스페이서들(50)에 의하여 노출된 상기 마스크 패턴들(30)이 제거되고, 그 후 상기 탄소 함유 패턴들(21)이 제거될 수 있다. 상기 마스크 패턴들(30)의 제거는 건식 식각 공정에 의하여 수행될 수 있다. 상기 탄소 함유 패턴들(21)은 산소를 이용한 애싱(ashing) 공정을 통하여 제거될 수 있다. 상기 마스크 패턴들(30)과 상기 탄소 함유 패턴들(21)의 제거 공정에 의하여 상기 탄소 함유 패턴들(50)의 상부 일부가 제거될 수 있다. 상기 친수성 물질(40)은 상기 마스크 패턴들(30)과 상기 탄소 함유 패턴들(21)의 제거 공정에 의하여 함께 제거되거나, 이와는 달리 잔류할 수 있다. 이 후, 상기 다결정 실리콘 스페이서들(50)을 이용하여 상기 식각 대상층(10)의 패터닝될 수 있다. 상기 패터닝 공정은 이하, 도 15 내지 도 21을 참조하여 보다 상세히 설명된다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도들이다. 설명의 간소화를 위하여, 도 1 내지 도 4를 참조하여 설명된 구성과 동일한 구성에 대한 설명은 생략된다.
도 5 및 도 6을 참조하여, 도 2를 참조하여 설명된 친수성 처리 공정이 보다 상세히 설명된다. 상기 마스크 패턴들(30)을 식각 마스크로 상기 탄소 함유층(20)의 식각 공정이 수행될 수 있다. 상기 식각 공정은 산소(O2) 플라즈마를 이용한 건식 식각 공정일 수 있다. RF 소스(source)에 의하여 형성된 산소 라디칼들(O*)이 상기 마스크 패턴들(30) 및 상기 탄소 함유층(20)의 노출된 상면으로 공급된다. 상기 산소 라디칼들은 RF 바이어스에 의하여 직진성을 가질 수 있다. 상기 탄소 함유층(20)은 탄소 함량이 상기 마스크 패턴들(30)에 비하여 상대적으로 높으며, 상기 마스크 패턴들(30)의 구성 원소들, 예를 들어, 실리콘 또는 질소 등보다 산소 라디칼들과 쉽게 결합하여 CO2 등의 기체 형태로 제거될 수 있다. 상기 마스크 패턴들(30)은 상기 마스크 패턴들(30)에 의하여 덮힌 상기 탄소 함유층(20)의 일부를 보호할 수 있다.
상기 마스크 패턴들(30)은 실리콘 함유층일 수 있다. 일 예로, 상기 마스크층은 SiO2, SiON, SiN2, SiBN, 또는 SiCN 중 하나를 포함할 수 있다. 또는, 상기 마스크층은 Si-SOH층을 포함할 수 있다. 상기 식각 공정에 의하여 상기 마스크 패턴들(30)의 상부도 일부가 식각되며, 상기 마스크 패턴들(30)로부터 분리된 실리콘 라디칼들은 탄소에 비하여 상대적으로 무거우므로 쉽게 웨이퍼 외부로 날아가지 못하고 산소 라디칼들과 반응하여 실리콘 산화물을 형성할 수 있다. 형성된 실리콘 산화물 중 상기 탄소 함유층(20)의 노출된 상면(UP)에 부착된 물질은 식각 공정에 진행됨에 따라 다시 산소 라디칼들에 의하여 제거되나, 상기 탄소 함유층(20)의 노출된 측벽(SP)에 부착된 물질은 상대적으로 제거되지 않고 잔존하기 쉬울 수 있다. 그 결과, 상기 식각 공정에 의하여 형성된 탄소 함유 패턴들(21)의 측벽들 상에 친수성 물질이 형성될 수 있다. 상기 친수성 물질은 실리콘 절연층(41)일 수 있다. 일 예로, 상기 실리콘 절연층(41)은 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 공정이 진행되는 동안 상기 마스크 패턴들(30) 내의 실리콘과 상기 산소 라디칼들이 반응하여 별도의 증착 공정 없이 실리콘 절연층(41)이 상기 탄소 함유 패턴들(21)의 측벽 상에 형성될 수 있다. 이 후, 도 3 및 도 4에 따른 공정이 수행될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도이다. 도 8 및 도 9는 도 7의 A 부분의 확대도들이다. 설명의 간소화를 위하여, 도 1 내지 도 4를 참조하여 설명된 구성과 동일한 구성에 대한 설명은 생략된다.
도 7 및 도 8을 참조하면, 도 1 및 도 2를 참조하여 설명된 공정에 의하여 형성된 탄소 함유 패턴들(21)의 측벽은 소수성 원소들로 말단 처리된(terminated) 표면을 가질 수 있다. 상기 소수성 원소들은 탄소 및/또는 수소 일 수 있다. 탄소와 수소는 양극성(positive polarity)를 가지며, 친수성 원소들에 비하여 상대적으로 전기 음성도가 낮다. 따라서, 다결정 실리콘 스페이들의 형성을 위한 실리콘 소스, 예를 들어 실레인과의 반응성이 상대적으로 낮다. 이 경우, 본 발명의 실시예들에 따른 친수성 처리 없이 상기 탄소 함유 패턴들(21)의 측벽 상에 이하 설명될 다결정 실리콘 스페이서를 형성하게 되면 다결정 실리콘 스페이서의 형성을 위한 소스가 상기 탄소 함유 패턴들(21)의 측벽에 균일하게 증착되지 못하고 국부적으로 증착되어 다결정 실리콘 스페이서의 불균일한 증착을 초래할 수 있다.
도 9는 본 실시예에 따른 친수성 처리에 의하여 상기 탄소 함유 패턴들(21)의 측벽의 소수성 원소들의 적어도 일부가 친수성 원소들로 치환된 것을 보여준다. 그 결과, 상기 탄소 함유 패턴들(21)의 측벽들 상에 친수성 물질이 형성될 수 있다. 상기 친수성 원소들은 음극성(negative polarity)를 갖거나 상기 소수성 원소들보다 전기 음성도(electro negativity)가 큰 원소들일 수 있다. 일 예로, 상기 친수성 원소들은 O, ON, OH, N, 및 NH 중 하나 이상일 수 있다. 도 9에 도시된 바와 같이 상기 탄소 함유 패턴들(21)의 측벽의 소수성 원소들의 일부가 O- 와 OH-로 치환될 수 있다. 이와 같은 친수성 처리는 O3를 포함하는 습식 처리 또는 NH4OH와 H2O2를 포함하는 습식 처리로 수행될 수 있다. 실리콘 소스, 즉, 실레인의 실리콘 원자는 상기 친수성 원소들과 이온 결합 및/또는 공유 결합을 이룰 수 있고, 그 결과 실리콘층이 보다 균일하게 상기 탄소 함유 패턴들(21)의 측벽 상에 증착될 수 있다.
본 실시예에 따르면, 친수성 원소들에 의한 습식 처리에 의하여 상기 탄소 함유 패턴들(21)의 측벽에 실리콘 소스와 보다 용이하고 균일하게 증착될 수 있다. 이 후, 도 3 및 도 4에 따른 공정이 수행될 수 있다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 친수성 처리 공정을 설명하기 위한 단면도이다. 도 1 내지 도 4를 참조하여 설명된 구성과 동일한 구성에 대한 설명은 생략된다.
도 10을 참조하면, 도 1 및 도 2를 참조하여 설명된 공정에 의하여 형성된 탄소 함유 패턴들(21)의 측벽 상에 친수성 물질이 형성될 수 있다. 일 예로, 상기 탄소 함유 패턴들(21)이 형성된 상기 식각 대상층(10) 상에 산화막(43)이 증착될 수 있다. 상기 산화막(43)은 상기 탄소 함유 패턴들(21)의 측벽들, 상기 마스크 패턴들(30)의 상면, 노출된 상기 식각 대상층(10)의 상면에 콘포멀하게(conformally) 증착될 수 있다. 일 예로, 상기 산화막(43)은 보론 산화물 및 실리콘 보론 산화물 중 적어도 하나를 포함할 수 있다. 상기 산화막(43) 상에 다결정 실리콘층(52)이 형성될 수 있다. 상기 산화막(43)과 상기 다결정 실리콘층(52)의 형성 방법은 이하 도 12 내지 도 14를 참조하여 보다 상세히 설명된다.
도 11을 참조하면, 이방성 식각 공정을 수행하여 상기 마스크 패턴들(30)이 노출될 수 있다. 그 결과, 상기 산화막(43)은 상기 탄소 함유 패턴들(21)의 각 측벽 상에 분리된 산화물 패턴들(44)이 되고, 상기 다결정 실리콘층(52)은 상기 탄소 함유 패턴들(21)의 각 측벽 상에 분리된 다결정 실리콘 스페이서들(50)이 될 수 있다. 본 실시예에 따르면, 산화막과 다결정 실리콘층은 증착 장비의 동일 공정 챔버 내에서 인-시츄(in-situ)로 형성될 수 있다. 이 후, 도 4에 따른 공정에 수행될 수 있다.
도 12는 본 실시예에 따른 산화막 및 다결정 실리콘층을 형성하기 위한 증착 장비의 일 예이다. 도 13은 도 12의 I-I'선에 따른 단면도이다.
본 실시예에 따른 증착 장비는 원자층 증착(Atomic Layer Deposition: ALD) 장비일 수 있다. 일 예로, 본 실시예에 따른 증착 장비는, 공정 챔버(73), 상기 공정 챔버(73) 내에 제공되고 웨이퍼들(WF)을 지지하는 서셉터(71), 상기 서셉터(71)에 연결되어 회전력을 제공하는 척(79)을 포함할 수 있다. 상기 서셉터(71)는 복수의 웨이퍼들(WF)이 안착될 수 있는 리세스 영역을 포함할 수 있다. 상기 서셉터(71)는 개별 웨이퍼들(WF)이 제공되는 부분들에 각각 별도의 RF 바이어스를 제공할 수 있다. 상기 서셉터(71) 아래에 개별 웨이퍼들(WF)을 각각 가열할 수 있는 히터(81)가 제공될 수 있다.
상기 공정 챔버(73) 내의 영역은 분리 영역들(NR)에 의하여 분리된 복수의 공정 영역들(R1-R3)을 포함할 수 있다. 즉, 상기 척(79)의 회전에 의하여 상기 서셉터(71) 내에 제공된 웨이퍼들(WF)이 복수의 공정 영역들(R1-R3)을 통과할 수 있다.
일 예로, 상기 분리 영역들(NR)은 불활성 기체 커튼(curtain)일 수 있다. 즉, 상기 공정 챔버(73)의 상부에서 상기 서셉터(71) 방향으로 불활성 기체가 고압으로 분사되어 상기 복수의 공정 영역들(R1-R3)을 분리할 수 있다. 일 예로, 상기 불활성 기체는 질소(N2) 가스를 포함할 수 있다. 일 예로, 상기 공정 챔버(73)의 상부에 상기 서셉터(71) 방향으로 불활성 기체를 분사할 수 있는 노즐들(75)이 제공될 수 있다. 상기 복수의 공정 영역들(R1-R3)은 보론 소스가 공급되는 제 1 영역(R1), 실리콘 소스가 공급되는 제 2 영역(R2), 및 산소 소스가 공급되는 제 3 영역(R3)을 포함할 수 있다. 상기 서셉터(71)의 회전에 의하여 상기 웨이퍼들(WF)은 상기 제 1 내지 제 3 영역(R1-R3)을 반복적으로 통과할 수 있다.
상기 제 1 영역(R1)은 상기 공정 챔버(73)의 상부를 통하여 보론 소스(S1)를 공급하는 분사구(미도시)를 포함할 수 있다. 일 예로, 상기 보론 소스(S1)는 B2H6를 포함할 수 있다. 상기 보론 소스(S1)에 의하여 상기 제 1 영역(R1) 내에 제공된 웨이퍼(WF)의 상면에 보론 원자들이 흡착될 수 있다. 상기 제 2 영역(R2)은 상기 공정 챔버(73)의 상부를 통하여 실리콘 소스(S2)를 공급하는 분사구(85)를 포함할 수 있다. 일 예로, 상기 실리콘 소스(S2)는 실레인일 수 있다. 상기 실리콘 소스(S2)에 의하여 상기 제 2 영역(R2) 내에 제공된 웨이퍼(WF)의 상면에 실리콘 원자들이 흡착될 수 있다. 상기 제 3 영역(R3)은 상기 공정 챔버(73)의 상부를 통하여 산소 소스(S3)를 공급하는 분사구(83)를 포함할 수 있다. 일 예로, 상기 산소 소스(S3)는 O2일 수 있다. 상기 산소 소스(S3)에 의하여 상기 제 3 영역(R3) 내에 제공된 웨이퍼(WF)의 상면에 산소 원자들이 흡착될 수 있다.
상기 소스들(S1-S3)은 가스 상태로 제공되거나 적어도 하나가 플라즈마 상태로 제공될 수 있다. 일 예로, 상기 소스들(S1-S3) 중 플라즈마 상태로 제공되는 소스의 공정 영역의 상부에는 플라즈마 형성을 위한 RF 소스가 제공될 수 있다. 일 예로, 상기 실리콘 소스(S2)가 플라즈마 상태로 제공되는 경우, 상기 공정 챔버(73)의 상기 제 2 영역(R2)의 상부에 RF 소스가 공급될 수 있다. 이와는 달리, 상기 실리콘 소스(S2)는 리모트 플라즈마 방식으로 제공될 수 있다.
상기 공정 챔버(73)는 진공 형성을 위한 배출구(74)를 포함할 수 있다. 도시를 생략하였으나, 상기 서셉터(71)는 각 소스 가스의 배출을 위한 배출구들을 포함할 수 있다.
본 실시예에 따르면, 상기 산소 소스(S3)는 보론 소스(S1) 및 실리콘 소스(S2)와 시간적 또는 공간적으로 분리되어 제공될 수 있다. 일 예로, 본 실시예에 따른 산화막의 형성 단계에서는, 각 웨이퍼들(WF)에 상기 보론 소스(S1), 상기 실리콘 소스(S2), 및 상기 산소 소스(S3)가 순차적으로 복수회 제공되어 실리콘 보론 산화물층을 형성할 수 있다. 이와는 달리, 산화막의 형성 단계에서, 각 웨이퍼들(WF)에 상기 보론 소스(S1)와 상기 산소 소스(S3)만이 제공되고, 상기 실리콘 소스(S2)는 제공되지 않을 수 있다. 그 결과 상기 웨이퍼들(WF) 상에 보론 산화물층이 형성될 수 있다.
본 실시예에 따른 산화막의 형성 단계에서, 상기 소스들(S1-S3)은 2회 내지 5회 사이클로 공급되어 약3 내지 약 7 nm 두께의 산화막이 형성될 수 있다. 그 후, 본 실시예에 따른 다결정 실리콘층의 형성 단계에서, 상기 산소 소스(S3)는 제공되지 않고, 상기 보론 소스(S1)와 상기 실리콘 소스(S2)만이 복수의 사이클로 제공되어 보론을 포함하는 다결정 실리콘층이 형성될 수 있다. 상기 다결정 실리콘층은 상기 산화막 상에 상기 산화막보다 20 배 이상의 두께로 형성될 수 있다.
도 14는 본 실시예에 따른 산화막 및 다결정 실리콘층을 형성하기 위한 증착 장비의 다른 예이다. 본 실시예에 따른 증착 장비는 CVD 장치일 수 있다. 일 예로, 본 실시예에 따른 증착 장비는, 공정 챔버(73), 상기 공정 챔버(73) 내에 제공되고 웨이퍼(WF)를 지지하는 서셉터(71), 상기 서셉터(71)에 연결되어 회전력을 제공하는 척(79)을 포함할 수 있다. 상기 서셉터(71) 상에 상기 웨이퍼(WF)를 지지하기 위한 리프트 핀(lift pin)이 제공될 수 있다. 상기 서셉터(71)의 아래에 상기 웨이퍼(WF)를 가열하기 위한 히터(89)가 제공될 수 있다. 일 예로, 상기 히터(89)는 상기 서셉터(71)의 하부에 부착된 판상형 금속 플레이트일 수 있다.
상기 공정 챔버(73)는 상기 서셉터(71)를 지지하는 하부(73B) 및 상기 하부와 결합되는 상부(73A)를 포함할 수 있다. 상기 공정 챔버의 상부(73A)에는 복수의 소스들이 공급될 수 있는 유입구(93) 및 상기 유입구(93)와 연결되어 공정 챔버(73) 내에 소스들을 공급하는 샤워 헤드(91)가 제공될 수 있다. 상기 공정 챔버의 하부(73B)에는 불활성 가스가 유입/유출되는 유입구(95) 및 배출구(97)가 제공되며, 상기 하부(73B) 측벽 상에는 진공 형성을 위한 배출구(99)가 제공될 수 있다.
본 실시예의 경우, 보론 소스(S1), 실리콘 소스(S2) 및 산소 소스(S3) 중 적어도 2개 이상이 동시에 제공될 수 있다. 일 예로, 본 실시예에 따른 산화막을 형성하는 단계에서, 상기 보론 소스(S1), 상기 실리콘 소스(S3) 및 상기 산소 소스(S3)가 혼합된 상태로 상기 샤워 헤드(91)를 통하여 상기 공정 챔버(73) 내로 유입될 수 있다. 그 결과, 상기 웨이퍼(WF)에 실리콘 보론 산화물층이 형성될 수 있다. 이와는 달리, 산화막의 형성 단계에서, 상기 보론 소스(S1)와 상기 산소 소스(S3)만이 제공되고, 상기 실리콘 소스(S2)는 제공되지 않을 수 있다. 그 결과 상기 웨이퍼(WF) 상에 보론 산화물층이 형성될 수 있다. 일 예로, 상기 산화막은 약3 내지 약 7 nm 두께로 형성될 수 있다. 그 후, 본 실시예에 따른 다결정 실리콘층의 형성 단계에서, 상기 산소 소스(S3)는 제공되지 않고, 상기 보론 소스(S1)와 상기 실리콘 소스(S2)만이 혼합된 상태로 상기 샤워 헤드(91)를 통하여 상기 공정 챔버(73) 내로 유입되어 상기 산화막 상에 보론을 포함하는 다결정 실리콘층이 형성될 수 있다. 상기 다결정 실리콘층은 상기 산화막 상에 상기 산화막보다 20 배 이상의 두께로 형성될 수 있다.
상기 도 5 내지 도 6의 실시예, 상기 도 7 내지 도 9의 실시예, 및 상기 도 10 내지 도 14의 실시예는 서로 조합되어 실시될 수 있다. 일 예로, 상기 도 7 내지 도 9의 실시예가 수행된 이후, 상기 도 5 내지 도 6의 실시예 또는 상기 도 10 내지 도 14의 실시예가 추가로 수행될 수 있다. 또는, 상기 도 5 내지 도 6의 실시예가 수행된 이후, 상기 도 10 내지 도 14의 실시예가 추가로 수행될 수 있다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 식각 대상층의 패터닝 방법을 설명하기 위한 단면도들이다.
도15를 참조하면, 기판(100) 상에 식각 대상층(110), 중간 마스크층(120), 및 다결정 실리콘 패턴들(151)이 형성될 수 있다. 상기 식각 대상층(110)은 상기 기판(100)의 일부이거나, 상기 기판(100)상에 형성된 별개의 층일 수 있다. 일 예로, 상기 식각 대상층(110)이 기판의 일부인 경우, 상기 식각 대상층(110)은 실리콘, 실리콘 게르마늄, 또는 게르마늄을 포함할 수 있다. 상기 식각 대상층(110)이 상기 기판(100) 상에 형성된 별개의 층인 경우, 상기 식각 대상층(110)은 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 질화물 중 적어도 하나를 포함하는 절연층이거나, 금속 또는 반도체 물질을 포함하는 층일 수 있다.
상기 중간 마스크층(120)은 상기 다결정 실리콘 패턴들(151)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 중간 마스크층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 중간 마스크층(120)은 CVD 공정으로 형성될 수 있다. 상기 중간 마스크층(120) 상에 제공된 다결정 실리콘 패턴들(151)은 도 1 내지 도 4를 참조하여 설명한 다결정 실리콘 패턴들(50)과 실질적으로 동일한 방법으로 형성될 수 있다. 일 예로, 상기 다결정 실리콘 패턴들(151)은 실질적으로 동일한 간격으로 이격되어 배치된 라인 형상을 가질 수 있다.
도 16을 참조하여, 상기 다결정 실리콘 패턴들(151)을 식각 마스크로하여, 상기 중간 마스크층(120)이 패터닝되어 중간 마스크 패턴들(121)이 될 수 있다. 상기 다결정 실리콘 패턴들(151)의 적어도 일부는 상기 식각 공정에 의하여 제거될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 추가적으로, 상기 다결정 실리콘 패턴들(151)의 제거 공정이 수행될 수 있다.
도 17을 참조하여, 상기 중간 마스크 패턴들(121)을 식각 마스크로 하여 상기 식각 대상층(110)이 패터닝되어 최종 패턴들(111)이 형성될 수 있다. 상기 패터닝 공정은 상기 식각 대상층(110)의 물질에 따라 다양한 방식 또는 에천트로 수행될 수 있다. 일 예로, 상기 패터닝 공정은 산소 플라즈마를 이용한 건식 식각 공정일 수 있다.
도 18 내지 도 21은 본 발명의 다른 실시예에 따른 식각 대상층의 패터닝 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도18을 참조하면, 기판(100) 상에 식각 대상층(110), 중간 마스크층(130), 및 다결정 실리콘 패턴들(151)이 형성될 수 있다. 상기 식각 대상층(110)은 상기 기판(100)의 일부이거나, 상기 기판(100)상에 형성된 별개의 층일 수 있다. 일 예로, 상기 식각 대상층(110)이 기판의 일부인 경우, 상기 식각 대상층(110)은 실리콘, 실리콘 게르마늄, 또는 게르마늄을 포함할 수 있다. 상기 식각 대상층(110)이 상기 기판(100) 상에 형성된 별개의 층인 경우, 상기 식각 대상층(110)은 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 질화물 중 적어도 하나를 포함하는 절연층이거나, 금속 또는 반도체 물질을 포함하는 층일 수 있다.
상기 중간 마스크층(130)은 상기 다결정 실리콘 패턴들(151)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 중간 마스크층(130)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 중간 마스크층(130)은 CVD 공정으로 형성될 수 있다. 상기 중간 마스크층(130) 상에 제공된 다결정 실리콘 패턴들(151)은 도 1 내지 도 4를 참조하여 설명한 다결정 실리콘 패턴들(50)과 실질적으로 동일한 방법으로 형성될 수 있다. 일 예로, 상기 다결정 실리콘 패턴들(151)은 실질적으로 동일한 간격으로 이격되어 배치된 라인 형상을 가질 수 있다.
상기 다결정 실리콘 패턴들(151)의 측벽 상에 스페이서 패턴들(161)이 형성될 수 있다. 상기 스페이서 패턴들(161)은 상기 다결정 실리콘 패턴들(151)이 형성된 상기 중간 마스크층(130) 상에 절연층을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 일 예로, 상기 스페이서 패턴들(161)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 스페이서 패턴들(161) 사이의 거리는 상기 다결정 실리콘 패턴들(151) 사이의 거리보다 작을 수 있다. 그 결과, 이후 설명되는 최종 패턴들을 보다 미세하게 형성할 수 있다.
도 19를 참조하여, 상기 다결정 실리콘 패턴들(151)이 선택적으로 제거될 수 있다. 그 결과, 상기 다결정 실리콘 패턴들(151)을 사이에 두고 이격된 상기 스페이서 패턴들(161) 사이의 상기 중간 마스크층(130)의 상면이 노출될 수 있다. 상기 다결정 실리콘 패턴들(151)의 제거는 산소를 이용한 애싱 공정을 포함할 수 있다. 상기 스페이서 패턴들(161) 사이의 거리는 상기 다결정 실리콘 패턴들(151) 사이의 거리보다 작을 수 있다. 따라서, 보다 미세한 패턴을 형성할 수 있다. 상기 스페이서 패턴들(161) 사이의 거리는 일정할 수 있으나, 이에 한정되지 않으며 원하는 패턴 형태에 따라 그 간격 및 형상이 조절될 수 있다.
도 20을 참조하면, 상기 스페이서 패턴들(161)을 식각 마스크로하여 상기 중간 마스크층(130)이 패터닝되어 중간 마스크 패턴들(131)이 될 수 있다. 상기 스페이서 패턴들(161)의 적어도 일부는 상기 식각 공정에 의하여 제거될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 추가적으로, 상기 스페이서 패턴들(161)의 제거 공정이 수행될 수 있다.
도 21을 참조하여, 상기 중간 마스크 패턴들(131)을 식각 마스크로 하여 상기 식각 대상층(110)이 패터닝되어 최종 패턴들(112)이 형성될 수 있다. 상기 패터닝 공정은 상기 식각 대상층(110)의 물질에 따라 다양한 방식 또는 에천트로 수행될 수 있다. 일 예로, 상기 패터닝 공정은 산소 플라즈마를 이용한 건식 식각 공정일 수 있다.
도 22는 본 발명의 실시예들에 의하여 형성된 최종 패턴들이 포함된 반도체 소자를 설명하기 위한 단면도이다.
도 22를 참조하면, 상기 반도체 소자는 본 발명의 실시예들에 의하여 형성된 최종 패턴인 핀(Fin)들(211)을 포함하는 핀 전계효과 트랜지스터(Fin FET) 일 수 있다. 상기 핀들(211)은 핀 전계효과 트랜지스터의 활성 영역을 구성할 수 있다.
상기 핀들(211)은 기판(200)의 상부를 최종 식각층으로 하여 형성되거나, 상기 기판(200)이 아닌 추가적인 반도체층을 최종 식각층으로 하여 형성될 수 있다. 일 예로, 상기 핀들(211)은 실리콘, 실리콘 게르마늄, 또는 게르마늄을 포함할 수 있다. 상기 핀들(211)은 일 방향을 연장된 라인 형상일 수 있다.
상기 핀들(211) 상에 차례로 게이트 절연막(220) 및 게이트 전극(230)이 제공될 수 있다. 상기 게이트 절연막(220)은 실리콘 산화막을 포함하거나, 상기 실리콘 산화막보다 유전 상수가 높은 고유전막일 수 있다. 상기 게이트 전극(230)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 상술한 핀 전계 효과 트랜지스터에 한정되지 않으며, 다양한 구조들의 형성에 적용될 수 있다.
도 23는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 식각 대상층 상에 탄소 함유 패턴들을 형성하는 것;
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것;
    상기 친수성 처리가 된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 및
    상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함하고,
    상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것은:
    상기 다결정 실리콘 스페이서들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및
    상기 다결정 실리콘 스페이서들을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 탄소 함유 패턴들의 측벽들 상에 산화막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 다결정 실리콘 스페이서들을 형성하는 것은 400℃ 이하에서 수행되는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 다결정 실리콘 스페이서들은 보론(B) 원자들을 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 탄소 함유 패턴들을 형성하는 것은:
    탄소 함유층 상에 실리콘 함유층을 형성하는 것; 및
    상기 실리콘 함유층을 식각 마스크로 상기 탄소 함유층을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 탄소 함유층을 식각하는 것은 산소 플라즈마를 이용한 건식 식각 공정을 포함하고,
    상기 탄소 함유층을 식각하는 동안, 상기 실리콘 함유층 내의 실리콘 원자와 상기 산소 플라즈마 내의 산소 원자가 결합하여 상기 탄소 함유 패턴들의 측벽들 상에 산화막이 형성되는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 실리콘 함유층은 SiO2, SiON, SiN2, SiBN, SiCN, 및 실리콘-SOH(Si-SOH) 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 식각 대상층 상에 탄소 함유 패턴들을 형성하는 것;
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것;
    상기 친수성 처리가 된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 및
    상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함하고,
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 탄소 함유 패턴들 상에 산화막을 증착하는 것을 포함하고,
    상기 산화막을 증착하는 것은 상기 다결정 실리콘 스페이서들을 형성하는 것과 동일 공정 챔버 내에서 수행되고,
    상기 산화막은 보론 산화물 및 실리콘 보론 산화물 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 산화막을 증착하는 것 및 상기 다결정 실리콘 스페이서들을 형성하는 것은 상기 공정 챔버 내에 산소 소스, 보론 소스, 및 실리콘 소스를 제공하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 산화막을 증착하는 동안 상기 보론 소스 및/또는 상기 실리콘 소스는 상기 산소 소스와 동시에 제공되는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 산화막을 증착하는 동안 상기 산소 소스는 상기 보론 소스 및/또는 상기 실리콘 소스와 시간적 또는 공간적으로 분리되어 제공되는 반도체 소자의 제조 방법.
  13. 식각 대상층 상에 탄소 함유 패턴들을 형성하는 것;
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것;
    상기 친수성 처리가 된 탄소 함유 패턴들의 측벽 상에 다결정 실리콘 스페이서들을 형성하는 것; 및
    상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것을 포함하고,
    상기 탄소 함유 패턴들은 그 표면이 소수성 원소들로 터미네이티드(terminated)되어 있고,
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 상기 소수성 원소들 중 적어도 일부를 친수성 원소들로 치환하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 친수성 원소들는 음극성(negative polarity)을 갖거나 상기 소수성 원소들보다 전기 음성도(electro negativity)가 큰 물질인 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 소수성 원소들은 C 또는 H 이고, 상기 친수성 원소들은 O, ON, OH, N, 및 NH 중 하나 이상을 포함하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 탄소 함유 패턴들의 측벽들에 친수성 처리를 하는 것은 O3를 포함하는 습식 처리 공정 또는 NH4OH와 H2O2를 포함하는 습식 처리 공정을 포함하는 반도체 소자의 제조 방법.
  17. 제 1 항에 있어서,
    상기 다결정 실리콘 스페이서들을 이용하여 상기 식각 대상층을 패터닝하는 것은:
    상기 식각 대상층과 상기 다결정 실리콘 스페이서들 사이에 마스크층을 형성하는 것;
    상기 다결정 실리콘 스페이서들을 식각 마스크로 상기 마스크층을 식각하여 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 식각 마스크로 상기 식각 대상층을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 제 1 항에 있어서,
    상기 탄소 함유 패턴들은 탄소의 함유량이 적어도 70wt% 이상인 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 탄소 함유 패턴들은 비정질 탄소층(Amorphous Carbon Layer) 또는 C-SOH(Carbon-Spin On Hardmask) 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
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