CN105719956A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底；在所述基底上形成初始掩膜层；对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；在所述掺杂掩膜层表面形成具有第一开口的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；去除所述第一图形层。本发明干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率，因此无需形成有机分布层，避免有机分布层材料残留问题，提高初始掩膜层以及第二开口的洁净度，提高形成的半导体结构良率。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
背景技术
半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着半导体技术的不断进步，器件的功能不断强大，但是半导体制造难度也与日俱增。光刻技术是半导体制造工艺中最为关键的生产技术，随着半导体工艺节点的不断减小，现有的光源光刻技术已经无法满足半导体制造的需求要，超紫外光光刻技术(EUV)、多波束无掩膜技术和纳米压印技术成为下一代光刻候选技术的研究热点。但是上述的下一代光刻候选技术仍然存在有不便与缺陷，亟待加以进一步的改进。
当摩尔定律继续向前延伸的脚步不可逆转的时候，双重图形化(DP：Double-Patterning)技术无疑成为了业界的最佳选择之一，双重图形化技术只需要对现有的光刻基础设施进行很小的改动，就可以有效地填补更小节点的光刻技术空白，改进相邻半导体图形之间的最小间距(pitch)。双重图形化技术的原理是将一套高密度的图形分解成两套分立的、密度低一些的图形，然后将它们制备到晶圆上。
现有技术的双重图形化技术主要有：自对准双重图形化(SADP：Self-AlignedDouble-Patterning)、二次光刻和刻蚀工艺(LELE：Litho-Eth-Litho-Eth)。由于自对准双重图形化工艺更为简单，成本更低，因此，在半导体器件的形成工艺中多采用自对准双重图形化工艺。
然而，现有技术在以具有图形的掩膜层刻蚀待刻蚀层，待刻蚀层内形成的图形质量差，影响形成的半导体结构的良率。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，无需形成有机分布层，简化了工艺步骤，避免了有机分布层残留问题，提高形成的半导体结构良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成初始掩膜层；对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；在所述掺杂掩膜层表面形成具有第一开口的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；去除所述第一图形层。
可选的，当所述初始掩膜层的材料为氧化硅时，所述掺杂处理的掺杂离子为硅。
可选的，在进行所述掺杂处理之后，所述干法刻蚀工艺对掺杂掩膜层与第一图形层之间的刻蚀选择比为1至5。
可选的，所述掺杂处理的掺杂离子为硅、硼或磷。
可选的，所述初始掩膜层中具有硅原子以及氧原子。
可选的，所述初始掩膜层中还具有碳原子或氢原子中的一种或两种。
可选的，所述初始掩膜层的材料为TiN、TaN或WN。
可选的，进行所述掺杂处理的方法为：在形成所述初始掩膜层的工艺过程中，进行原位掺杂。
可选的，采用化学气相沉积、物理气相沉积、原子层沉积或旋涂工艺形成所述初始掩膜层。
可选的，进行所述掺杂处理的方法为：在形成所述初始掩膜层之后，对所述初始掩膜层进行离子注入。
可选的，所述掺杂处理的掺杂离子为硅时，所述离子注入的工艺参数为：硅离子浓度为1E19atom/cm3至5E19atom/cm3，离子注入能量为0.1kev至10kev。
可选的，在进行所述掺杂处理之后，对所述掺杂掩膜层进行退火处理。
可选的，所述退火处理为微波退火，退火温度为300摄氏度至550摄氏度。
可选的，在所述基底与初始掩膜层之间形成有金属掩膜层；金属掩膜层的材料为Ta、Ti、TiN、TaN或WN。
可选的，还包括步骤：以具有第二开口的掺杂掩膜层为掩膜，刻蚀所述金属掩膜层直至暴露出基底表面。
可选的，在去除所述第一图形层之后，还包括步骤：在所述掺杂掩膜层表面以及第二开口内形成具有第三开口的第二图形层，且所述第三开口与第二开口位置相互独立；以所述第二图形层为掩膜，沿第三开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第四开口；去除所述第二图形层。
可选的，在去除所述第二图形层之后，还包括步骤：以具有第二开口以及第四开口的掺杂掩膜层，刻蚀所述金属掩膜层直至暴露出基底表面。
可选的，所述第一图形层为光刻胶层。
可选的，所述第一图形层为底部抗反射层以及位于底部抗反射层表面的光刻胶层。
可选的，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，提供基底；在所述基底上形成初始掩膜层；对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；在所述掺杂掩膜层表面形成具有第一开口的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；去除所述第一图形层。由于本发明中，与初始掩膜层相比较，干法刻蚀工艺对掺杂掩膜层的刻蚀速率变大，使得刻蚀去除相同厚度的掺杂掩膜层和初始掩膜层时，刻蚀掺杂掩膜层所需的第一图形层的厚度明显变薄，因此本发明无需提供有机分布层作为部分第一图形层，避免了形成有机分布层以及有机分布层剥离的工艺步骤，在简化工艺步骤的同时，避免了有机分布层材料残留问题，提高掺杂掩膜层表面以及第二开口的清洁度，提高了后续刻蚀基底形成的图形的位置精确度以及形貌，从而提高形成的半导体结构良率。
进一步，本发明中掺杂处理的掺杂离子为硅离子、硼离子或磷离子，能够有效的改变初始掩膜层内部结构，从而使干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率。
进一步，硅掺杂处理的方法为原位硅掺杂，使得掺杂掩膜层内掺杂的硅分布均匀，提高刻蚀掺杂掩膜层的刻蚀速率一致性，从而进一步优化第二开口的形貌。
进一步，本发明中在硅掺杂处理后还进行了退火处理，进一步提高硅原子在掺杂掩膜层内分布的均匀性，所述退火处理还有利于激活掺杂掩膜层内的硅原子，从而进一步提高干法刻蚀工艺对掺杂掩膜层的刻蚀速率。
进一步，本发明中退火温度为300摄氏度至550摄氏度，在使掺杂掩膜层内的硅原子均匀分布，激活掺杂的硅原子，并且避免退火温度过高而对基底造成损伤。
进一步，本发明在去除所述第一图形层之后，还包括步骤：在所述掺杂掩膜层表面以及第二开口内形成具有第三开口的第二图形层，且所述第三开口与第二开口位置相互独立；以所述第二图形层为掩膜，沿第三开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第四开口；去除所述第二图形层。本发明提供一种采用双重图形化技术形成半导体结构的方法，从而克服光刻极限问题，满足半导体结构小型化微型化的发展趋势。
更进一步，本发明中还包括位于基底和初始掩膜层之间的金属掩膜层，其中初始掩膜层覆盖于金属掩膜层表面。由于刻蚀工艺对基底与金属掩膜层之间具有更大的刻蚀选择性，采用金属掩膜层以及初始掩膜层的叠层结构，有利于减小掩膜层的厚度，防止掩膜层坍塌问题。
附图说明
图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成半导体结构的良率有待提高。
经研究发现，现有技术通常采用氧化物材料作为掩膜层，在掩膜层表面形成光刻胶层或者底部抗反射层和光刻胶层的叠层结构，光刻胶层内具有开口；然后以具有开口的光刻胶层为掩膜，刻蚀掩膜层，将光刻胶层的开口图形转移至掩膜层内。
当光刻胶层的开口特征尺寸很小时，若光刻胶层的厚度过厚，那么光刻胶层的开口形貌将变差，甚至容易导致光刻胶层坍塌问题。因此随着半导体结构尺寸的不断缩小，光刻胶层的开口特征尺寸越来越小使，为了防止光刻胶层坍塌问题，光刻胶层的厚度只能控制在一定范围之内。
然而，经研究发现，当采用厚度在一定范围内光刻胶层刻蚀掩膜层时，光刻胶层的厚度难以满足工艺需求，在刻蚀掩膜层的刻蚀工艺过程中光刻胶层被消耗，而光刻胶层的图形仍未完全转移至掩膜层内。
为了解决上述光刻胶层厚度难以满足工艺需求的问题，通常采用有机分布层(ODL，OrganicDielectricLayer)、位于有机分布层表面的抗反射涂层、以及位于抗反射涂层表面的光刻胶层的三层结构(tri-layer)作为图形层；且有机分布层的厚度较厚，即使在刻蚀掩膜层的工艺过程中光刻胶层被消耗，厚度较厚的有机分布层仍能作为刻蚀掩膜层的掩膜，从而将光刻胶层的开口图形转移至掩膜层内。
进一步研究发现，采用上述三层结构作为掩膜层表面的图形层时，当光刻胶层的开口图形转移至掩膜层内后，还需要剥离去除未被消耗的有机分布层(ODLStrip)。采用灰化工艺或湿法清洗工艺去除所述有机分布层，然而，在所述有机分布层去除之后，在具有开口的掩膜层上以及开口内检测到有机分布层材料残留，后续以所述具有开口的掩膜层为掩膜刻蚀待刻蚀层时，会导致待刻蚀层的图形形貌差，进而影响半导体结构的可靠性及电学性能，半导体结构的良率差。
为此，本发明提供一种半导体结构的形成方法，提供基底；在所述基底上形成初始掩膜层；对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；在所述掺杂掩膜层表面形成具有第一开口的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；去除所述第一图形层。由于本发明中干法刻蚀工艺对掺杂掩膜层的刻蚀速率变大，使得刻蚀去除相同厚度的初始掩膜层和掺杂掩膜层时，刻蚀掺杂掩膜层所需的第一图形层的厚度明显变薄，因此本发明无需提供有机分布层作为部分第一图形层，避免了形成有机分布层以及有机分布层剥离的工艺步骤，在简化工艺步骤的同时，避免了有机分布层材料残留问题，提高掺杂掩膜层表面以及第二开口的清洁度，从而提高基底形成的图形质量，提高形成的半导体结构的良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
请参考图1，提供基底。
本实施例中，所述基底包括衬底100以及位于衬底100表面的介质层101。
其中，衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述衬底100内还可以形成有半导体器件，例如，PMOS晶体管、NMOS晶体管、CMOS晶体管、电阻器、电容器或电感器，所述衬底100内还可以形成有底层金属层。
所述介质层101的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
所述介质层101的材料为低.k介质材料或超低k介质材料时，介质层101的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。
本实施例中，所述介质层101的材料为超低k介质材料，所述超低k介质材料为SiCOH。
本实施例中还可以在介质层101表面形成不含氮的无机电介质抗反射涂层102(N-freeDARC，N-freeDielectricAnti-reflectiveCoating)。
请参考图2，在所述基底上形成初始掩膜层104。
本实施例中，初始掩膜层104位于不含氮的无机电介质抗反射层102上。
本实施例中，所述初始掩膜层104中具有硅原子以及氧原子，所述初始掩膜层104中还可以具有碳原子或氢原子中的一种或几种，例如初始掩膜层104的材料为氧化硅、碳氧化硅或碳氢氧化硅。
由于初始掩膜层104和介质层101的材料性质较为接近，刻蚀工艺对初始掩膜层104和对介质层101的刻蚀选择性差，若直接仅采用初始掩膜层104作为掩膜层，那么后续以初始掩膜层104刻蚀介质层101后，介质层101的形貌将比较差。且随着半导体结构特征尺寸的不断减小，后续在介质层101内形成凹槽的特征尺寸也越来越小，相应的后续在初始掩膜层104内形成的开口尺寸也越来越小；若位于介质层101表面的初始掩膜层104的厚度过厚，则后续在初始掩膜层104内形成开口后，位于介质层101表面的初始掩膜层104将很容易发生坍塌问题。
为此，本实施例中在基底与初始掩膜层104之间形成有金属掩膜层103，所述金属掩膜层103的材料为Ta、Ti、Tu、TaN、TuN或WN。
金属掩膜层103与介质层101之间具有很高的刻蚀选择比，因此要刻蚀一定厚度的介质层101时，需要的金属掩膜层103的厚度比较小，能够有效的避免金属掩膜层103坍塌的问题，且能够精确的控制后续刻蚀介质层101的形貌。
同时，由于初始掩膜层104位于金属掩膜层103表面，所述初始掩膜层104还能够起到平衡金属掩膜层103内应力的作用，防止金属掩膜层103向介质层101内施加不必要的应力。并且，本实施例中后续形成的第一图形层与初始掩膜层104直接接触，第一图形层材料与初始掩膜层104材料晶格常数相差较小，从而防止第一图形层受到较大的应力，避免对后续形成的第一图形层的形貌造成不良影响。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述初始掩膜层104，还可以采用旋转涂覆工艺形成所述初始掩膜层104。
本实施例以所述初始掩膜层104的材料为氧化硅，金属掩膜层103的材料为TiN作为示例。
在其他实施例中，也可以直接在基底表面形成初始掩膜层；或者，初始掩膜层的材料也可以为TiN、TaN或WN。
请参考图3，对所述初始掩膜层104(参考图2)进行掺杂处理，将初始掩膜层104转化为掺杂掩膜层114，使得后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率大于对初始掩膜层104的刻蚀速率。
后续会在初始掩膜层104表面形成具有第一开口的第一图形层，然后以第一图形层为掩膜刻蚀初始掩膜层104。
而若刻蚀工艺对初始掩膜层104的刻蚀速率较低，那么相应所需的第一图形层的厚度将比较厚。当第一开口特征尺寸较小时，为防止第一图形层发生图形坍塌问题，第一图形层中的第一光刻胶层的厚度不宜过厚；因此为了增加第一图形层的厚度，第一图形层通常采用有机分布层以及光刻胶层的叠层结构，后续在去除有机分布层时，容易在初始掩膜层104上造成残留，进而影响后续刻蚀初始掩膜层104以及介质层101形成的形貌。
为此，本实施例对初始掩膜层104进行掺杂处理，将初始掩膜层104转化为掺杂掩膜层114，提高干法刻蚀工艺对掺杂掩膜层114和对第一图形层的刻蚀选择性；在进行所述掺杂处理后，干法刻蚀工艺对掺杂掩膜层114的刻蚀速率变大；相应后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率增加，使得刻蚀掺杂掩膜层114所需的第一图形层的厚度明显变薄，因此后续形成的第一图形层中无需提供有机分布层，减少了工艺步骤，进而避免后续去除有机分布层材料残留造成的不良影响。
所述掺杂处理的掺杂离子为硅、硼或磷。在一个实施例中，进行所述掺杂处理的方法为：在形成所述初始掩膜层的工艺过程中，进行原位掺杂。在另一实施例中，采用化学气相沉积、物理气相沉积、原子层沉积或旋涂工艺形成所述掺杂掩膜层114。
本实施例以初始掩膜层104的材料为氧化硅，掺杂处理的掺杂离子为硅为例做示范性说明。
本实施例中，在形成所述初始掩膜层104的过程中，进行原位硅掺杂，即在形成初始掩膜层104的工艺过程中，向反应腔室内通入硅源，以使形成掺杂了硅的掺杂掩膜层114。在原位硅掺杂工艺过程中，硅原子在掺杂掩膜层114内的分布较均匀，使得后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率一致性强，进一步提高后续刻蚀掺杂掩膜层114的形貌。
在其他实施例中，进行硅掺杂处理的方法还可以为：在形成所述初始掩膜层104之后，对所述初始掩膜层104进行硅离子注入。所述离子注入的工艺参数为：硅离子浓度为1E19atom/cm3至5E19atom/cm3，离子注入能量为0.1kev至10kev。
本实施例中，在进行所述掺杂处理之后，对掺杂掩膜层114进行退火处理。所述退火处理有利于进一步提高掺杂离子在掺杂掩膜层114内分布的均匀性，且退火处理还可以激活掺杂的掺杂离子，使得后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率更大。
由于基底内形成有半导体器件，若退火处理的退火温度过高，容易对基底内形成的半导体器件造成不良影响，因此本实施例中退火处理的退火温度不宜过高；若退火处理的退火温度过低，那么硅原子的再分布程度以及激活程度较低，后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率仍较低。
为此，本实施例中退火处理采用微波退火，在微波退火环境中，能够使得退火温度适中，既不影响基底内形成的半导体器件，又能够使掺杂掩膜层114内的硅原子有效的进行再分布，激活掺杂掩膜层114内的硅原子。在一个具体实施例中，退火温度为300摄氏度至550摄氏度。
在一个具体实施例中，在进行所述掺杂处理以及退火处理之后，后续干法刻蚀工艺对掺杂掩膜层114与后续形成的第一图形层之间的刻蚀选择比为1至5。
在其他实施例中，采用硅离子注入方法进行硅掺杂处理时，退火处理还有利于修复离子注入工艺造成的晶格损伤。
有关硅离子、硼离子以及磷离子的掺杂以及退火处理能够提高干法刻蚀工艺对初始掩膜层104的刻蚀速率的机理较为复杂。作为一种解释，硅离子、硼离子以及磷离子能够改变初始掩膜层104的晶格，使得形成的掺杂掩膜层114更容易被干法刻蚀工艺所刻蚀。
请参考图4，在进行掺杂处理之后，在所述掺杂掩膜层114表面形成具有第一开口106的第一图形层105。
后续以第一图形层105为掩膜，刻蚀掺杂掩膜层114，将第一图形层105的第一开口106图形转移至掺杂掩膜层114中。
本实施例中，第一图形层105为光刻胶层，第一开口106贯穿所述光刻胶层。在其他实施例中，为了提高第一开口的形貌，第一图形层为底部抗反射层以及位于底部抗反射层表面的光刻胶层，其中第一开口贯穿光刻胶层且暴露出底部抗反射层表面。
随着半导体结构尺寸的不断缩小，第一开口106的特征尺寸也将不断缩小，为防止光刻胶层坍塌，本实施例中第一图形层105的厚度也相对较薄。
由于本实施例对初始掩膜层104(参考图2)进行了掺杂处理，提高了后续干法刻蚀工艺对掺杂掩膜层114的刻蚀速率，因此即使本实施例中第一图形层105的厚度较薄，后续在刻蚀掺杂掩膜层114的过程中，第一图形层105也不会被完全消耗掉，从而能够将第一图形层105中的第一开口106图形转移至初始掩膜层104内。
因此，本实施例的第一图形层105中无需形成有机分布层，简化了工艺步骤，降低了生产成本；并且，由于在掺杂掩膜层114表面未形成有机分布层，因此后续掺杂掩膜层114表面也将不会存在有机分布层材料残留问题。
请参考图5，以所述第一图形层105为掩膜，采用干法刻蚀工艺沿第一开口106(参考图4)刻蚀所述掺杂掩膜层114，形成贯穿掺杂掩膜层114的第二开口107。
由于前述对初始掩膜层104(参考图2)进行了硅掺杂处理，提高了干法刻蚀工艺对掺杂掩膜层114和第一图形层105的刻蚀选择性，与刻蚀初始掩膜层104相比，干法刻蚀工艺对掺杂掩膜层114的刻蚀速率更大，使得刻蚀相同厚度的掺杂掩膜层114所需的第一图形层105的厚度减小。因此，本实施例中的第一图形层105能够作为刻蚀掺杂掩膜层114的掩膜。
在进行所述掺杂处理之后，所述干法刻蚀工艺对掺杂掩膜层114与第一图形层105之间的刻蚀选择比为1至5。
在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3。
请参考图6，去除所述第一图形层105(参考图5)。
采用灰化工艺或湿法清洗工艺去除所述第一图形层105。
由于本实施例中第一图形层105为光刻胶层，或者为底部抗反射层和光刻胶层的叠层结构，因此不存在有机分布层剥离(ODLStrip)工艺步骤，使得在去除第一图形层105之后，掺杂掩膜层114表面以及第二开口107内不存在有机分布层材料残留，避免有机分布层残留对后续刻蚀金属掩膜层103造成不良影响，从而使得后续刻蚀金属掩膜层103形成的图形形貌良好，提高形成的半导体结构的良率。
在一个实施例中，后续可以直接以具有第二开口107的掺杂掩膜层114为掩膜，刻蚀金属掩膜层103以形成具有第三开口的金属掩膜层103；然后以掺杂掩膜层114以及金属掩膜层103为掩膜，刻蚀去除部分厚度的基底。
本实施例以采用二次光刻和刻蚀工艺的双重图形化技术形成半导体结构为例，满足半导体结构小型化微型化的发展趋势。
请参考图7，在所述掺杂掩膜层114以及第二开口107(参考图6)内形成具有第三开口110的第二图形层，且所述第三开口110与第二开口107位置相互独立。
第三开口110与第二开口107的位置相互独立，即第三开口110投影于基底表面的图形与第二开口107投影于基底表面的图形之间相互独立，而不具有重合区域。
本实施例中，第三开口110和第二开口107投影于基底表面的区域，即是后续需要进行刻蚀的区域。由于第二开口107与第三开口110之间的尺寸受到光刻工艺极限的限制较小，使得第二开口107与第三开口110之间的尺寸可以做的较小，第二开口107与第三开口110之间的尺寸比第二开口107或者第三开口110的尺寸小，从而满足半导体结构小型化微型化的发展趋势。
本实施例中，所述第二图形层为：位于掺杂掩膜层114表面以及第二开口107内的第二底部抗反射层108、以及位于第二底部抗反射层108表面的第二光刻胶层109，其中，第二光刻胶层109内具有暴露出第二底部抗反射层108表面的第三开口110。
第二底部抗反射层108填充满第二开口107，且第二底部抗反射层108顶部表面高度一致，从而避免形成第二光刻胶层109的曝光不均匀，提高形成的第二光刻胶层109的图形质量。
同样的，由于本实施例对初始掩膜层104(参考图2)进行了硅掺杂处理，后续干法刻蚀工艺刻蚀掺杂掩膜层114的刻蚀速率变大，因此本实施例第二图形层中也无需提供有机分布层，避免了形成有机分布层以及有机分布层剥离工艺步骤，防止后续在掺杂掩膜层114上造成有机分布层材料残留问题。
请参考图8，以所述第二图形层为掩膜，沿第三开口110(参考图7)刻蚀所述掺杂掩膜层114，形成贯穿掺杂掩膜层114的第四开口111。
采用干法刻蚀工艺刻蚀所述掺杂掩膜层114。本实施例干法刻蚀工艺对掺杂掩膜层114和对第二图形层的刻蚀选择性得到提高，因此第二图形层中的第三开口110图形能够完全转移至掺杂掩膜层114中，在掺杂掩膜层114内形成第四开口111。
当第四开口111形成之后，掺杂掩膜层114表面仍较具有部分厚度的第二图形层，因此还需要去除第二图形层。采用灰化工艺或湿法清洗工艺去除所述第二图形层。
由于本实施例第二图形层中未形成有有机分布层，因此也不存在有机分布层剥离问题，避免在掺杂掩膜层114表面、第二开口107、以及第四开口111内造成有机分布层材料残留，使得掺杂掩膜层114、第二开口107以及第四开口111表面洁净，从而有利于提高后续刻蚀金属掩膜层103形成的形貌质量。
请参考图9，以具有第二开口107(参考图8)以及第四开口111(参考图8)的掺杂掩膜层114为掩膜，刻蚀所述金属掩膜层103直至暴露出基底表面。
采用干法刻蚀工艺刻蚀所述金属掩膜层103。本实施例中，沿第二开口107刻蚀金属掩膜层103直至暴露出不含氮的无机电介质抗反射涂层102表面，在所述金属掩膜层103内形成第五开口117；沿第四开口111刻蚀金属掩膜层103直至暴露出不含氮的无机电介质抗反射涂层102表面，在所述金属掩膜层103内形成第六开口121。
由于掺杂掩膜层114、第二开口107以及第四开口111表面洁净度高，避免了有机分布层材料残留对刻蚀金属掩膜层103造成不良影响，从而使得刻蚀后的金属掩膜层103具有良好的形貌，具体的，第五开口117以及第六开口121的位置精确度高，且第五开口117以及第六开口121侧壁形貌良好，防止第五开口117以及第六开口121的位置和形貌偏离预定目标。
请参考图10，以所述掺杂掩膜层114以及金属掩膜层103为掩膜，沿第五开口117以及第六开口121刻蚀去除部分厚度的基底。
具体的，采用干法刻蚀工艺，沿第五开口117以及第六开口121刻蚀不含氮的无机电介质抗反射涂层102、以及介质层101，直至暴露出衬底100表面。
由于本实施例中第五开口117以及第六开口121位置精确度高且侧壁形貌良好，相应的刻蚀去除部分厚度的基底后，在基底内形成的图形也将具有良好形貌，使得基底内的图形的位置精确度高且侧壁形貌良好，从而提高半导体结构的良率以及可靠性。
并且由于本实施例未对金属掩膜层103进行掺杂处理，因此在刻蚀介质层101的过程中，即使掺杂掩膜层114被完全消耗去除，金属掩膜层103仍能够有效的起到掩膜作用。
后续还包括：去除掺杂处理之后的掺杂掩膜层114、金属掩膜层103以及不含氮的无机电介质抗反射层102。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成初始掩膜层；
对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；
在所述掺杂掩膜层表面形成具有第一开口的第一图形层；
以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；
去除所述第一图形层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，当所述初始掩膜层的材料为氧化硅时，所述掺杂处理的掺杂离子为硅。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述掺杂处理之后，所述干法刻蚀工艺对掺杂掩膜层与第一图形层之间的刻蚀选择比为1至5。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂处理的掺杂离子为硅、硼或磷。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层中具有硅原子以及氧原子。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述初始掩膜层中还具有碳原子或氢原子中的一种或两种。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层的材料为TiN、TaN或WN。
8.根据权利要求4所述的半导体结构的形成方法，其特征在于，进行所述掺杂处理的方法为：在形成所述初始掩膜层的工艺过程中，进行原位掺杂。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，采用化学气相沉积、物理气相沉积、原子层沉积或旋涂工艺形成所述初始掩膜层。
10.根据权利要求4所述的半导体结构的形成方法，其特征在于，进行所述掺杂处理的方法为：在形成所述初始掩膜层之后，对所述初始掩膜层进行离子注入。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述掺杂处理的掺杂离子为硅时，所述离子注入的工艺参数为：硅离子浓度为1E19atom/cm3至5E19atom/cm3，离子注入能量为0.1kev至10kev。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述掺杂处理之后，对所述掺杂掩膜层进行退火处理。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述退火处理为微波退火，退火温度为300摄氏度至550摄氏度。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底与初始掩膜层之间形成有金属掩膜层；金属掩膜层的材料为Ta、Ti、TiN、TaN或WN。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，还包括步骤：以具有第二开口的掺杂掩膜层为掩膜，刻蚀所述金属掩膜层直至暴露出基底表面。
16.根据权利要求14所述的半导体结构的形成方法，其特征在于，在去除所述第一图形层之后，还包括步骤：在所述掺杂掩膜层表面以及第二开口内形成具有第三开口的第二图形层，且所述第三开口与第二开口位置相互独立；以所述第二图形层为掩膜，沿第三开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第四开口；去除所述第二图形层。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，在去除所述第二图形层之后，还包括步骤：以具有第二开口以及第四开口的掺杂掩膜层，刻蚀所述金属掩膜层直至暴露出基底表面。
18.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形层为光刻胶层。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形层为底部抗反射层以及位于底部抗反射层表面的光刻胶层。
20.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3。
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