CN111640654B - 图形化方法及图形化结构 - Google Patents

图形化方法及图形化结构 Download PDF

Info

Publication number
CN111640654B
CN111640654B CN201910155801.8A CN201910155801A CN111640654B CN 111640654 B CN111640654 B CN 111640654B CN 201910155801 A CN201910155801 A CN 201910155801A CN 111640654 B CN111640654 B CN 111640654B
Authority
CN
China
Prior art keywords
layer
forming
mask
initial
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910155801.8A
Other languages
English (en)
Other versions
CN111640654A (zh
Inventor
纪世良
张翼英
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910155801.8A priority Critical patent/CN111640654B/zh
Publication of CN111640654A publication Critical patent/CN111640654A/zh
Application granted granted Critical
Publication of CN111640654B publication Critical patent/CN111640654B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明一种图形化方法及图形化结构,包括步骤:提供基板;在所述基板上形成掩膜层;在部分所述掩膜层内掺杂离子,以在所述掩膜层内形成第一分割段;在所述掩膜层上、所述第一分割段上形成保护层。本发明可以提高图形化方法的可靠性。

Description

图形化方法及图形化结构
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种图形化方法及图形化结构。
背景技术
在半导体器件制造的工艺中,通常利用光刻工艺将掩膜版上的图形转移到基板上。光刻过程包括:提供基板;在基板上形成光刻胶;对所述光刻胶进行曝光和显影,形成图案化的光刻胶,使得掩膜版上的图案转移到光刻胶中;以图案化的光刻胶为掩膜对基板进行刻蚀,使得光刻胶上的图案转印到基板中;去除光刻胶。
随着半导体器件尺寸的不断缩小,光刻关键尺寸(Critical Dimension,CD)逐渐接近甚至超出了光刻的物理极限,由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案,以克服单次构图不能达到的光刻极限。
关键尺寸是指在集成电路光掩模制造及光刻工艺中为评估及控制工艺的图形处理精度,特设计一种反映集成电路特征线条宽度的专用线条图形。虽然双重构图技术在增加图案密度方面效果相对较好,但是存在一个普遍的问题就是形成的第一图案的关键尺寸可能在后续工艺期间发生变化,增加关键尺寸变化的附加来源,而影响图形化方法的可靠性。
如何保证形成的第一图案的关键尺寸稳定不发生变化,从而提高图形化方法的可靠性,这是目前急需解决的问题。
发明内容
本发明解决的问题是提供一种图形化方法及图形化结构,可以提高图形化方法的可靠性。
为解决上述问题,本发明提供图形化方法,包括步骤:提供基板;在所述基板上形成掩膜层;在部分掩膜层内掺杂离子,以在掩膜层内形成第一分割段;在所述掩膜层上、所述第一分割段上形成保护层。
可选的,还包括:在形成第一分割段之前,在所述掩膜层内形成若干个平行排列的第一沟槽,所述第一分割段位于相邻所述第一沟槽之间。
可选的,所述第一沟槽的形成方法包括:在所述掩膜层上形成第一图形化结构,以所述第一图形化结构为掩膜,刻蚀所述掩膜层,直至暴露出所述基板。
可选的,所述第一图形化结构包括:第一平坦层、位于第一平坦层上的第一底部反抗层和位于第一底部反抗层上的第一图形化光刻胶层;所述第一图形化结构的形成方法包括:在所述掩膜层上形成第一初始平坦层;在第一初始平坦层上形成第一初始底部反抗层;在部分所述第一初始底部反抗层上形成第一图形化光刻胶层;以所述第一图形化光刻胶层为掩膜,刻蚀第一初始底部反抗层、第一初始平坦层,形成所述第一底部反抗层和第一平坦层。
可选的,形成所述第一分割段的形成方法包括:在所述掩膜层、所述第一沟槽的底部和侧壁上形成第二图形化结构,以所述第二图形化结构为掩膜,在所述掩膜层内进行第一次离子注入,形成第一分割段。
可选的,第一次离子注入采用的离子为硼离子或者砷离子。
可选的,所述第二图形化结构包括:第二平坦层、位于第二平坦层上的第二底部反抗层和位于第二底部反抗层上的第二图形化光刻胶层;所述第二图形化结构的形成方法包括:在所述掩膜层、所述第一沟槽的底部和侧壁上形成第二初始平坦层;在第二初始平坦层上形成第二初始底部反抗层;在部分所述第二初始底部反抗层上形成第二图形化光刻胶层;以所述第二图形化光刻胶层为掩膜,刻蚀第二初始底部反抗层、第二初始平坦层,形成所述第二底部反抗层和第二平坦层。
可选的,在形成保护层之后,在所述第一沟槽内形成第二分割段,所述第二分割段贯穿所述第一沟槽。
可选的,形成第二分割段之后,还包括:在所述掩膜层内形成第二沟槽,所述第二沟槽位于相邻所述第一沟槽之间,所述第一分割段贯穿所述第二沟槽。
可选的,所述第二分割段的形成方法包括:在所述保护层上形成第三图形化结构,以所述第三图形化结构为掩膜,在所述第一沟槽内的第三图形化结构进行第二次离子注入,形成第二分割段。
可选的,所述第二次离子注入采用的离子为磷离子或者硫离子。
可选的,所述第三图形化结构包括:第三平坦层、位于第三平坦层上的第三底部反抗层和位于第三底部反抗层上的第三图形化光刻胶层,所述第三图形化结构的形成方法包括:在所述保护层上形成第三初始平坦层;在第三初始平坦层上形成第三初始底部反抗层;在部分所述第三初始底部反抗层上形成第三图形化光刻胶层;以所述第三图形化光刻胶层为掩膜,刻蚀第三初始底部反抗层、第三初始平坦层,形成所述第三底部反抗层和第三平坦层。
可选的,所述第二沟槽的形成方法包括:在所述掩膜层上、所述第二分割段上、所述第一沟槽的底部和第一沟槽侧壁的保护层上形成第四图形化结构,以所述第四图形化结构为掩膜,刻蚀所述掩膜层,直至暴露出所述基板。
可选的,所述第四图形化结构包括:第四平坦层、位于第四平坦层上的第四底部反抗层和位于第四底部反抗层上的第四图形化光刻胶层,所述第四图形化结构的形成方法包括:在所述保护层上形成第四初始平坦层;在第四初始平坦层上形成第四初始底部反抗层;在部分所述第四初始底部反抗层上形成第四图形化光刻胶层;以所述第四图形化光刻胶层为掩膜,刻蚀第四初始底部反抗层、第四初始平坦层,形成所述第四底部反抗层和第四平坦层。
可选的,所述第一分割段的宽度为5-50纳米。
可选的,所述第二分割段的宽度为5-50纳米。
可选的,所述保护层的材料为氧化硅或者氮化硅或者氮氧化硅。
可选的,所述保护层的厚度为2-50纳米。
可选的,所述保护层的形成方法有原子层沉积方法或者化学沉积方法。
本发明还提供一种图形结构,包括如上所述的图形化方法。
与现有技术相比,本发明的技术方案具有以下优点:
由于在形成第一分割段之后,在掩膜层上和第一分割段上形成保护层,保护层的存在保证在第一沟槽内进行后续的第二次离子注入及相应图形化工艺以形成第二分割段时,掺杂离子不会被注入到第一分割段中,且后续工艺不易损伤第一分割段形貌,因此形成的第一分割段的材料和形貌不易改变,使所形成的第一分割段的尺寸稳定,提高了图形化的方法的可靠性。
附图说明
图1至图6是一种图形结构形成过程的结构示意图;
图2是图1的俯视图,图1是图2在切割线B-B’的剖面图;图4是图3的俯视图,图3是图4在切割线B-B’的剖面图;图5是图6的俯视图,图6是图5在切割线B-B’的剖面图;
图7至图34是本发明一实施例中图形结构形成过程的结构示意图。
图7至10是本发明一实施例中形成第一沟槽过程的结构示意图;
其中:图9为图10在切割线B-B’的剖面图;图10为图9的俯视图;
图11至图15是本发明一实施例中形成的第一分割段的结构示意图;
其中:图12为图11在切割线B-B’的剖面图;图14为图15切割线A-A’的剖面图;
图16至图18是本发明一实施例中形成保护层的结构示意图;
其中:图17为图16在切割线B-B’的剖面图;图18为图16在切割线A-A’的剖面图;
图19至图24是本发明一实施例中形成第二分割段的结构示意图;
其中:图20为图19的俯视图;图19为图20在切割线B-B’的剖面图;
图23为图24在切割线B-B’的剖面图;图24为图23的俯视图;
图25至图32是本发明一实施例中形成的第二沟槽的结构示意图;
其中:图26为图25的俯视图,图25是图26在切割线B-B’的剖面图;图28为图27的俯视图,图27是图28在切割线B-B’的剖面图;图30为图29的俯视图,图29是图30在切割线B-B’的剖面图;图32为图31的俯视图,图31是图32在切割线B-B’的剖面图。
图33至图34是本发明一实施例中的图形结构;
其中:图34是图33的俯视图;图33是图34在在切割线B-B’的剖面图。
具体实施方式
正如背景技术所述,现有技术形成的图形化的可靠性较差。
参考图1至图2,提供基板1,在所述基板1上形成硬掩膜层10,在所述硬掩膜层10上形成介质层11,在所述介质层11形成掩膜层12,图形化所述掩膜层12直至暴露出所述介质层11,所述掩膜层内形成第一沟槽13。
参考图3和图4,在所述掩膜层12内形成分割段沟槽,所述分割段沟槽位于相邻第一沟槽之间,且所述分割段沟槽位于所述相邻的第一沟槽之间;在所述分割段沟槽形成第一分割段17。
参考图5和图6,形成第一分割段17之后,在所述掩膜层12内形成位于所述第一沟槽13之间的第二沟槽18,所述第一分割段17贯穿所述第二沟槽18。
由于形成的第一分割段之后,在所述掩膜层内形成第二沟槽,所述第一分割段在形成第二沟槽的过程中都处于暴露的状态,此时形成的第一分割段容易被腐蚀,所形成的形貌容易发生改变,这样导致第一分割段的尺寸发生改变。若第一分割段的尺寸不稳定,则降低传递图形的稳定性,导致降低了图形化可靠性。
在此基础上,本发明提供一种图形化的方法,在部分掩膜层内掺杂离子,在所述掩膜层内形成第一分割段;在掩膜层上、所述第一分割段上形成保护层;由于保护层的存在,在进行第二次离子注入,形成第二分割段时,保证了第一分割段不会被注入离子;同时在所述掩膜层内形成第二沟槽的过程中,所述第一分割段一直处于被保护的状态,这样所述第一分割段的材料和尺寸不管是在形成第二沟槽的过程中还是形成第二分割段的过程中都不容易发生变化,从而能够提高图形化方法的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细地说明。
图7至10是本发明实施例中形成第一沟槽的结构示意图。
首先参考图7,提供基板100,在所述基板100上形成有掩膜层120。
本实施例中,所述基板100包括有待刻蚀层110、第二粘附层113、硬掩膜层111、第一粘附层112。
所述待刻蚀层110上形成有第二粘附层113,所述第二粘附层113上形成有硬掩膜层111,所述硬掩膜层111上形成有第一粘附层112,所述第一粘附层112上形成有所述掩膜层120。
其他实施例中,所述基板100还可以采用单层结构。
本实施例中,所述硬掩膜层111的材质氮化钛(TiN),因为氮化钛(TiN)本身具有良好的传递图形的性能;其他实施例中,所述硬掩膜层111的材质还可采用氧化钛(TiO2)等。
本实施例中,所述硬掩膜层111的形成方法采用化学气相沉积的方法;在其他实施例中,所述硬掩膜层111的形成方法还可采用等离子气相沉积的方法。
本实施例中,所述第一粘附层112与所述第二粘附层113的材质一样,所述第一粘附层112和所述第二粘附层113选择的材料是无定形硅材料;其他实施例中,所述第一粘附层112和所述第二粘附层113的材料还可以采用氧化硅等,且所述第一粘附层112与所述第二粘附层113的材质不一定相同。
本实施例中,采用等离子型化学气相沉积方法在所述硬掩膜层111上形成第一粘附层112,所述第一粘附层112有助于提升基板100与后续步骤中形成的掩膜层120之间的粘合度,所述第一粘附层112还可以作为刻蚀所述掩膜层120步骤中的刻蚀停止层。
其他实施例中,当所述第一粘附层112的材料为氮化硅的时候,还可以采用在化学气相沉积方法在所述硬掩膜层111上形成第一粘附层112。
本实施例中,所述掩膜层120采用单层结构;其他实施例中,所述掩膜层120采用叠层结构。
本实施例中,所述掩膜层120的材料采用无定型硅;其他实施例中,所述掩膜层120的材料还可以采用氧化铝或者氧化硅或者碳氧化硅等材料;当所述掩膜层120为叠层的时候,所述掩膜层120还可以采用无定型硅或者氧化铝或者氧化硅的组合,所述掩膜层120的材料不局限于此,根据实际需要设定即可。
本实施例中,所述掩膜层120的厚度在
Figure GDA0004235616180000071
之间。
本实施例中,采用热丝化学气相沉积方法在所述第一粘附层112上形成所述掩膜层120;其他实施例中,还可以采用等离子加强化学气相沉积方法或者低压化学气相沉积方法在所述第一粘附层112上形成所述掩膜层120。
参考图8、图9和图10,在所述掩膜层120表面形成第一图形化结构121。
本实施例中,所述第一图形化结构121包括:第一平坦层1211、在所述第一平坦层1211上形成的第一底部反抗层1212和在第一底部反抗层1212上形成的第一图形化光刻胶层1213。
所述第一图形化121结构的形成方法包括:在所述掩膜层120上形成第一初始平坦层;在第一初始平坦层上形成第一初始底部反抗层;在部分所述第一初始底部反抗层上形成第一图形化光刻胶层1213;以所述第一图形化光刻胶层1213为掩膜,刻蚀第一初始底部反抗层、第一初始平坦层,形成所述第一底部反抗层1212和第一平坦层1211。
在所述掩膜层120上形成第一平坦层1211,在第一平坦层1211上形成第一底部反抗层1212,在第一底部反抗层1212上形成第一图形化光刻胶层1213,以所述第一图形化光刻胶层1213为掩膜,刻蚀第一底部反抗层1212、第一平坦层1211以及所述掩膜层120直至暴露出所述基板100,在所述掩膜层120内形成若干个第一沟槽130,若干个所述第一沟槽130之间平行排列,形成所述第一沟槽130后去除所述第一图形化结构121。
本实施例中,采用干法刻蚀工艺刻蚀所述掩膜层120,从而在所述掩膜层120内形成所述第一沟槽130。
本实施例中,刻蚀所述掩膜层120采用等离子刻蚀工艺;其他实施例中还可以采用其他不同的刻蚀工艺。
本实施例中,采用灰化工艺去除所述第一图形化结构121;其他实施例中,还可以采用化学试剂去除所述第一图形化结构121。
本实施例中,所述第一图形化光刻胶层1213的材料采用氟化氪(KrF);其他实施例中,还可以采用氟化氩(ArF)。
图11至图15是本发明一实施例中形成的第一分割段的结构示意图。
参考图11和图12,在所述掩膜层120、所述第一沟槽130的底部和侧壁上形成第二图形化结构122。
本实施例中,所述第二图形化结构122包括:第二平坦层1221、位于第二平坦层1221上的第二底部反抗层1222和位于第二底部反抗层1222上的第二图形化光刻胶层1223。
所述第二图形化结构122的形成方法包括:在所述掩膜层120、所述第一沟槽130的底部和侧壁上形成第初始二平坦层;在第二初始平坦层上形成第二初始底部反抗层;在部分所述第二初始底部反抗层上形成第二图形化光刻胶层1223;以所述第二图形化光刻胶层1223为掩膜,刻蚀第二初始底部反抗层、第二初始平坦层,形成所述第二底部反抗层1222和第二平坦层1221。
在所述掩膜层120、所述第一沟槽130的底部和侧壁上形成第二平坦层1221,在第二平坦层1221上形成第二底部反抗层1222,在第二底部反抗层1222上形成第二图形化光刻胶层1223。
参考图13,以所述第二图形化光刻胶层1223为掩膜,刻蚀第二底部反抗层1222、第二平坦层1221直至暴露出所述掩膜层120。
参考图14和图15,在所述掩膜层120内进行第一次离子注入,形成第一分割段140,去除所述第二图形化结构122,所述第一分割段140位于相邻所述第一沟槽130之间。
本实施例中,向部分所述掩膜层120内注入离子,在所述掩膜层120内形成第一分割段140,利用离子注入改变部分所述掩膜层120的材料性质而形成第一分割段140,由于第一分割段140的形成是直接利用离子注入改变所述掩膜层120的材料性质而形成,因此所形成的第一分割段140具有很好的稳定性,在后续的工艺中不会出现剥落的现象。
本实施例中,第一次离子注入采用的离子为硼离子。
其他实施例中,第一次离子注入采用的离子还可以为砷离子。
本实施例中,所述第一分割段140的宽度为5-50纳米。当所述第一分割段140的宽度小于5纳米的时候,由于形成的所述第一分割段的宽度太小,导致所形成的第一分割段的抗电击的能力差,容易被击穿,同时当所述第一分割段的宽度太小,由于实验条件的局限性,会导致不能形成所述第一分割段;当所述第一分割段140的宽度大于50纳米的时候,形成的第一分割段的宽度太大,这样导致后续的工艺中,不利于形成集成度高的半导体器件。
本实施例中,采用化学试剂去除所述第二图形化结构122;其他实施例中,还可以采用灰化工艺去除所述第二图形化结构122。
图16至图18是本发明一实施例中形成保护层的结构示意图。
参考图16、图17和图18,在所述掩膜层120上、所述第一分割段140上及所述第一沟槽130侧壁及底部形成保护层150。
本实施例中,所述保护层150的材料为氧化硅;其他实施例中,所述保护层150的材料为氮化硅或者是氮氧化硅等。
本实施例中,所述保护层150的材料采用氧化硅,由于氧化硅具有很好的阻止杂质的扩散的性能,这样保证在后续的工艺过程中,能够保证形成的第一分割段140的材料和形貌不发生变化,同时还保护了形成好的第一沟槽130的尺寸不发生变化,利于保证图形化的可靠性。
本实施例中,采用原子层沉积方法在所述掩膜层120上、所述第一分割段140上及所述第一沟槽130侧壁及底部形成保护层150。
其他实施例中,还可以采用化学沉积等方法在所述掩膜层120上、所述第一分割段140上及所述第一沟槽130侧壁及底部形成保护层150。
本实施例中,采用原子层沉积方法在所述掩膜层120上、所述第一分割段140上及所述第一沟槽130侧壁及底部形成保护层150,利用原子层沉积方法形成的所述保护层150具有优异地均匀性和一致性,使得所述保护层150具有很好的阶梯覆盖能力,从而有效地实现对所述第一分割段的保护。
本实施例中,所述保护层150的厚度为2-50纳米;但所述保护层150的厚度小于2纳米时,由于所述形成的保护层150太薄,导致在后续的过程中所述保护层容易被剥离掉,产生破损,从而无法起到保护的作用;当所述保护层150的厚度大于50纳米时,由于所述形成的保护层150太厚,造成形成保护层150的时间较长,降低了生产效率,同时在后续的工艺中得不到很好的处理。
图19至图24是本发明一实施例中形成第二分割段的结构示意图。
在形成保护层之后,在所述第一沟槽内的第三图形化结构进行第二次离子注入,形成第二分割段,所述第二分割段贯穿所述第一沟槽。
参考图19和图20,在所述保护层150上形成第三图形化结构123。
本实施例中,所述第三图形化结构123包括:第三平坦层1231、位于第三平坦层1231上的第三底部反抗层1232和位于第三底部反抗层1232上的第三图形化光刻胶层1233。
所述第三图形化结构123的形成方法包括:在所述保护层上形成第三初始平坦层;在第三初始平坦层上形成第三初始底部反抗层;在部分所述第三初始底部反抗层上形成第三图形化光刻胶层1233;以所述第三图形化光刻胶层1233为掩膜,刻蚀第三初始底部反抗层、第三初始平坦层,形成所述第三底部反抗1232层和第三平坦层1231。
参考图21,以所述第三图形化光刻胶层1233为掩膜,刻蚀第三底部反抗层1232、第三平坦层1231直至暴露出所述保护层150。
本实施例中,在所述保护层150上形成所述第三平坦层1231后,采用化学机械研磨法平整化所述第三平坦层1231的表面,目的是使得所述第三平坦层1231的表面变得更加平整,保证刻蚀后图形的效果。
本实施例中,所述第三平坦层1231的材料与所述保护层150的材料不同,目的是在后续的过程中,保证在所述第一分割段140上形成的保护层150的完整性,如果所述第三平坦层1231的材料与所述保护层150的材料相同,就会导致在刻蚀的过程中,也将所述保护层150刻蚀掉,从而破坏了所述保护层150的完整性,使得所形成的第一分割段140暴露出来,影响所述第一分割段140的尺寸的稳定性;同时所述保护层150不能起到对杂质的一个屏蔽作用,导致了所述第一分割段140材料的不稳定。
本实施例中,所述第三平坦层1231的材料采用无定型硅,同时采用热丝化学气相沉积的方法在所述保护层150上形成所述第三平坦层1231;其他实施例中,所述第三平坦层1231还可以采用氮化硅、氮氧化硅或者氧化硅等。
参考图22,在所述第一沟槽130内第三平坦层1231进行第二次离子注入,形成第二分割段160。
参考图23和图24,所述第二分割段160贯穿所述第一沟槽130,形成所述第二分割段160后,去除所述第三图形化结构123、所述掩膜层120顶部以及所述第一沟槽130底部的保护层150。
本实施例中,第二次离子注入采用的离子为磷离子。
其他实施例中,第二次离子注入采用的离子还可为硫离子等。
本实施例中,所述第二分割段160的宽度为5-50纳米。当所述第二分割段160的宽度小于5纳米的时候,由于所形成的第二分割段的宽度太小,导致在后续的工艺抗电击的能力差,很容易被击穿,同时由于所形成的第二分割段的宽度太小,不易有效地形成质量好的第二分割段;当所述第二分割段160的宽度大于50纳米,由于形成的所述第二分割段的宽度较大,所以不利于形成集成度较高的半导体器件。
本实施例中,采用灰化的方法去除所述第三图形化结构123、所述掩膜层120顶部以及所述第一沟槽130底部的保护层150;其他实施例中,还可以采用化学试剂的方法去除所述第三图形化结构123、所述掩膜层120顶部以及所述第一沟槽130底部的保护层150。
图25至图32是本发明一实施例中形成的第二沟槽的结构示意图。
形成第二分割段之后,还包括:在所述掩膜层内形成第二沟槽,所述第二沟槽位于相邻所述第一沟槽之间,所述第一分割段贯穿所述第二沟槽。
参考图25和图26,形成第二分割段160后,还包括,在所述掩膜层120上、所述第二分割段160上、所述第一沟槽130的底部和第一沟槽130侧壁的保护层150上形成第四图形化结构124。
本实施例中,所述第四图形化结构124包括:第四平坦层1241、位于第四平坦层1241上的第四底部反抗层1242和位于第四底部反抗层1242上的第四图形化光刻胶层1243。
在所述掩膜层120上、所述第二分割段160上、所述第一沟槽130的底部和第一沟槽130侧壁的保护层150上形成第四平坦层1241,在第四平坦层1241上形成第四底部反抗层1242,在第四底部反抗层1242上形成第四图形化光刻胶层1243。
所述第四图形化结构124的形成方法包括:在所述保护层上形成第四初始平坦层;在第四初始平坦层上形成第四初始底部反抗层;在部分所述第四初始底部反抗层上形成第四图形化光刻胶层1243;以所述第四图形化光刻胶层1243为掩膜,刻蚀第四初始底部反抗层、第四初始平坦层,形成所述第四底部反抗层1242和第四平坦层1241。
参考图27和图28,以所述第四图形化光刻胶层1243为掩膜,刻蚀所述第四底部反抗层1242和所述第四平坦层1241,直至暴露出所述掩膜层120和所述第一沟槽130侧壁的保护层150,去除所述第四图形化光刻胶层1243和所述第四底部反抗层1242。
参考图29和图30,继续刻蚀所述掩膜层120,直至暴露出所述第一粘附层112,形成第二沟槽170。
参考图31和图32,去除所述第四平坦层1241,所述第二沟槽170位于相邻所述第一沟槽130之间。
本实施例中,采用湿法清洁法去除所述第四平坦层1241;其他实施例中还可以采用灰化去除所述第四平坦层1241。
图33至图34是本发明一种图形化结构。
参考图33和图34,以所述掩膜层120、所述第一沟槽130侧壁的保护层150、所述第二分割段160为掩膜,刻蚀所述第一粘附层112以及所述硬掩膜层111,直至暴露出所述第二粘附层113,去除所述掩膜层120、所述第一沟槽130侧壁的保护层150、所述第二分割段160。
本实施例中,采用常规的刻蚀手段将图形刻蚀到所述硬掩膜层111上。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种图形化方法,其特征在于,包括步骤:
提供基板;
在所述基板上形成掩膜层;
在所述掩膜层内形成若干个平行排列的第一沟槽;
在部分所述掩膜层内掺杂离子,以在所述掩膜层内形成第一分割段,所述第一分割段位于相邻所述第一沟槽之间,所述第一分割段的形成方法包括:在所述掩膜层、所述第一沟槽的底部和侧壁上形成第二图形化结构,以所述第二图形化结构为掩膜,在所述掩膜层内进行第一次离子注入,形成第一分割;
在所述掩膜层上、所述第一分割段上形成保护层。
2.如权利要求1所述图形化方法,其特征在于,所述第一沟槽的形成方法包括:在所述掩膜层上形成第一图形化结构,以所述第一图形化结构为掩膜,刻蚀所述掩膜层,直至暴露出所述基板。
3.如权利要求2所述图形化方法,其特征在于,所述第一图形化结构包括:第一平坦层、位于第一平坦层上的第一底部反抗层和位于第一底部反抗层上的第一图形化光刻胶层;所述第一图形化结构的形成方法包括:在所述掩膜层上形成第一初始平坦层;在第一初始平坦层上形成第一初始底部反抗层;在部分所述第一初始底部反抗层上形成第一图形化光刻胶层;以所述第一图形化光刻胶层为掩膜,刻蚀第一初始底部反抗层、第一初始平坦层,形成所述第一底部反抗层和第一平坦层。
4.如权利要求1所述图形化方法,其特征在于,第一次离子注入采用的离子为硼离子或者砷离子。
5.如权利要求1所述图形化方法,其特征在于,所述第二图形化结构包括:第二平坦层、位于第二平坦层上的第二底部反抗层和位于第二底部反抗层上的第二图形化光刻胶层;所述第二图形化结构的形成方法包括:在所述掩膜层、所述第一沟槽的底部和侧壁上形成第二初始平坦层;在第二初始平坦层上形成第二初始底部反抗层;在部分所述第二初始底部反抗层上形成第二图形化光刻胶层;以所述第二图形化光刻胶层为掩膜,刻蚀第二初始底部反抗层、第二初始平坦层,形成所述第二底部反抗层和第二平坦层。
6.如权利要求1所述图形化方法,其特征在于,在形成保护层之后,在所述第一沟槽内形成第二分割段,所述第二分割段贯穿所述第一沟槽。
7.如权利要求6所述图形化方法,其特征在于,形成第二分割段之后,还包括:在所述掩膜层内形成第二沟槽,所述第二沟槽位于相邻所述第一沟槽之间,所述第一分割段贯穿所述第二沟槽。
8.如权利要求6所述图形化方法,其特征在于,所述第二分割段的形成方法包括:在所述保护层上形成第三图形化结构,以所述第三图形化结构为掩膜,在所述第一沟槽内的第三图形化结构进行第二次离子注入,形成第二分割段。
9.如权利要求8所述图形化方法,其特征在于,所述第二次离子注入采用的离子为磷离子或者硫离子。
10.如权利要求8所述图形化方法,其特征在于,所述第三图形化结构包括:第三平坦层、位于第三平坦层上的第三底部反抗层和位于第三底部反抗层上的第三图形化光刻胶层,所述第三图形化结构的形成方法包括:在所述保护层上形成第三初始平坦层;在第三初始平坦层上形成第三初始底部反抗层;在部分所述第三初始底部反抗层上形成第三图形化光刻胶层;以所述第三图形化光刻胶层为掩膜,刻蚀第三初始底部反抗层、第三初始平坦层,形成所述第三底部反抗层和第三平坦层。
11.如权利要求7所述图形化方法,其特征在于,所述第二沟槽的形成方法包括:在所述掩膜层上、所述第二分割段上、所述第一沟槽的底部和第一沟槽侧壁的保护层上形成第四图形化结构,以所述第四图形化结构为掩膜,刻蚀所述掩膜层,直至暴露出所述基板。
12.如权利要求11所述图形化方法,其特征在于,所述第四图形化结构包括:第四平坦层、位于第四平坦层上的第四底部反抗层和位于第四底部反抗层上的第四图形化光刻胶层,所述第四图形化结构的形成方法包括:在所述保护层上形成第四初始平坦层;在第四初始平坦层上形成第四初始底部反抗层;在部分所述第四初始底部反抗层上形成第四图形化光刻胶层;以所述第四图形化光刻胶层为掩膜,刻蚀第四初始底部反抗层、第四初始平坦层,形成所述第四底部反抗层和第四平坦层。
13.如权利要求1所述图形化方法,其特征在于,所述第一分割段的宽度为5-50纳米。
14.如权利要求6所述图形化方法,其特征在于,所述第二分割段的宽度为5-50纳米。
15.如权利要求1所述图形化方法,其特征在于,所述保护层的材料为氧化硅或者氮化硅或者氮氧化硅。
16.如权利要求1所述图形化方法,其特征在于,所述保护层的厚度为2-50纳米。
17.如权利要求1所述图形化方法,其特征在于,所述保护层的形成方法有原子层沉积方法或者化学沉积方法。
18.一种采用权利要求1至17中任意一项方法形成的一种图形化结构。
CN201910155801.8A 2019-03-01 2019-03-01 图形化方法及图形化结构 Active CN111640654B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910155801.8A CN111640654B (zh) 2019-03-01 2019-03-01 图形化方法及图形化结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910155801.8A CN111640654B (zh) 2019-03-01 2019-03-01 图形化方法及图形化结构

Publications (2)

Publication Number Publication Date
CN111640654A CN111640654A (zh) 2020-09-08
CN111640654B true CN111640654B (zh) 2023-07-14

Family

ID=72332652

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910155801.8A Active CN111640654B (zh) 2019-03-01 2019-03-01 图形化方法及图形化结构

Country Status (1)

Country Link
CN (1) CN111640654B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN105719956A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
WO2018222915A1 (en) * 2017-05-31 2018-12-06 The Regents Of The University Of California Two-dimensional patterning of integrated circuit layer by tilted ion implantation
CN109148272A (zh) * 2017-06-16 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN105719956A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
WO2018222915A1 (en) * 2017-05-31 2018-12-06 The Regents Of The University Of California Two-dimensional patterning of integrated circuit layer by tilted ion implantation
CN109148272A (zh) * 2017-06-16 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN111640654A (zh) 2020-09-08

Similar Documents

Publication Publication Date Title
US11348788B2 (en) Methods for device fabrication using pitch reduction
KR100921588B1 (ko) 포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는패턴들
TWI356446B (en) Methods to reduce the critical dimension of semico
TWI381424B (zh) 利用具有插入區之間隔遮罩的三倍頻方法
EP1789997A2 (en) Method for integrated circuit fabrication using pitch multiplication
KR20110055912A (ko) 반도체 소자의 콘택홀 형성방법
CN111640656B (zh) 半导体器件及其形成方法
CN110021518B (zh) 自对准双重图案方法
CN111834203B (zh) 半导体器件及其形成方法
CN111640658B (zh) 半导体器件及其形成方法
US11664234B2 (en) Semiconductor structure and fabrication method thereof
CN111640659B (zh) 半导体器件及其形成方法
CN111668093B (zh) 半导体器件及其形成方法
CN111640654B (zh) 图形化方法及图形化结构
CN112053947B (zh) 图形化方法及其形成的半导体器件
CN111640667B (zh) 半导体器件及其形成方法
CN111640665B (zh) 半导体器件及其形成方法
CN111640666B (zh) 半导体器件及其形成方法
CN111986989B (zh) 半导体结构及其形成方法
CN112992784A (zh) 半导体结构及其形成方法
CN111668155B (zh) 图形化方法及其形成的半导体器件
CN111668156B (zh) 图形化方法及其形成的半导体器件
CN111952170A (zh) 半导体器件及其形成方法
KR20070074757A (ko) 반도체 소자의 제조 방법
CN111640668A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant