KR20170045950A - 반도체 장치의 제조방법 및 반도체 공정 챔버의 세정방법 - Google Patents

반도체 장치의 제조방법 및 반도체 공정 챔버의 세정방법 Download PDF

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Abstract

본 발명은 반도체 공정에서 사용되는 공정 챔버(Chamber)를 세정하는 과정이 포함된 반도체 장치의 제조방법과 반도체 공정 공정 챔버의 세정방법에 관한 것으로서, 탄소계 희생막 패턴을 갖는 기판을 공정 챔버에 도입하는 단계;상기 기판에 마스크 물질막을 형성하는 단계;상기 기판을 상기 공정 챔버에서 반출하는 단계; 및 상기 공정 챔버 내부에 형성된 탄소계 물질막을 적어도 부분적으로 제거하는 단계를 포함하는 반도체 장치의 제조방법을 이용하면 향후 공정 품질이 향상되어 반도체 수율이 향상되는 효과가 있다.

Description

반도체 장치의 제조방법 및 반도체 공정 챔버의 세정방법{Fabrication method of a semiconductor device and cleaning method of processing chamber in semiconductor device}
본 발명은 반도체 장치의 제조방법과 반도체 공정 챔버의 세정방법에 관한 것으로서, 더욱 구체적으로는 공정 품질이 향상되어 반도체 수율을 상승시킬 수 있는 방법에 관한 것이다.
DPT(double patterning technology) 및 QPT(quarter patterning technology)공정은 산화막의 원자층 증착(atomic layer deposition, ALD) 공정이 복수로 존재한다. 공정간 상호 간섭으로 인해, 제조되는 제품의 품질이 저하되는 경우가 있으며 이에 대한 개선이 요구된다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 공정 품질이 향상되어 반도체 수율을 상승시킬 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 공정 품질이 향상되어 반도체 수율을 상승시킬 수 있는 반도체 공정 챔버의 세정방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 탄소계 희생막 패턴을 갖는 기판을 공정 챔버에 도입하는 단계; 상기 기판에 마스크 물질막을 형성하는 단계; 상기 기판을 상기 공정 챔버에서 반출하는 단계; 및 상기 공정 챔버 내부에 형성된 탄소계 물질막을 적어도 부분적으로 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이 때, 상기 마스크 물질막은 실리콘산화물, 실리콘질화물, 실리콘 산질화물, 또는 이들의 조합으로 구성될 수 있다.
또, 상기 탄소계 희생막 패턴은 SOH(spin on hardmask) 또는 비정질 탄소층(amorphous carbon layer, ACL)으로 만들어질 수 있다.
또, 상기 공정 챔버 내부에 형성된 탄소계 물질막은 상기 기판의 탄소계 희생막으로 인해 생성될 수 있다.
일부 실시예들에 있어서, 상기 희생막은 라인 앤 스페이스(line and space) 패턴이고, 상기 희생막의 라인 패턴 사이의 간격은 상기 희생막의 라인 패턴의 폭의 3배일 수 있다.
이 때, 상기 제거하는 단계는 상기 공정 챔버 내부에 산소 기체를 공급하고 고주파 전원(radio frequency, RF)을 가하여 상기 탄소계 물질막을 제거하는 단계를 포함할 수 있다.
또, 상기 제거하는 단계는 상기 공정 챔버의 외부에서 만들어진 산소 플라스마를 상기 공정 챔버 내부에 공급하여 상기 탄소계 물질막을 제거하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 기판을 도입하는 단계, 상기 물질막을 형성하는 단계 및 상기 기판을 반출하는 단계를 포함하는 증착 사이클이 복수회 수행되고 그 이후에 상기 탄소계 물질막을 제거하는 단계가 수행될 수 있다.
본 발명은 상기 두 번째 과제를 이루기 위하여, 반도체 공정 챔버 내부의 실리콘 산화물을 제거하는 단계; 반도체 공정 챔버 내부의 유기물을 제거하는 단계; 및 상기 제거 과정에서 발생한 불순물들을 배출하기 위하여 퍼지(purge)하는 단계를 포함하는 반도체 공정 챔버의 세정방법을 제공한다.
일부 실시예들에 있어서, 상기 실리콘 산화물은 삼불화질소(NF3)를 이용하여 제거될 수 있다.
특히, 상기 유기물은 산소 플라스마를 이용하여 제거될 수 있다. 또, 상기 산소 플라스마는 상기 공정 챔버 내부에 산소 기체를 공급하고 고주파 전원을 가하여 생성될 수 있다. 또, 상기 산소 플라스마는 상기 공정 챔버 외부에서 생성되어 상기 공정 챔버 내부에 공급될 수 있다.
또, 상기 공정 챔버는 기판에 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 원자층 증착시키기 위한 공정 챔버일 수 있다.
일부 실시예들에 있어서, 상기 퍼지하는 단계 이후에 공정 챔버 내부를 실리콘 산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합으로 코팅하는 단계를 더 포함할 수 있다.
본 발명의 반도체 장치의 제조방법 및 반도체 공정 챔버의 세정방법을 이용하면 공정의 품질이 향상되어 반도체 수율을 상승시킬 수 있는 효과가 있다.
도 1은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치의 제조 방법의 흐름도이다.
도 2a는 본 발명의 일 실시예에서 사용되는 공정 챔버의 평면도이다.
도 2b는 본 발명의 일 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 2a의 II-II' 선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예들에 따른 반도체 소자를 제조하기 위한 패터닝 방법을 순서에 따라 나타낸 측단면도들이다.
도 4는 탄소계 희생막 패턴으로부터 방출된 탄소계 물질이 공정 챔버 내부에 흡착된 상태를 도시한 공정 챔버 내부의 단면도이다.
도 5는 본 발명에서 희생막의 라인 패턴의 폭과 희생막의 라인 패턴 사이의 간격을 도시한 기판의 단면도이다.
도 6은 본 발명에서 공정 챔버 내부에 형성된 탄소계 물질막을 제거하기 위해 공정 챔버 내부에 산소기체와 고주파 전원을 가하는 단계를 도시한 공정 챔버 내부의 단면도이다.
도 7은 본 발명에서 공정 챔버 내부에 형성된 탄소계 물질막을 제거하기 위해 공정 챔버 외부에서 만들어진 산소 플라스마를 공정 챔버 내부에 공급하는 단계를 도시한 공정 챔버 내부의 단면도이다.
도 8은 공정 챔버 내부에 형성된 탄소계 물질막을 제거하는 단계를 추가하기 전후의 수율 변화를 나타낸 그래프이다.
도 9는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 공정 챔버의 세정 방법의 흐름도이다.
도 10은 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, 포함한다 또는 갖는다 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치의 제조 방법의 흐름도이다. 도 2a는 본 발명의 일 실시예에서 사용되는 공정 챔버의 평면도이다. 도 2b는 본 발명의 일 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 2a의 II-II' 선을 따라 자른 단면이다.
상기 공정 챔버(100)는 상기 공정 챔버(100)에 도입된 기판(200)이 안착되는 서셉터(110), 상기 공정 챔버(100) 내부로 소스가 유입되는 소스 공급구(130), 세정을 위한 기체가 유입되는 세정가스 공급구(140), 유입된 기체들이 공정 챔버 내부에 고르게 분배시키는 분배판(120) 및 반응으로 인하여 발생된 기체를 외부로 방출시키는 배기구(150)를 포함할 수 있다.
공정의 원활한 진행을 위해 상기 공정 챔버(100)는 외부로부터 독립 공간을 형성할 수 있다. 상기 공정 챔버(100)에는 배기구(150)가 형성되며, 이 배기구에 진공 펌프가 연결될 수 있다. 진공 펌프의 동작에 의해 공정 챔버(100) 내부의 공기가 펌핑됨에 따라 상기 공정 챔버(100)내부가 저 진공 또는 고 진공의 상태로 유지될 수 있다.
도 1 및 도 2를 참조하면, 탄소계 희생막 패턴을 갖는 반도체 기판(200)이 상기 공정 챔버(100) 내부로 도입될 수 있다(S11). 상기 공정 챔버(100)에 상기 기판(200)이 도입되고 서셉터(110)에 안착될 수 있다.
상기 공정 챔버(100)는 기판이 전달되는 트랜스퍼 공정 챔버(transfer chamber)를 중심으로 하여 주변에서 클러스터 타입(cluster type)으로 다수 개가 전개(spread out)되면서 연결되도록 배치될 수 있다. 이와 같은 구조에서는 트랜스퍼 공정 챔버 내의 로봇이 상기 기판(200)을 상기 공정 챔버(100)로 전달 할 수 있다. 로봇에 의해 상기 공정 챔버(100) 내부로 상기 기판(200)이 전달되어 공정이 진행되도록 할 수 있으며, 이를 위해 상기 공정 챔버(100)의 일측에는 게이트가 형성될 수 있다.
상기 서셉터(110)에는 상기 기판(200)을 안착시키기 위한 안착부가 마련되며, 상기 기판(200)은 상기 서셉터(110)의 안착부에 안착할 수 있다. 상기 서셉터(110)는 상기 기판(200)을 지지하고, 공정이 진행되는 동안 상기 기판(200)을 고정할 수 있다. 일 예로 상기 서셉터(110)는 상기 기판(200)을 진공 방식으로 고정할 수 있다. 다른 예로 상기 서셉터(110)는 상기 기판(200)을 정전기 방식으로 고정할 수 있다.
상기 서셉터(110)는 플라스마를 형성하기 위한 두 개의 전극 중 다른 하나로 기능할 수 있다. 또한, 상기 서셉터(110)는 전자기 에너지를 흡수하고, 흡수된 에너지를 열로 변환시키는 물질로 이루어질 수 있다. 상기 서셉터(110)는 상하로 이동할 수 있으며, 회전 구동할 수도 있다.
상기 기판(200)의 한쪽 면은 서셉터(110)의 안착부와 접하고 다른 쪽 면은 공기중에 노출될 수 있다. 마스크 물질막을 증착하는 공정이 개시되면 마스크 물질막은 기판의 공기 중에 노출된 부분에 증착될 수 있다.
상기 기판(200)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(200)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 기판(200)은 SOI (Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판으로 이루어질 수 있다. 상기 기판(200)에는 예를 들면, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 장치 형성에 필요한 단위 소자들이 형성되어 있을 수 있다. 선택적으로, 상기 기판(200)은 SiO2 또는 기타 무기 산화물과 같은 절연체 기판, 유리 기판 등일 수 있다.
증착을 위한 소스가 소스 공급구(130)를 통해 상기 공정 챔버(100) 내부로 공급되고, 분배판(120)을 통해 상기 기판(200)에 분사되어 상기 기판(200)에 마스크 물질막이 형성될 수 있다(S13).
상기 마스크 물질막은 하부의 식각 대상막을 식각하기 위한 패턴을 형성하기 위한 것일 수 있다. 기판(200) 상에는 식각 대상막이 형성되어 있을 수 있다. 상기 기판(200)과 상기 식각 대상막은 동일한 물질로 이루어질 수도 있고, 상이한 물질로 이루어질 수도 있다. 상기 기판(200)과 상기 식각 대상막이 상이한 물질로 이루어지는 경우 서로 동일하거나 유사한 식각율을 가질 수도 있고 서로 상이한 식각율을 가질 수도 있다.
마스크 물질막이 형성되면, 상기 기판(200)은 상기 공정 챔버(100)에서 반출될 수 있다(S15). 로봇이 상기 공정 챔버(100) 일측의 게이트를 통하여 증착 공정이 완료된 기판(200)을 상기 공정 챔버(100)로부터 반출시킬 수 있다.
이후에 상기 공정 챔버(100) 내부에 형성된 탄소계 물질막을 적어도 부분적으로 제거하는 과정이 진행될 수 있다(S17). 상기 반도체 장치의 제조방법이 수행되고 난 후에는 반도체 공정 챔버의 세정방법이 수행될 수 있다.
도 3은 본 발명의 일 실시예들에 따른 반도체 소자를 제조하기 위한 패터닝 방법을 순서에 따라 나타낸 측단면도들이다. (a)는 공정 챔버(100)에 도입되기 전의 탄소계 희생막 패턴(210)을 갖는 기판(200)의 단면도이다. (b)는 상기 공정 챔버(100)에서 마스크 물질막(220)을 형성하는 단계를 도시한 기판(200)의 단면도이다. (c)는 상기 공정 챔버(100)에서 반출된 후 식각 공정을 통해 스페이서(220a)를 형성한 기판(200)의 단면도이다. (d)는 희생막 패턴(210)이 제거된 후의 기판(200)의 단면도이다. (e)는 상기 스페이서(220a)를 식각 마스크로서 이용하여 식각 대상막을 식각하여 패턴이 전사된 미세 패턴(230a)을 얻은 기판(200)의 단면도이다.
도 3(a)를 참조하면, 탄소계 희생막 패턴(210)을 갖는 기판(200)이 상기 공정 챔버(100)에 도입된 후에는 상기 희생막 패턴(210)으로부터 흄(fume)가 방출되어 상기 공정 챔버(100) 내부 곳곳에 확산될 수 있다. 이 때, 기판(200)의 상기 탄소계 희생막 패턴(210)은 SOH(spin on hardmask) 또는 비정질 탄소층(amorphous carbon layer, ACL)으로 만들어진 것일 수 있다. SOH 및 비정질 탄소층은 흄이 발생하기 때문에 쉽게 외부로 확산될 수 있다. 상기 탄소계 희생막 패턴(210)에 의한 흄의 주성분은 탄소일 수 있다.
상기 탄소계 희생막 패턴(210)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 즉, 탄소계 희생막을 식각 대상막(230) 위에 증착 시킨 후 상기 탄소계 물질막 위에 포토레지스트막을 형성하고 노광 마스크를 통하여 상기 포토레지스트막을 노광시킬 수 있다. 노광 시킨 뒤에 이를 현상함으로써 상기 탄소계 희생막 위에 포토 레지스트 패턴을 형성할 수 있다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 탄소계 희생막을 이방성 식각함으로써 상기 탄소계 희생막 패턴(210)을 얻을 수 있다. 이어서, 상기 탄소계 희생막 패턴(210)의 상부에 존재하는 포토레지스트 패턴은 애슁(ashing) 등의 방법에 의하여 용이하게 제거가 가능하다.
상기 탄소계 희생막, 특히 SOH 재질의 탄소계 희생막은, 유기 화합물을 스핀 코팅(spin coating) 공정 또는 다른 증착 공정을 통해 도포하여 유기 화합물 층을 형성한 후, 적어도 1회의 베이크(bake) 공정을 수행하여 형성될 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 또한, 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 좀더 구체적으로 설명하면, 먼저, 상기 유기 화합물을 스핀 코팅 등을 통해 도포하여 식각 대상막(230) 상에 상기 유기 화합물층을 형성할 수 있다. 다음, 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유층을 형성할 수 있다. 상기 1차 베이크는 약 60초 동안 행해질 수 있다. 그 후, 상기 탄소함유층을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시켜 SOH 재질의 탄소계 희생막을 형성할 수 있다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유층을 2차 베이크 공정에 의해 경화시켜, SOH 재질의 탄소계 희생막(210)을 형성함으로써, 탄소계 희생막(210) 상에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 진행하여도 증착 공정 중에 탄소계 희생막에 악영향이 미치지 않을 수 있다. SOH 재질의 탄소계 희생막은 애슁(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있다. 한편, 탄소계 희생막은 SOH 재질 대신 ACL(amorphous carbon layer) 재질로 형성될 수도 있다. ACL 재질 역시 탄소를 다량 함유하고 있어 SOH 재질과 유사한 특성을 가질 수 있다. 그러나 상기 탄소계 희생막 패턴(210)은 SOH 또는 비정질 탄소층으로 만들어진 것에 한정되는 것은 아니며, 상기 SOH 재질의 탄소계 희생막 생성 공정은 하나의 예시일 뿐 상기 공정에 한정되는 것은 아니다.
도 3(b)를 참조하면, 상기 공정 챔버(100) 내부에서 상기 탄소계 희생막 패턴(210)의 측벽과 상부에 마스크 물질막(220)을 균일한 두께로 형성할 수 있다. 상기 마스크 물질막(220)은 노출된 식각 대상막(230)의 표면도 균일한 두께로 덮는다. 상기 마스크 물질막(220)은 상기 탄소계 희생막 패턴(210) 및 상기 식각 대상막(230)과 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다. 일 예로, 상기 마스크 물질막은 실리콘산화물, 실리콘질화물, 실리콘산질화물일 수 있다.
상기 공정 챔버(100)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합으로 구성된 것을 원자층 증착(atomic layer deposition, ALD)시키기 위한 공정 챔버일 수 있다.
이하에서 설명될 본 실시예에 따른 원자층 증착 공정 챔버를 통한 증착 공정은 다음과 같은 사이클로 진행될 수 있다.
1 단계에서는 원자층 증착 장치의 공정 챔버 내부에 증착 시키고자 하는 물질의 전구체를 공급하면, 상기 전구체는 기판의 표면과 화학 흡착한다. 이러한 화학 흡착 반응을 통해 상기 전구체에 의한 원자층이 기판 표면에 증착 되고 나면 과잉의 전구체가 공급되더라도 더 이상의 유착이 진행되지 않는다. 2 단계에서는 상기 전구체가 더 이상 반응되지 않는 상태에서 불활성 기체를 사용하여 과잉의 전구체를 공정 챔버의 외부로 제거한다. 3 단계에서는 공정 챔버 내부에서 반응물이 완전히 제거되고 나면 상기 전구체와 반응하여 모노 레이어의 물질막을 형성할 수 있는 반응물을 공정 챔버 내부에 공급한다. 공급된 반응물은 기판의 표면과 화학 흡착된 상기 전구체와 화학 흡착 반응한다. 이러한 화학 흡착 반응을 통해 반응물에 의한 원자층이 상기 전구체 상에 증착 되고 나면 과잉의 반응물이 공급되더라도 더 이상의 유착이 진행되지 않는다. 4 단계에서는 반응물이 더 이상 반응되지 않는 상태에서 불활성 기체를 사용하여 과잉의 반응물을 공정 챔버의 외부로 제거한다.
만약, 반응물B에 의한 원자층 상에 추가적인 반응물에 의한 원자층을 더 증착하는 경우에는 전술한 방법을 그대로 따른다.
상기 1 단계 내지 4 단계의 과정을 한 사이클이라 부르며, 이러한 사이클을 반복함으로써, 기판 상에 원하는 두께의 원자층 박막을 증착 시킬 수 있다. 앞서 기술한 것처럼 기판 상에 원하는 두께의 원자층 박막을 성장시키려면 자기 제한적 반응에 의한 화학 흡착반응이 정상적으로 이루어져야 한다.
도 3(c)를 참조하면, 상기 마스크 물질막(220)을 이방성 식각하여 상기 탄소계 희생막 패턴(210)의 측벽에 스페이서(220a)를 형성한다. 상기 스페이서(220a)를 형성하기 위하여 상기 이방성 식각은 상기 식각 대상막(230)의 표면이 노출될 때까지 계속될 수 있다. 식각 공정은 상기 공정 챔버(100)에서 이루어질 수 있으나 이에 한정되는 것은 아니다.
도 3(d)를 참조하면, 상기 스페이서(220a) 및 식각 대상막(230)의 식각이 억제되는 조건 하에서 상기 기판(200)으로부터 상기 탄소계 희생막 패턴(210)을 제거할 수 있다. 이 때, 상기 탄소계 희생막 패턴(210)이 탄소 함유 물질로 이루어 졌으므로 애슁 등의 방법으로 용이하게 제거 가능하다. 그 결과 상기 식각 대상막(230) 위에 상기 스페이서(220a)가 남아있게 된다.
도 3(e)를 참조하면, 상기 스페이서(220a)를 식각 마스크로 하여 상기 식각 대상막(230)을 식각하고 미세 패턴(230a)를 얻을 수 있다. 상기 식각 대상막(230)이 도전성 물질인 경우 도전 패턴을 얻을 수 있다. 그러나, 선택적으로(alternatively), 상기 식각 대상막(230)이 추가적인 하드 마스크 물질막이라면 새로운 하드 마스크 패턴을 얻을 수 있으며 이 새로운 하드 마스크 패턴을 이용하여 하층막을 추가적으로 식각할 수 있다. 예를 들면, 도 3에 기재한 방법을 이용할 수도 있다. 당 기술분야에서 통상의 지식을 가진 자는 도 3에 기재한 방법을 이용하여 반도체 기판 상에 다양한 폭을 갖는 복수의 트렌치를 형성하고 상기 트렌치 내에 절연 물질을 매립함으로써 활성 영역을 정의할 수 있을 것이다.
도 4는 탄소계 희생막 패턴(210)으로부터 방출된 탄소계 물질이 공정 챔버(100) 내부에 흡착된 상태를 개념적으로 도시한 상기 공정 챔버(100) 내부의 단면도이다. 도 4에서 표시된 탄소(C)는 탄소계 물질들을 의미하는 것으로 탄소 그 자체만을 의미하는 것은 아니다.
탄소계 희생막 패턴(210)으로부터 방출된 탄소는 기판이 상기 공정 챔버(100) 외부로 방출되고 난 후에 상기 공정 챔버의 벽면 및 서셉터(110)에 흡착되어 상기 공정 챔버(100) 내부에 탄소계 물질막을 국부적으로(locally) 형성할 수 있다. 즉, 상기 공정 챔버 내부에 형성된 탄소계 물질막은 상기 기판의 탄소계 희생막(210)으로부터 유래한 물질막일 수 있다.
상기 반도체 장치의 제조방법에 있어서 상기 공정 챔버에 기판을 도입하는 단계, 상기 물질막을 형성하는 단계 및 상기 기판을 반출하는 단계를 포함하는 증착 사이클이 복수회 수행된 이후에 상기 탄소계 물질막을 제거하는 단계가 수행될 수 있다. 상기 반도체 장치의 제조과정마다 상기 공정 챔버 내부의 탄소계 물질막이 형성되는 정도가 다를 수 있다. 따라서 상기 탄소계 물질막이 형성되는 정도에 따라 상기 증착 사이클의 횟수를 조절할 수 있으며 상기 증착 사이클이 복수회 수행된 이후 상기 탄소계 물질막을 제거하는 단계가 수행될 수 있다.
이 때, 상기 탄소계 물질막은 상기 공정 챔버(100)에 탄소계 물질로 모두 덮이는 것을 의미하는 것은 아니며, 상기 공정 챔버(100)의 일부분에 탄소계 물질이 흡착되는 것을 포함하는 것이다.
상기 서셉터(110)에 상기 공정 챔버(100)로 반입된 기판(200)이 안착되면, 상기 서셉터(110)에 흡착되어 있던 상기 탄소계 물질막이 상기 기판(200)에 흡착될 수 있다. 상기 탄소계 물질막이 뒷면에 흡착된 상기 기판(200)이 상기 공정 챔버(100) 외부로 반출된 후에는 포토 공정이 수행될 수 있다. 이 때, 상기 기판(200) 뒷면의 탄소계 물질막으로 인해 광학계에서 디포커스(defocus)가 유발되어 수율의 감소를 야기시킬 수 있다.
도 5는 탄소계 희생막(210)의 라인 패턴의 폭(a) 및 희생막(210)의 라인 패턴 사이의 간격(b)을 도시한 기판의 단면도이다. 상기 희생막(210)은 라인 앤 스페이스 패턴이고, 상기 희생막(210)의 라인 패턴 사이의 간격(b)은 상기 희생막(210)의 라인 패턴의 폭(a)의 3배일 수 있다. 이는 DPT(double patterning technology) 및 QPT(quarter patterning technology)공정에서 CD(critical dimension)가 균등하기 위한 조건을 의미하는 것이다. DPT 및 QPT 공정은 마스크 물질막을 생성하는 단계를 복수회 거치게 되므로 공정 챔버 내부에 흄에 의한 탄소계 물질막이 형성될 가능성이 높다. 또한, 내부에 탄소계 물질막이 형성된 상기 공정 챔버가 복수회 사용되므로 상기 공정 챔버 내부로 도입된 기판(200)의 뒷면에 탄소계 물질막이 흡착될 가능성이 높다. 따라서 탄소계 물질막을 적어도 부분적으로 제거하는 단계가 필요할 수 있다.
도 6은 공정 챔버(100) 내부에 형성된 탄소계 물질막을 제거하기 위해 상기 공정 챔버 내부(100)에 산소 기체와 고주파 전원(radio frequency, RF)을 가하는 단계를 도시한 공정 챔버 내부의 단면도이다. 도 7은 공정 챔버(100) 내부에 형성된 탄소계 물질막을 제거하기 위해 공정 챔버(100) 외부에서 만들어진 산소 플라스마를 공정 챔버(100)의 내부로 공급하는 단계를 도시한 공정 챔버 내부의 단면도이다.
도 6을 참조하면, 상기 공정 챔버(100) 내부에 세정가스 공급구(140)를 통하여 산소기체를 공급하고 고주파전원 포트(160)를 통해 서셉터(110)와 분배판(120)에 고주파전원을 가할 수 있다. 상기 공정 챔버(100) 내부에는 서로 대항하고 평행하게 연장되는 한 쌍의 도전성 평판 전극들이 제공될 수 있다. 상기 한 쌍의 도전성 평판 전극들 중에 어나 하나에 고주파 전원을 인가하고 나머지 하나의 전극을 전지 접지함으로써 상기 한 쌍의 도전성 평판 전극들 사이에 플라스마가 여기 될 수 있다. 상기 플라스마 생성 공정은 약 0.5초 내지 약 3초 동안 수행될 수 있으나, 상기 공정 챔버(100)의 크기 및 형상 또는 상기 고주파 전원의 파워 등에 의해 변경될 수 있다.
상기 고주파 전원에 의해 산소 플라스마가 생성되면 활성산소(O radical)는 상기 공정 챔버(100) 내부의 특히, 서셉터(110)의 상부 표면의 탄소계 물질막과 결합하여 산화탄소를 형성할 수 있다. 상기 산화 탄소는 배기구(150)를 통해 상기 공정 챔버(100)의 외부로 배출될 수 있다. 따라서 상기 공정 챔버(100) 내부의 탄소계 물질막이 제거될 수 있다. 이 때, 상기 산화탄소는 일산화탄소, 이산화탄소 등을 포함할 수 있다.
도 7을 참조하면, 상기 공정 챔버(100) 외부에서 산소 플라스마를 생성시킨 후, 상기 공정 챔버(100) 내부로 상기 산소 플라스마를 공급하여 상기 공정 챔버 내부의 탄소계 물질막을 제거할 수 있다. 이와 같이 외부에서 플라스마를 생성시키는 리모트 플라스마 방식에 따르는 경우에는 상기 탄소계 물질막의 제거 효율이 떨어질 수 있다. 그러나 리모트 플라즈마 방식에 따라 형성된 플라스마를 사용하면 상기 공정 챔버(100)의 손상이 방지될 수 있다. 이 때, 도 7에 제시된 플라스마 생성기(300)는 공정 챔버 외부에서 활성산소(O radical)을 생성하는 방법 중 하나의 예시일 뿐 이를 한정하는 것은 아니다. 산소 플라스마에 의해 상기 탄소계 물질막이 제거되는 과정은 상기 도 6의 설명한 바와 동일하다.
이하, 구체적인 제조예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 제조예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
<제조예>
공정 챔버 내부에 형성된 탄소계 물질막을 제거하기 위하여 상기 공정 챔버 내부에 고주파 전원을 400W로 가하였고, 산소의 가스 플로는 500Sccm, 압력은 2.0Torr(공정 챔버 내부의 압력은 1.8 Torr)으로 공급하였다.
공정 챔버 내부에 형성된 탄소계 물질막을 제거하는 단계가 포함되지 않은 비교예와 상기 제조예에 따른 수율 변화를 도 8에 도시하였다. 상기 공정 챔버 내부의 탄소계 물질막이 전부 또는 적어도 일부 제거되면, 서셉터에 흡착되어 있던 탄소들도 전부 또는 적어도 일부 제거될 수 있다. 새로운 기판이 다시 상기 공정 챔버에 도입되고 상기 서셉터와 접촉되어도 상기 기판의 뒷면에 탄소계 물질의 흡착이 방지되거나 적게 흡착될 수 있다. 따라서 포토 공정에서의 정확도가 향상되어 수율이 증가할 수 있다.
도 8을 참조하면, 공정 챔버 내부에 형성된 탄소계 물질막을 제거하는 단계를 추가한 이후(T 시간 이후) 수율이 평균적으로 증가한 것을 알 수 있다. 또한 수율이 급격히 낮은 기판이 생산되는 횟수도 시간이 지남에 따라 감소한 것을 알 수 있다. 본 발명을 수행한 경우에는 수행하지 않은 경우와 비교하여 평균적으로 0.9%의 수율이 증가하는 결과가 도출되었다.
도 9는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 공정 챔버의 세정 방법의 흐름도이다.
도 9을 참조하면, 반도체 공정 챔버 내부의 실리콘산화물을 제거할 수 있다(S21). 상기 실리콘산화물은 삼불화질소(NF3)를 이용하여 제거될 수 있다.
상기 삼불화질소는 세정가스 공급구를 통해 상기 공정 챔버 내부로 공급되고, 분배판을 통해 공정 챔버 내부에 분사될 수 있다. 이 때, 상기 공정 챔버 내부의 고주파전원 포트를 통해 서셉터와 분배판에 고주파전원을 가할 수 있다. 고주파 전원을 통하여 생성된 플라스마를 이용해서 삼불화질소 가스를 활성화 할 수 있다. 상기 공정 챔버 내부의 실리콘산화물 및 활성화된 불소의 산화 환원 반응으로 상기 공정 챔버 내부의 실리콘산화물이 제거되도록 할 수 있다.
또한, 불소의 라디컬(radical) 또는 이온을 공정 챔버 내부로 유입시켜 공정 챔버 내부의 실리콘산화물과 반응으로 세정되도록 할 수도 있다. 상기 불소의 라디컬과 공정 챔버 내부의 실리콘산화물이 반응하여 휘발성의 사플루오르화규소(SiF4) 가스와 산소 가스 등을 형성할 수 있다. 그러나, 상기 실리콘산화물을 제거하기 위해 사용되는 기체가 삼불화질소에 한정되는 것은 아니며 다른 기체와 혼합된 상태일 수 있다.
반도체 공정 챔버 내부의 유기물을 제거할 수 있다(S23). 상기 유기물은 산소 플라스마를 이용하여 제거될 수 있다.
상기 산소 플라스마는 공정 챔버 내부에 산소 기체를 공급하고 고주파 전원을 가하여 생성될 수 있다. 또한 상기 산소 플라스마는 상기 공정 챔버 외부에서 생성되어 상기 공정 챔버 내부에 공급될 수 있다. 외부에서 플라스마를 생성시키는 리모트 플라스마 방식에 따르는 경우에는 상기 탄소계 물질막의 제거 효율이 떨어질 수 있으나 상기 공정 챔버의 손상이 방지될 수 있다.
고주파 전원에 의해 산소 플라스마가 생성되면 활성산소(O radical)는 상기 공정 챔버 내부의 유기물과 결합하여 산화탄소를 형성할 수 있다. 상기 산화 탄소는 배기구를 통해 상기 공정 챔버 외부로 배출될 수 있고, 상기 공정 챔버 내부의 유기물이 제거될 수 있다. 상기 산화탄소는 일산화탄소, 이산화탄소 등을 포함할 수 있다.
상기 공정 챔버 내부의 실리콘산화물을 제거하는 단계 및 상기 공정 챔버 내부의 유기물을 제거하는 과정에서 발생한 불순물을 퍼지(purge)하는 단계가 진행될 수 있다(S25). 상기 퍼지하는 단계에서는 실리콘산화물을 제거하는 과정에서 발생한 플루오르화 규소(SiFx) 및 유기물을 제거하는 과정에서 발생한 산화탄소(COx) 등이 공정 챔버의 배기구를 통하여 배출될 수 있다. 상기 퍼지하는 단계는 적어도 약 0.5초 내지 약 2초 동안 수행될 수 있으나 상기 공정 챔버의 크기 및 펌프의 성능 등에 따라 변경될 수 있다.
상기 공정 챔버에서는 상기 기판에 유전체 물질 등을 증착하는 박막 증착 공정, 감광성 물질을 사용하여 이들 박막 중 선택된 영역을 노출 또는 은폐시키는 포토리소그래피 공정, 선택된 영역의 박막을 제거하여 목적하는 대로 패터닝하는 식각 공정 등이 수행될 수 있다.
이 때, 상기 퍼지하는 단계 이후에 추가적으로 공정 챔버 내부를 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합으로 코팅하는 단계가 포함될 수 있다(S27). 이는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합으로 이루어진 마스크 물질막을 형성하기 좋은 환경을 상기 공정 챔버 내부에 만들어주기 위한 과정이다. 다만, 반드시 상기 코팅하는 과정이 포함되어야 하는 것은 아니다.
따라서, 상기 반도체 공정 챔버의 세정 방법에 이용되는 공정 챔버는 기판에 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 원자층 증착시키기 위한 공정 챔버일 수 있다.
상기 반도체 공정 챔버의 세정 방법이 수행되고 난 후에는 새로운 기판이 공정 챔버 내부로 반입되고, 상기 반도체 장치의 제조방법이 수행될 수 있다. 즉, 도 9의 S27 단계 이 후에는 도 1의 S11 단계가 수행될 수 있다. 더불어, 상기 반도체 장치의 제조방법이 수행되고 난 후에는 상기 반도체 공정 챔버의 세정방법이 다시 수행될 수 있다. 즉, 도 1의 S17 단계 이 후에는 도 9의 S21 단계가 수행될 수 있다.
도 10은 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(50)을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 반도체 소자의 메모리 시스템(50)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비할 수 있다.
상기 메모리 콘트롤러(memory controller)(20)는 호스트(host)(10)와 플래시 메모리(flash memory)(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(buffer memory)(22)를 포함할 수 있다. 도시하지는 않았으나, 상기 메모리 콘트롤러(20)는 CPU(central processing unit), ROM(read only memory), RAM(random access memory) 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(decoder)(34), 페이지 버퍼(page buffer)(36), 비트라인 선택회로(bit line selection circuit)(38), 데이터 버퍼(data buffer)(42), 및 제어 유닛(control unit)(44)을 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령(write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령(read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ... , WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1개의 워드 라인(WL0, WL1, ... , WLn)을 선택하거나, 비트 라인(BL0, BL1, ... , BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ... , BLm)을 통해 셀 어레이(32)와 연결된다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
10: 호스트 20: 메모리 콘트롤러
22: 버퍼 메모리 30: 플래시 메모리
32: 셀 어레이 34: 디코더
36: 페이지 버퍼 38: 비트라인 선택회로
42: 데이터 버퍼 44: 제어 유닛
50: 메모리 시스템 100: 공정 챔버(chamber)
110: 서셉터(susceptor) 120: 분배판(distributor plate)
130: 소스 공급구 140: 세정가스 공급구
150: 배기구 160: 고주파 전원 포트
200: 기판 210: 탄소계 희생막 패턴
220: 마스크 물질막 220a: 스페이서
230: 식각 대상막 230a: 미세 패턴
300: 플라스마 생성기

Claims (10)

  1. 탄소계 희생막 패턴을 갖는 기판을 공정 챔버에 도입하는 단계;
    상기 기판에 마스크 물질막을 형성하는 단계;
    상기 기판을 상기 공정 챔버에서 반출하는 단계; 및
    상기 공정 챔버 내부에 형성된 탄소계 물질막을 적어도 부분적으로 제거하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 마스크 물질막은 실리콘산화물, 실리콘질화물, 실리콘 산질화물, 또는 이들의 조합으로 구성된 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1 항에 있어서,
    상기 탄소계 희생막 패턴은 SOH(spin on hardmask) 또는 비정질 탄소층(amorphous carbon layer, ACL)으로 만들어진 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1 항에 있어서,
    상기 제거하는 단계는 상기 공정 챔버 내부에 산소 기체를 공급하고 고주파 전원(radio frequency, RF)을 가하여 상기 탄소계 물질막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1 항에 있어서,
    상기 제거하는 단계는 상기 공정 챔버의 외부에서 만들어진 산소 플라스마를 상기 공정 챔버 내부에 공급하여 상기 탄소계 물질막을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1 항에 있어서,
    상기 기판을 도입하는 단계, 상기 물질막을 형성하는 단계 및 상기 기판을 반출하는 단계를 포함하는 증착 사이클이 복수회 수행되고 그 이후에 상기 탄소계 물질막을 제거하는 단계가 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 반도체 공정 챔버 내부의 실리콘 산화물을 제거하는 단계;
    반도체 공정 챔버 내부의 유기물을 제거하는 단계; 및
    상기 제거 과정에서 발생한 불순물들을 배출하기 위하여 퍼지(purge)하는 단계;
    를 포함하는 반도체 공정 챔버의 세정방법.
  8. 제7 항에 있어서,
    상기 유기물을 제거하는 단계는 상기 공정 챔버 내부에 산소 기체를 공급하고 고주파 전원을 가하여 유기물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 공정 챔버의 세정방법.
  9. 제7 항에 있어서,
    상기 유기물을 제거하는 단계는 상기 공정 챔버 외부에서 생성된 산소 플라스마를 상기 공정 챔버 내부에 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 공정 챔버의 세정방법.
  10. 제9 항에 있어서,
    상기 공정 챔버는 기판에 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 원자층 증착(atomic layer deposition, ALD)시키기 위한 공정 챔버인 것을 특징으로 하는 반도체 공정 챔버의 세정방법.
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