KR100945928B1 - 스페이서를 이용한 반도체 소자의 패턴 형성방법 - Google Patents

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Abstract

본 발명의 스페이서를 이용한 반도체 소자의 패턴 형성방법은, 패턴 대상막 위에 탄소계 희생막 패턴을 형성하는 단계; 탄소계 희생막 패턴 상에 어닐링을 수행하여 탄소계 희생막 패턴 내의 결함 소스를 외부로 배출시켜 제거하는 단계; 결함 소스가 제거된 탄소계 희생막 패턴 측벽에 스페이서막을 형성하는 단계; 탄소계 희생막 패턴을 제거하는 단계; 및 스페이서막을 식각마스크로 한 식각으로 패턴 대상막의 노출부분을 제거하여 상기 스페이서막에 의해 한정되는 피치의 패턴을 형성하는 단계를 포함한다.
비정질 카본막, 아웃개싱, 어닐링

Description

스페이서를 이용한 반도체 소자의 패턴 형성방법{Method for fabricating pattern in semiconductor device using spacer}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 스페이서를 이용한 반도체 소자의 패턴 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 축소됨에 따라, 반도체 소자를 구성하는 회로 패턴의 크기 또한 감소되고 있다. 이에 따라 일반적으로 패턴 형성방법으로 적용하고 있는 리소그라피 공정으로 고집적화된 미세한 크기의 패턴을 형성하기가 어려워지고 있다. 예를 들어, 리소그라피 공정을 이용하여 라인 패턴을 형성하는 경우, 반도체 기판 상에 패턴 대상막을 형성하고, 패턴 대상막 위에 라인 패턴을 정의하는 레지스트막 패턴을 형성한다. 여기서 레지스트막 패턴은 리소그라피 공정을 이용하여 형성하고 있다. 그런데 반도체 소자의 디자인 룰이 작아지면서 라인 패턴을 정의하는 레지스트막 패턴의 두께 또한 점점 얇아지고 있다. 그리고 이 레지스트막 패턴을 식각마스크로 패턴 대상막을 식각하여 라인 패턴을 형성하는데, 레지스트막 패턴의 두께가 얇으면 식각 공정을 완료하기 전에 레지스트막 패턴이 모두 없어지면서 식각이 불가능하게 되는 문제가 발생 하게 된다.
따라서 최근에는 리소그라피 공정의 한계를 넘는 미세 패턴을 형성하기 위한 방법 가운데 하나로 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)이 있다. 스페이서 패터닝 기술은 스페이서 형태의 마스크막 패턴을 형성한 후, 이 스페이서를 식각마스크로 한 식각으로 미세 패턴을 형성할 수 있는 기술이다. 스페이서 패터닝 기술을 적용할 경우, 스페이서의 두께 및 간격에 의해 각각 패턴의 폭과 피치(pitch)가 결정되며, 이에 따라, 스페이서의 두께 및 폭을 정밀하게 제어함으로써 미세 패턴을 형성할 수 있다. 그러나 반도체 소자의 디자인 룰이 감소할수록 희생막의 두께를 점점 두껍게 형성해야 원하는 식각 공정을 완수할 수 있는데, 레지스트막 패턴의 얇은 두께로는 두꺼워지는 희생막 또한 식각하기가 어려워지고 있다.
본 발명의 실시예에 따른 스페이서를 이용한 반도체 소자의 패턴 형성방법은, 패턴 대상막 위에 탄소계 희생막 패턴을 형성하는 단계; 상기 탄소계 희생막 패턴 상에 어닐링을 수행하여 상기 탄소계 희생막 패턴 내의 결함 소스를 외부로 배출시켜 제거하는 단계; 상기 결함 소스가 제거된 상기 탄소계 희생막 패턴 측벽에 스페이서막을 형성하는 단계; 상기 탄소계 희생막 패턴을 제거하는 단계; 및 상기 스페이서막을 식각마스크로 한 식각으로 상기 패턴 대상막의 노출부분을 제거하여 상기 스페이서막에 의해 한정되는 피치의 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 탄소계 희생막 패턴을 형성하기 전에, 상기 패턴 대상막 위에 희생막, 하드마스크막 및 식각 완충막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 희생막은 비정질 카본막으로 형성하고, 상기 하드마스크막은 실리콘옥시나이트라이드막으로 형성하며, 상기 식각 완충막은 폴리실리콘막으로 형성할 수 있다.
상기 어닐링을 수행하는 단계는, 상기 탄소계 희생막 패턴이 형성된 반도체 기판을 열처리 장치 내에 로딩시키는 단계; 및 상기 열처리 장치 내에 질소 가스 또는 아르곤 가스를 공급하면서 500℃ 내지 800℃의 온도에서 어닐링을 수행하는 단계를 포함하며, 상기 어닐링은 퍼니스에서 보트 로테이션으로 0.5Torr 이하의 진공 상태에서 30분 내지 1시간 동안 진행하는 것이 바람직하다.
상기 스페이서막은 나이트라이드막 또는 폴리실리콘막으로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 10은 본 발명의 실시예에 따른 스페이서를 이용한 반도체 소자의 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 11 내지 도 13은 탄소계 결함 물질에 의해 유발된 결함을 설명하기 위해 나타내보인 도면들이다. 그리고 도 14는 열탈착분석기(TDS)를 이용하여 박막표면을 분석한 그래프이다.
도 1을 참조하면, 반도체 기판(100) 상에 패턴 대상막(105)을 형성한다. 패턴 대상막(105)은 반도체 소자를 구성하는 도전층으로 형성할 수 있다. 예를 들어 플래시 메모리소자의 경우, 패턴 대상막(105)은 메모리 셀 트랜지스터의 컨트롤 게이트용 도전층과 선택 트랜지스터의 게이트 도전층이 될 수 있다. 또한, 패턴 대상막(105) 하부에는 층간절연막이 형성되며, 그 하부에는 셀 트랜지스터의 터널링층과, 선택 트랜지스터의 게이트절연막이 형성되어 있음은 당연하다. 이 패턴 대상막(105)은 단일막 또는 두층 이상의 다층막으로 형성할 수 있다. 다음에 패턴 대상막(105) 위에 제1 희생막(110) 및 제1 하드마스크막(115)을 형성한다. 반도체 소자의 디자인 룰이 작아지면서 레지스트막을 이용하여 미세한 크기의 패턴을 형성하기가 어려워졌다. 이에 하드마스크 공정을 도입하여 적용하고 있으나, 소자의 크기가 더욱 작아짐에 따라 레지스트막을 이용하여 하드마스크막을 패터닝하는 방법 또한 어려운 실정이다. 이에 따라 스페이서 형태의 마스크막 패턴을 형성한 후, 이 스페이서를 식각마스크로 한 식각으로 미세 패턴을 형성할 수 있는 스페이서 패터닝 기술(SPT)이 제안되어 적용하고 있다. 이 스페이서 패터닝 기술에서 제1 희생막(110)은 이후 진행할 식각공정에서 패턴 대상막(105)을 보호하기 위한 것이다. 이러한 제1 희생막(110)은 저온인 550℃ 이하의 온도에서 탄소(C)계 물질막, 예를 들어 비정질 카본(amorphous carbon)막으로 형성할 수 있다. 다음에 제1 희생막(110) 위에 이후 진행할 식각 공정에서 제1 희생막(110)을 식각하는 마스크 역할을 하는 제1 하드마스크막(115)을 형성한다. 여기서 제1 하드마스크막(115)은 실리콘옥시나이트라이드(SiON)막으로 형성할 수 있다. 그리고 제1 하드마스크막(115) 위에 식각 완충막(120)을 형성한다. 식각 완충막(120)은 이후 진행할 식각 공정에서 식각 속도를 조절하는 역할을 하며, 폴리실리콘막으로 형성할 수 있다.
도 2를 참조하면, 식각 완충막(120) 위에 제2 희생막(125) 및 제2 하드마스크막(130)을 형성한다. 제2 희생막(125)은 이후 스페이서 패터닝 기술에서 타겟 패턴이 형성될 부분을 정의한다. 이러한 제2 희생막(125)은 탄소(C)계 물질막, 예컨대 비정질 카본막을 2000Å 내지 5000Å의 두께로 형성한다. 여기서 제2 희생막(125)은 저온, 예를 들어 550℃ 이하의 온도에서 증착한다. 다음에 제2 희생막(125) 위에 상대적으로 얇은 두께, 예를 들어 많아야 450Å 내지 550Å의 두께로 제2 하드마스크막(130)을 형성한다. 여기서 제2 하드마스크막(130)은 제2 희생막(125)을 패터닝하기 위한 식각 공정에서 식각마스크 역할을 하기 위한 것으로, 실리콘옥시나이트라이드(SiON)막으로 형성할 수 있다. 다음에 제2 하드마스크막(130) 위에 반사방지막(135)을 형성한다. 반사방지막(135)은 이후 패턴 대상막(105)을 패터닝하기 위한 노광 공정에서 빛의 반사를 방지하는 역할을 한다. 다음에 반사방지막(135) 위에 레지스트막패턴(140)을 형성한다. 레지스트막패턴(140)은 반사방지막(135) 위에 레지스트막을 형성하고, 레지스트막 상에 노광 공정 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 형성할 수 있다.
도 3을 참조하면, 레지스트막 패턴(140)을 식각마스크로 반사방지막(135) 및 제2 하드마스크막(130)의 노출 부분을 식각하여 반사방지막패턴(145) 및 제2 하드마스크막패턴(150)을 형성한다. 제2 하드마스크막패턴(150)은 하부의 제2 희생막(125)을 선택적으로 노출시킨다. 다음에 레지스트막패턴(140)을 애슁 공정을 진행하여 제거한다. 여기서 반사방지막패턴(145)은 레지스트막패턴(140)을 제거하는 과정에서 함께 제거된다.
도 4를 참조하면, 제2 하드마스크막패턴(150)을 식각마스크로 제2 희생막(125)의 노출 부분을 식각하여 제2 희생막패턴(155)을 형성한다. 다음에 제2 하드마스크막패턴(150)을 제거한다. 한편, 스페이서 패터닝 기술으로 패턴을 형성하는 과정에서 600℃ 이상의 고온 열처리가 진행되고 있다. 그런데 제1 및 제2 희생막을 비정질 카본막으로 형성하는 경우, 550℃ 이하의 온도에서 형성되기 때문에 후속의 고온 열처리 과정에서 아웃 개싱(out-gassing)에 따른 문제가 발생할 수 있다. 예를 들어, 제2 희생막패턴을 형성한 다음, 제2 희생막패턴 측면에 스페이서를 형성하는 과정에서 고온의 열처리를 진행하면 탄소계 물질막으로 이루어진 제2 희생막패턴 내의 탄소(C) 성분이 배출됨에 따라 도 11 내지 도 13에 도시한 바와 같이, 오염(contamination) 및 파티클(particle)이 발생하여 웨이퍼에 불량이 발생하거나(도 11 및 도 12 참조), 비정질 카본막이 접촉면으로부터 떨어지는 리프팅(lifting) 결함(A, 도 13 참조)이 발생할 수 있다. 이러한 불량은 반도체 소자 불량으로 이어져 소자의 특성을 저하시킬 수 있으므로, 불량 요인을 제거하는 방법이 요구된다.
도 5를 참조하면, 반도체 기판(100) 상에 어닐링을 수행하여 제2 희생막패턴(155)을 큐어링시킨다. 구체적으로, 제2 희생막패턴(155)이 형성된 반도체 기판(100)을 열처리장치 내에 로딩시킨다. 여기서 열처리장치는 퍼니스(furnace)를 이용하며, 많은 양의 웨이퍼를 큐어링 시키기 위해 보트 로테이션(boat rotation)을 적용한다. 보트 로테이션은 다량의 웨이퍼를 장착한 보트를 퍼니스에 로딩시킨 다음, 보트를 소정 방향으로 이동하면서 열처리를 진행하는 방법이다. 다음에 퍼니스 내에 질소(N2) 가스 또는 아르곤(Ar) 가스를 공급하면서 500℃ 내지 800℃의 온도에서 30분 내지 1시간 동안 어닐링을 수행한다. 여기서 어닐링에 의한 아웃개싱의 효율을 높이기 위해 0.5Torr 이하의 진공 큐어링(vacuum curing)을 수행한다. 이와 같이, 500℃ 내지 800℃의 고온에서 어닐링을 수행하면, 탄소계 물질막, 즉, 비정질 카본막으로부터 메탄(CH4) 가스가 배출된다.
열탈착분석기(TDS; Thermal desorption spectroscopy)를 이용하여 박막의 아웃개싱(out-gassing)을 분석한 그래프를 나타내도인 도 14를 참조하면, 비정질 카 본막의 아웃개싱은 550℃의 온도에서 급격하게 발생하는 것을 확인할 수 있다. 특히 비정질 카본막의 아웃개싱은 600℃ 내지 700℃의 온도에서 가장 활발하게 일어난다. 여기서 열탈착분석기(TDS; Thermal desorption spectroscopy)를 이용한 분석은 고체표면에 이온 상태로 흡착되어 있던 기체들이 표면 온도 변화에 따라 탈착되는 가스들의 질량 스펙트럼(mass spectrum)을 측정함으로써 표면 상태를 분석하는 방법이다. 이때, 비정질 카본막과 나이트라이드막의 아웃개싱 정도는 수분 또는 수소(H2O/H) 분자의 경우에는 비정질 카본막이 1오더(X10) 높게 나타나고, 탄소(C)계 분자의 경우에는 2 오더(X20) 높게 나타난다. 이와 같이, 질소(N2) 가스 또는 아르곤(Ar) 가스를 공급하면서 500℃ 내지 800℃의 온도에서 30분 내지 1시간 동안 어닐링을 수행하여, 결함의 원인이 되는 비정질 카본막 내의 탄소 성분을 미리 외부로 배출시킨다.
도 6을 참조하면, 큐어링시킨 제2 희생막패턴(155) 상에 스페이서 물질막(160)을 증착한다. 스페이서 물질막(160)은 나이트라이드막 또는 폴리실리콘막으로 형성할 수 있다. 여기서 스페이서 물질막(160)을 형성하는 과정에서 고온의 열처리가 가해질 수 있다. 그러나 도 5에서 제시한 바와 같이, 제2 희생막패턴(155) 내의 결함 원인물질을 미리 외부로 배출시켜 제거하였으므로, 리프팅 결함이 발생하는 것을 방지할 수 있다.
도 7을 참조하면, 스페이서 물질막(160)을 식각하여 제2 희생막패턴(155) 양 측벽에 스페이서막(165)을 형성한다. 구체적으로, 스페이서 물질막(160) 상에 대한 식각을 진행하여 식각 완충막(120) 표면 위와 제2 희생막패턴(155) 상부의 스페이서 물질막(160)을 제거한다. 그러면 제2 희생막패턴(155)의 측벽에 스페이서막(165)이 형성된다. 스페이서막(165)은 에치백(etch back)을 이용하여 형성할 수 있지만, 이에 한정되는 것은 아니다.
도 8을 참조하면, 습식식각을 수행하여 제2 희생막패턴(155, 도 7참조)을 제거한다. 그러면 스페이서막(165)의 직선 프로파일 측면이 노출된다. 이때, 제2 희생막패턴(155)은 식각 완충막(120)과 식각률 차이를 갖고 있으므로, 제2 희생막패턴(155)만 선택적으로 제거할 수 있다.
도 9를 참조하면, 스페이서막(165)을 식각마스크로 노출 부분을 식각하여 식각 완충막패턴(175), 제1 하드마스크막패턴(180) 및 제1 희생막패턴(185)을 형성한다. 이러한 식각 완충막패턴(175), 제1 하드마스크막패턴(180) 및 제1 희생막패턴(185)에 의해 패턴 대상막(105)이 선택적으로 노출된다. 여기서 식각 완충막패턴(175), 제1 하드마스크막패턴(180) 및 제1 희생막패턴(185)의 선폭(c)은 후속 형성하고자 하는 미세 패턴의 선폭과 대등한 선폭으로 형성할 수 있다. 그리고 스페이서막(165)은 제거한다.
도 10을 참조하면, 식각 완충막패턴(175), 제1 하드마스크막패턴(180) 및 제1 희생막패턴(185)을 식각 마스크로 패턴 대상막(105)의 노출부분을 식각하여 타겟 패턴(190)을 형성한다. 여기서 타겟 패턴(190)의 선폭은 식각 완충막패턴(175), 제1 하드마스크막패턴(180) 및 제1 희생막패턴(185)의 선폭과 대등한 선폭으로 형성 한다.
본 발명에 따른 스페이서를 이용한 반도체 소자의 패턴 형성방법은, 희생막을 탄소(C)계 물질막으로 형성하는 경우, 희생막을 형성한 다음 고온의 열처리를 진행하여 탄소계 물질막 내의 결함 원인 물질을 미리 외부로 배출시킴으로써 오염, 파티클 및 리프팅 결함의 원인을 근본적으로 방지할 수 있다. 또한, 스페이서를 이용하여 타겟 패턴을 형성함으로써 보다 미세한 선폭을 갖는 패턴을 형성할 수 있다.
도 1 내지 도 10은 본 발명의 실시예에 따른 스페이서를 이용한 반도체 소자의 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 11 내지 도 13은 탄소계 결함 물질에 의해 유발된 결함을 설명하기 위해 나타내보인 도면들이다.
도 14는 열탈착분석기(TDS)를 이용하여 박막표면을 분석한 그래프이다.

Claims (7)

  1. 패턴 대상막 위에 탄소계 희생막 패턴을 형성하는 단계;
    상기 탄소계 희생막 패턴 상에 상기 탄소계 희생막 패턴 내의 탄소 이온이 탈착되는 온도에서 어닐링을 수행하여 상기 탄소계 희생막 패턴 내의 탄소 이온을 상기 탄소계 희생막 패턴 외부로 배출시켜 제거하는 단계;
    상기 탄소 이온이 제거된 상기 탄소계 희생막 패턴 측벽에 스페이서막을 형성하는 단계;
    상기 탄소계 희생막 패턴을 제거하는 단계; 및
    상기 스페이서막을 식각마스크로 한 식각으로 상기 패턴 대상막의 노출부분을 식각하여 상기 스페이서막에 의해 한정되는 피치의 패턴을 형성하는 단계를 포함하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  2. 제1항에 있어서,
    상기 탄소계 희생막 패턴을 형성하기 전에, 상기 패턴 대상막 위에 희생막, 하드마스크막 및 식각 완충막을 형성하는 단계를 더 포함하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  3. 제2항에 있어서,
    상기 희생막은 비정질 카본막으로 형성하고, 상기 하드마스크막은 실리콘옥시나이트라이드막으로 형성하며, 상기 식각 완충막은 폴리실리콘막으로 형성하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  4. 제1항에 있어서, 상기 어닐링을 수행하는 단계는,
    상기 탄소계 희생막 패턴이 형성된 반도체 기판을 열처리 장치 내에 로딩시키는 단계; 및
    상기 열처리 장치 내에 질소 가스 또는 아르곤 가스를 공급하면서 500℃ 내지 800℃의 온도에서 어닐링을 수행하는 단계를 포함하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  5. 제4항에 있어서,
    상기 어닐링은 퍼니스에서 보트 로테이션으로 진행하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  6. 제1항에 있어서,
    상기 어닐링은 0.5Torr 이하의 진공 상태에서 30분 내지 1시간 동안 진행하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
  7. 제1항에 있어서,
    상기 스페이서막은 나이트라이드막 또는 폴리실리콘막으로 형성하는 스페이서를 이용한 반도체 소자의 패턴 형성방법.
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