JP2000243831A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JP2000243831A
JP2000243831A JP11040335A JP4033599A JP2000243831A JP 2000243831 A JP2000243831 A JP 2000243831A JP 11040335 A JP11040335 A JP 11040335A JP 4033599 A JP4033599 A JP 4033599A JP 2000243831 A JP2000243831 A JP 2000243831A
Authority
JP
Japan
Prior art keywords
layer
organic resin
semiconductor device
insulating film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11040335A
Other languages
English (en)
Inventor
Masakazu Muroyama
雅和 室山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP11040335A priority Critical patent/JP2000243831A/ja
Priority to US09/504,814 priority patent/US6580155B1/en
Priority to KR1020000007444A priority patent/KR20000058072A/ko
Publication of JP2000243831A publication Critical patent/JP2000243831A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED

Abstract

(57)【要約】 【課題】 有機樹脂系低誘電率絶縁膜による層間絶縁層
が用いられる場合、における特性の低下、信頼性の低下
を改善する。 【解決手段】 基体1上に、下層導電層11と上層導電
層12とが層間絶縁層20を介して形成された半導体装
置であって、層間絶縁層20が、下層導電層11上に形
成された有機樹脂層21と、この有機樹脂層21上に形
成されたSi含有量が特定された1層以上の高耐水性絶
縁膜22のとの積層構造とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法、特に層間絶縁層を介して少なくとも2層の導
電層、例えば配線層が積層された構成を有する半導体集
積回路装置等の半導体装置とその製造方法に係わる。
【0002】
【従来の技術】半導体装置の小型化に伴う各部の微細
化、いわゆるデバイスルールの微細化により、配線間の
間隔が狭められる。例えば下層配線における隣り合う配
線間の間隔が狭められることによって、この隣り合う配
線間に入り込んで形成される上層配線との間に介在させ
る層間絶縁層に起因する寄生容量が問題となる。すなわ
ち、この寄生容量による動作遅延等の問題が重要視され
る。そこで、この層間絶縁層を構成する絶縁材料として
低誘電率絶縁材料の検討の必要性が高まっている。
【0003】例えば図9に要部の概略断面図を示すよう
に、半導体集積回路装置において、半導体基体1上に、
2層以上、例えば下層導電層11と上層導電層12とが
層間絶縁層2を介して積層された構造とされる。図示の
例では、基体1上に形成されたSiO2 等より成る絶縁
層3上に、例えば金属層、多結晶半導体層等による所要
のパターンの下層導電層11例えば下層配線が形成さ
れ、この上に、層間絶縁層2を介して、同様に例えば金
属層、多結晶半導体層等による所要のパターンの上層導
電層12例えば上層配線が形成される。
【0004】上層導電層12と、下層導電層11との、
互いの電気的接続は、下層導電層11の上層導電層12
との接続部上において層間絶縁層2に開口した接続孔2
cいわゆるビアホール(via hole)内に、タングステン
W等を埋め込んだ導電層4を介して行われる。
【0005】このような半導体装置において、上述した
ように小型化に伴って例えば下層導電層11のパターン
間の間隔dが狭められると、これら間の寄生容量が問題
となる。この寄生容量の低減化を図るには、此処に介在
される層間絶縁層2として比誘電率ができるだけ小さい
ものを用いることが要求される。
【0006】この低誘電率絶縁層としては、現在まで、
TEOS(テトラ・エチル・オルソ・シリケート)に弗
素源としてC2 6 またはNF3 を添加した原料を用い
てSiOF膜を用いることが提案されている(第25回
SSDM ’93p.161および第40回応用物理学
会関係連合講演会予稿集1a−ZV−9)。しかしなが
ら、この場合、導入する弗素含有量の増加に伴って膜質
が劣化し、これによって著しく耐湿性が低下することが
報告されている。
【0007】これに対して、膜質の安定化を目的にして
弗素が原料ガス構造中に含有するSiF4 /O2 系ガス
を用いてSiOF膜を形成する検討がなされている(第
40回応用物理学会関係連合講演会予稿集31p−ZV
−1)。しかし、この方法によって得たSiOF膜の比
誘電率は、吸湿性の点から、3.8程度が限界とされて
いる。
【0008】一方、3.8以下の比誘電率を目標とし
て、有機樹脂系の層間絶縁層材料の提案がなされてい
る。例えば有機樹脂系の低誘電率絶縁膜は、これまで
に、例えば2量体の原料ガスの熱分解反応と熱重合反応
を併用して低誘電率絶縁膜を成膜する方法が提案されて
いる。この方法により形成した有機系樹脂層の比誘電率
は、2.3程度という低い値を示す(1996年 VLSI
/ULSI MULTI LEVEL INTERCONNECTION CONFERENCE p.
207)。その他の例としては、回転塗布法による材料
の例えばポリアリルエーテル等がある。
【0009】ところで、上述したように、層間絶縁層を
介して少なくとも2層の導電層、例えば配線層が積層さ
れた構成を有する、いわゆる多層配線構造の半導体装置
を製造する場合、その層間絶縁層に、これを挟んで上下
に配置された下層配線層および上層配線層(すなわち下
層導電層および上層導電層)間を、所要部において相互
に接続するために、層間絶縁層に、接続孔の開口作業が
行われる。この接続孔の開口は、通常フォトレジスト層
をエッチングマスクとするエッチングによって行うが、
層間絶縁層として上述した有機樹脂系低誘電率絶縁膜を
用いる場合、この有機樹脂系低誘電率絶縁膜と感光性樹
脂によるフォトレジスト層とはエッチングの選択性が低
いことから、フォトレジスト層を、直接、エッチングマ
スクとして用いることができない。
【0010】そこで、このような有機樹脂系低誘電率絶
縁膜を層間絶縁層とする場合、これに対する上述した接
続孔等の開口のエッチングは、この有機樹脂系低誘電率
絶縁膜上に、これに対するエッチングマスクを構成す
る、いわゆるハードマスク層を形成するという方法が採
られる。
【0011】その一例を図10を参照して説明するが、
図10において図9と対応する部分には同一符号を付し
て重複説明を省略する。先ず、図10Aに示すように、
下層導電層11上に形成された有機樹脂系低誘電率絶縁
膜による層間絶縁層2上に、例えばSiO2 によるハー
ドマスク層5を被着する。そして、このハードマスク層
5に対するパターンエッチングを行う。このために、ハ
ードマスク層5上に、フォトレジスト層6を塗布し、こ
れに対してフォトリソグラフィによって、すなわち所要
のパターンの露光および現像を行って、前述した層間絶
縁層2に対する接続孔2cを形成する部分上に、開口6
Wを形成する。
【0012】図10Bに示すように、フォトレジスト層
6をエッチングマスクとして、その開口6Wを通じて露
呈したハードマスク層5に対するエッチングを行い、開
口6W下に開口5Wを形成する。
【0013】その後、図10Cに示すように、開口6W
および5Wを通じて外部に露呈した層間絶縁層2に対す
るエッチングを行って、目的とする接続孔2cを開口す
る。このとき、フォトレジスト層6と有機樹脂系低誘電
率絶縁膜による層間絶縁層2とのエッチングの選択性は
低いが、層間絶縁層2上に有機樹脂系低誘電率絶縁膜と
エッチングの選択性が高いSiO2 が形成されているこ
とから、層間絶縁層2に対する接続孔2cを形成するこ
とができる。
【0014】そして、このようにして形成した接続孔2
c内に、図9で説明したように、タングステンW等によ
る埋込み導電層4を充填する。
【0015】
【発明が解決しようとする課題】ところが、上述した有
機樹脂系低誘電率絶縁膜による層間絶縁層が用いられる
場合、特性の低下、信頼性の低下を来すという問題が生
じる。すなわち、上述したように、例えば接続孔の穿設
すなわち開口に当たってハードマスクとして用いられる
SiO2 をCVD(Chemical Vapor Deposition) 法によ
って成膜するが、このSiO2 の形成においては、通
常、原料ガスのシランと酸素とは、その流量比を、1:
2程度とされる。このとき、O2 ラジカルが生じること
によって、有機樹脂系低誘電率絶縁膜表面のカーボンが
除去されて、密度の低下を来し、表面が変質して耐湿性
が劣化し、内部に水分が拡散し易くなり、この水分の拡
散によって誘電率が高くなるという不都合が生じる。ま
た同時に、この有機樹脂系低誘電率絶縁膜すなわち層間
絶縁層に機械的強度の低下を来す。また、この水分の拡
散により、上述した接続孔内への埋込み導電層の埋込み
強度が低下し、コンタクト抵抗の低下や、剥離を発生す
る。本発明は、このような問題の解決を図るものであ
る。
【0016】
【課題を解決するための手段】本発明による半導体装置
は、基体上に、下層導電層と上層導電層とが層間絶縁層
を介して形成された半導体装置であって、層間絶縁層
が、下層導電層上に形成された有機樹脂層と、この有機
樹脂層上に形成された1層以上の高耐水性絶縁膜との積
層構造とする。
【0017】また、本発明による半導体装置の製造方法
は、基体上に下層導電層と、上層導電層とが層間絶縁層
を介して形成された半導体装置の製造方法であって、層
間絶縁層の形成工程が、下層導電層上に有機樹脂層を成
膜する工程と、この有機樹脂層上に1層以上の高耐水性
絶縁膜を成膜する工程とを採って目的とする半導体装置
を製造する。
【0018】ここで、下層導電層、上層導電層とは2層
の導電層のみを具備する場合を限定して指称するもので
はなく、2層以上の多層構造においても、層間絶縁層を
介して相対的に上層位置、および下層位置にある導電層
例えば配線層を指称するものである。
【0019】上述したように、本発明による半導体装置
においては、その層間絶縁層を、有機樹脂層上に高耐水
性絶縁膜を積層した構造としてこの有機樹脂層を低誘電
率絶縁膜によって構成することによって寄生容量の低減
化を図り、この上に高耐水性絶縁膜を積層することによ
って、この有機樹脂層に、他の絶縁膜等を形成した場合
における水分や酸素の拡散を防止し、例えば半導体装置
の製造プロセス工程での樹脂組成物の熱分解や、酸化反
応を抑制する。
【0020】
【発明の実施の形態】本発明による半導体装置は、層間
絶縁層を、下層導電層上に形成された有機樹脂層と、こ
の有機樹脂層上に形成された1層以上の高耐水性絶縁膜
との積層構造とする。
【0021】有機樹脂層は、絶縁性を有し、比誘電率ε
がε≦3、例えばε=2.8のポリアリールエーテルに
よって構成することができる。その他、弗化ポリイミ
ド、ポリパラキシレン、ポリイミド、ポリキノリン、ポ
リアミド等によって構成することができる。
【0022】高耐水性絶縁膜は、シリコン酸化膜、シリ
コン酸窒化膜、シリコン窒化膜等の高耐水性無機絶縁膜
によって構成する。この高耐水性絶縁膜は、単層構造も
しくは多層に重ねて積層した構造とすることができる。
【0023】有機樹脂層に接する高耐水性絶縁膜として
は、SiO2 よりSi含有率が高いSi含有率が35a
t(原子)%以上のシリコン酸化膜、あるいはSi含有
率が30at%以上のシリコン酸窒化膜、またはシリコ
ン窒化膜のいずれか、好ましくは酸素を含まないSiN
により形成することが好ましい。
【0024】この高耐水性絶縁膜がシリコン酸化膜によ
る場合は、そのSi含有量が上述したように、35at
(原子)%以上の例えば35at%〜75at%、好ま
しくは40at%〜60at%とする。これは、40a
t%、特に35at%未満では、このシリコン酸化膜の
耐水性が不十分となること、また60at%特に75a
t%を越えるとき多結晶シリコン層の特性もしくはこれ
に近くなって膜質すなわち耐水性に問題が生じることに
よる。
【0025】また高耐水性絶縁膜をシリコン酸窒化膜よ
り構成する場合は、上述したようにSi含有量は30原
子%以上、例えば30at%〜70at%、好ましくは
35at%〜55at%とする。この場合、窒素(N)
が含有されていることにより、Si含有量は、シリコン
酸化膜に比し、低い含有量で、耐水効果が得られる。
【0026】また、高耐水性絶縁膜は、その全体の膜厚
が、10nm〜500nm、好ましくは50nm〜40
0nmに選定することが望まれる。これは、10nm未
満では、耐水性に関する信頼性に問題が生じて来るこ
と、500nmを超えると、層間絶縁層全体の厚さが大
きくなって上層導電層と下層導電層の接続を行う接続孔
のアスペクト比(深さ/孔径)が大きくなり、正確な接
続孔の形成や、この接続孔内に埋込み導電層の充填の信
頼性が低下することに因る。
【0027】上述したように、高耐水性絶縁膜は、単層
もしくは多層構造とすることができるが、有機樹脂層に
接した配置される高耐水性絶縁膜は、酸素を含まないシ
リコン窒化膜、あるいは酸素含有量が小さくまた緻密性
にすぐれたシリコン酸窒化膜を配置することが好まし
い。すなわち、高耐水性絶縁膜を例えば2層構造とする
ときは、例えば下層にシリコン窒化膜を形成し、この上
に上述のシリコン酸化膜もしくはシリコン酸窒化膜を積
層した構成、あるいは例えば下層にシリコン酸窒化膜を
形成し、この上に上述のシリコン酸化膜を形成する。
【0028】図1は、本発明による半導体装置の一実施
形態の一例の要部の概略断面図を示すが、本発明装置
は、この例に限られるものではない。この実施形態にお
いては、層間絶縁層を構成する高耐水性絶縁膜を単層構
造とした場合である。そして、この例においては、基体
1例えば半導体基体上に、例えば下層導電層11と上層
導電層12とが、層間絶縁層20を介して積層した構造
とした場合である。図示の例では、例えばシリコン半導
体基体1上に形成されたSiO2 等より成る表面絶縁層
3上に、例えば金属層、多結晶半導体層等による所要の
パターンの下層導電層11による例えば下層配線が形成
され、この上に、層間絶縁層20を介して、同様に例え
ば金属層、多結晶半導体層等による所要のパターンの上
層導電層12による例えば上層配線が形成される。
【0029】上層導電層12と下層導電層11との互い
の電気的接続は、層間絶縁層20に開口した接続孔20
cいわゆるビアホール内に、埋め込まれた埋込み導電層
4を介して行われる構成とした場合である。この埋込み
導電層4は、接続孔20c内に例えばTa,Ti等の下
地金属層41を形成し、この上に、W等の埋込み金属層
42を埋込んだ構成とすることができる。
【0030】層間絶縁層20は、上述した有機樹脂層2
1上に高耐水性絶縁膜22が積層された構成とする。高
耐水性絶縁膜22は、例えば厚さ100nmの、Si含
有量が35at%以上の例えば42at%のシリコン酸
化膜によって構成する。この高耐水性絶縁膜22は、シ
リコン酸化膜に限られるものではなく、例えば上述した
シリコン酸窒化膜、シリコン窒化膜によって構成するこ
とができる。
【0031】次に、本発明による半導体装置の他の実施
形態を説明する。図2は、その一例の要部の概略断面図
であるが、この実施形態においても、この例に限られる
ものではない。この実施形態においては、層間絶縁層を
構成する高耐水性絶縁膜を2層構造とした場合である。
この例においては、層間絶縁層20の構成以外は、図1
に示した例と同様の構成とした場合で、図2において、
図1と対応する部分には同一符号を付して重複説明を省
略する。
【0032】この例においては、層間絶縁層20を、上
述した有機樹脂層21上に第1および第2の高耐水性絶
縁膜22aおよび22bよりなる高耐水性絶縁膜22が
積層された構成とした。これら第1および第2の高耐水
性絶縁膜22aおよび22bは、上述したそれぞれSi
含有量の高いシリコン酸化物(以下SiOと記す)、あ
るいはシリコン酸窒化物(以下SiONと記す)、また
はシリコン窒化物(以下SiNと記す)の組み合わせに
よって構成することができるが、上述したように下層
に、酸素を含まないSiNもしくは酸素含有が小で緻密
性に富んだSiONによって構成することが好ましい。
例えば第1の高耐水性絶縁膜22aをSiNによって構
成し、第2の高耐水性絶縁膜22bをSiOによって構
成する。
【0033】上述した例えば図1および図2に示した本
発明装置においては、その層間絶縁層20として、低誘
電率の有機樹脂層21を用いるものの、その上に高耐水
性絶縁膜22を形成したことにより、上述した有機樹脂
層へのの酸化種の水分や酸素の拡散を効果的に回避でき
た。
【0034】すなわち、高耐水性絶縁膜22において、
例えば少なくともその1層を、シリコン含有率の高いS
iO膜で構成したことにより、膜中のシリコンと水素の
結合量が高められ、これによってSiO中の含水分量が
低減化されること、更にこのSiO膜が耐透水性にすぐ
れていることよって有機樹脂層21への酸化種の水分や
酸素の拡散を防止できる。
【0035】また、高耐水性絶縁膜22において、例え
ばその少なくとも1層を、水との親和性の高い酸素の一
部に変えて窒素を導入したSiON膜で構成する場合
は、より耐透水性にすぐれていることから、上述した有
機樹脂層21への酸化種の水分や酸素の拡散をより効果
的に防止できる。
【0036】また更に、高耐水性絶縁膜22において、
例えばその少なくとも1層を、水との親和性の高い酸素
を窒素に変えたSiN膜で構成する場合は、更に、耐透
水性にすぐれていることから、上述した有機樹脂層21
への酸化種の水分や酸素の拡散をより効果的に防止でき
る。
【0037】したがって、本発明は、その製造プロセス
での有機樹脂層21の樹脂組成物における加水分解によ
って誘電率が高まるとか、埋込み導電層4との界面に、
この樹脂の分解物が介在して、埋込み導電層4の機械
的、電気的コンタクト不良の発生を回避できる。したが
って、この構成によれば、層間絶縁層に起因する寄生容
量の増加、抵抗の低下が図られ遅延時間の改善、消費電
力の低減化を図ることができ、信頼性にすぐれた半導体
装置を構成することができる。
【0038】次に、本発明による半導体装置の製造方法
の一実施形態を説明する。この実施形態における製造方
法は、図1に示した半導体装置の製造方法で、その一例
を、図3および図4の工程図を参照して説明するが、本
発明製造方法は、この例に限られるものではない。
【0039】この例においては、図1で示した構造を有
し、有機樹脂層21をポリパラキシレン膜によって構成
し、高耐水性絶縁膜22をSi含有量が42at%のS
iO膜によって構成した場合である。この場合、図3A
に示すように、基体1例えば半導体集積回路の回路素子
を構成する各種半導体領域(図示せず)が形成された半
導体基体が用意される。この基体1の表面には、例えば
熱酸化によって形成されたSiO2 による絶縁層3が形
成されている。
【0040】この絶縁層3上に、下層導電層11を形成
する。この下層導電層11は、通常のように、例えばA
l層を全面的に形成し、フォトリソグラフィによって形
成した所要のパターンを有するフォトレジスト層による
エッチングマスクを用いてパターンエッチングすること
によって、所要の電極もしくは配線パターンに形成す
る。
【0041】図3Bに示すように、下層導電層11を覆
って全面的に例えばポリパラキシレン膜による低誘電率
の有機樹脂層21をCVD法によって形成する。このポ
リパラキシレンによる有機樹脂層21の形成は、図5に
その概略構成図を成膜装置によることができる。この装
置においは、気化室51、重合室52および反応室53
を有して成る。反応室53内には、基体1が載置される
支持台54が配置される。この支持台54には、加熱手
段55は設けられ、この加熱手段55を所要の温度に制
御する例えば通電制御を行う加熱制御装置56を具備す
る。また、この反応室53には排気手段(図示せず)に
連結された排気口57が設けられ、反応室53内を所要
の圧力に設定するようになされる。
【0042】この場合、気化室51に、ジパラキシレン
を供給して、ここにおいて例えば150℃に加熱し、気
化、熱分解を行ってモノマー化し、このモノマーを、5
00℃に制御された重合室52に送って重合反応して所
望の分子量に調整し、これを反応室53に供給し、基体
1上にポリパラキシレン膜による有機樹脂層21を成膜
する。残留ガスは、排気口57から排気される。
【0043】その後、有機樹脂層21上に全面的に、図
3Cに鎖線aをもって示すように一旦表面が平坦化され
る程度の厚さに、Si含有量が42at%のSiOを例
えばヘリコン波プラズマCVD法によって形成する。こ
の場合、原料ガスは、モノシランSiH4 と酸素O2
を、1:1の流量比をもって供給することによってその
表面が平坦化される程度の例えば厚さ2000nmに成
膜する。その後、このSiO層の表面から化学的機械的
研磨いわゆるCMP法によって平面研磨して表面を平坦
化し、所要の厚さ例えば800nmの厚さを有する有機
樹脂層21と高耐水性絶縁膜22とが積層されて成る層
間絶縁層20を形成する。
【0044】このようにして形成された層間絶縁層20
に対し、図4Aに示すように、下層導電層11の所要部
上に、接続孔20cを開口する。この接続孔20cの形
成は、フォトレジスト層を塗布し(図示せず)、フォト
リソグラフィによってその所定部に開口を形成し、この
フォトレジスト層をエッチングマスクとして、このフォ
トレジスト層に形成した開口を通じて高耐水性絶縁膜2
2に開口22cを形成し、この高耐水性絶縁膜22をエ
ッチングマスクとしてその開口22cを通じて有機樹脂
層21をエッチングして接続孔20cを形成する。
【0045】次に、図4Bに示すように、接続孔20c
内に、密着性を得るための下地金属層41を介して埋込
み金属層42を形成した埋込み導電層4を形成する。こ
の埋込み導電層4の形成は、下地金属層41を、例えば
窒化Tiをスパッタリングによって形成し、その後、C
VD法によってタングステンWを成膜し、ドライエッチ
ングを行うことによって接続20c内に形成することが
できる。
【0046】その後、図1に示すように、埋込み導電層
4上に接触させて、全面的に例えばAlによる導電層を
例えばスパッタリングによって形成し、フォトリソグラ
フィによってパターン化したフォトレジスト層をエッチ
ングマスクとして所要のパターンにパターン化して上層
配線等を構成する上層導電層12を形成する。このよう
にして下層導電層11と上層導電層12とが、層間絶縁
層20を介して積層され、かつ、両者が埋込み導電層4
によって相互にその所定部において電気的に接続された
構成とされる。
【0047】このように、有機樹脂層21上に、Si含
有量が42at%のSiOによる高耐水性絶縁膜22を
形成した層間絶縁層20が形成されて成る半導体装置
は、信頼性にすぐれ、第1および第2の導電層間のコン
タクトが良好に行われて歩留りの向上が図られた。すな
わち、上述したSi含有量が42at%のSiOによる
高耐水性絶縁膜22を有する上述の半導体装置におい
て、その第1および第2の導電層11および12間のコ
ンタクトがなされる埋込み導電層4における特性を、走
査電子顕微鏡(SEM)によって観測し、かつそのコン
タクト抵抗が充分低く、良品とすることができた半導体
装置は、歩留り100%であった。これに比し、同様の
構成によるものの、有機樹脂層上にSi含有量が30a
t%のSiOを積層した構造の層間絶縁層構成とした場
合の、同様の歩留りは10%となった。
【0048】そして、この構成において、歩留りの向上
が図られるのは、上述したように、有機樹脂層への水
分、酸素の拡散が効果的に回避されたことによるもので
あり、この効果は、高耐水性絶縁膜22を、例えばSi
Oによって構成する場合、特にそのSi含有量が35a
t%以上において、確実に実現された。これは耐透水性
が高められたことによるものであり、このSiOにおけ
る耐透水性は、P(りん)濃度測定によって確認した。
【0049】この測定は、図6に示すように、Si基板
61上にPSG(P(りん)がドープされたSiO
2 膜)62を形成し、この上に、Si含有量が35at
%以上のシリコン酸化膜63を、上述した方法によって
成膜した試料を作製することによって行った。
【0050】そして、この試料について、そのP(り
ん)とO(酸素)との2重結合(P=O)の経時変化
を、波数1180cm-1の、P=0による吸収の増減の
測定による赤外分光分析で評価したところ、殆ど経時変
化が生じなかった。この測定は、シリコン酸化膜63に
透水性がある場合、PSG膜62において、そのP=O
とH2 Oとが反応することによってP−OHを生じ、P
=Oの濃度が減少することから、このP=O濃度を測定
することによってPSG膜62上のSi含有量35at
%以上のシリコン酸化膜63の透水性を測定したもので
ある。そして、この場合、P=Oの経時変化の変化が殆
ど観察されなかったことから、上記組成のシリコン酸化
膜53が透水性に優れていることを確認することができ
た。
【0051】尚、上述の例においては、高耐水性絶縁膜
22を、Si含有量が42at%によるSiOとした場
合であるが、そのSiの含有量を35at%,42at
%,75at%とする場合の、SiH4 とO2 との流量
比を、表1に示す。
【0052】
【表1】
【0053】上述した例では、SiOによる高耐水性絶
縁膜22の成膜を、モノシランSiH4 とO2 を原料と
した場合であるが、Siの供給原料としては、モノシラ
ンに限られるものではなく、ジシラン、トリシラン等を
用い、またSiONを形成する場合においては、N
2 O、あるいはO2 とNH3 とを用いることができる。
【0054】次に、本発明製造方法の他の実施形態につ
いて説明する。この実施形態においては、この実施形態
における製造方法は、図2に示した半導体装置の製造方
法で、その一例を、図7および図8の工程図を参照して
説明するが、本発明製造方法は、この例に限られるもの
ではない。
【0055】この場合、図7Aに示すように、図3Aで
説明したと同様の方法によって基体1例えば半導体集積
回路の回路素子を構成する各種半導体領域(図示せず)
が形成された半導体基体1の表面に形成したSiO2
縁層3上に、下層導電層11を形成する。
【0056】そして、図7Bに示すように、下層導電層
11を覆って全面的に、この例においては、回転塗布法
によって弗化ポリイミド膜による低誘電率有機樹脂層2
1を形成する。
【0057】図7Cに示すように、SiNによる第1の
高耐水性絶縁膜22aを、例えばシランとN2 Oを原料
ガスとするCVD法によって全面的に例えば厚さ100
nmに形成する。更に、この第1の高耐水性絶縁膜22
a上に、図7C中鎖線aをもって示すように一旦表面が
平坦化される程度の厚さ例えば2000nmに、通常の
CVD法によってSiの含有率が、例えば42at%の
SiOによる第2の高耐水性絶縁膜22bを、全面的に
形成する。その後、この第2の高耐水性絶縁膜22b
を、その表面から化学的機械的研磨(CMP)法によっ
て平面に研磨して所要の厚さ例えば第1および第2の高
耐水性絶縁膜22aおよび22bの総厚が、平坦部で2
00nmとなるようにに形成する。このようにして第1
および第2の高耐水性絶縁膜22aおよび22bの2層
構造による高耐水性絶縁膜22を形成し、有機絶縁層2
1と高耐水性絶縁膜22とによって層間絶縁層20を形
成する。
【0058】このようにして形成された層間絶縁層20
に対し、図8Aに示すように、下層導電層11の所要部
上に、接続孔20cを開口する。この接続孔20cの形
成は、フォトレジスト層を塗布し(図示せず)、フォト
リソグラフィによってその所定部に開口を形成し、この
フォトレジスト層をエッチングマスクとして高耐水性絶
縁膜22に開口22cを形成し、この高耐水性絶縁膜2
2をエッチングマスクとしてその開口22cを通じて有
機樹脂層21をエッチングすることによって接続孔20
cを形成する。
【0059】次に、図8Bに示すように、図4Bで説明
したと同様に、接続孔20c内に、下地金属層41を介
して埋込み金属層42を形成した埋込み導電層4を形成
する。
【0060】その後、図2に示すように、埋込み導電層
4上に接触させて、全面的に例えばAlによる導電層を
例えばスパッタリングによって形成し、フォトリソグラ
フィによってパターン化したフォトレジスト層をエッチ
ングマスクとして所要のパターンにパターン化して上層
配線等を構成する上層導電層12を形成する。このよう
にして下層導電層11と上層導電層12とが、層間絶縁
層20を介して積層され、かつ、両者が埋込み導電層4
によって相互にその所定部において電気的に接続された
構成とされる。
【0061】上述した各例では、低誘電率の有機樹脂層
21を、ポリパラキシレンあるいは弗化ポリイミド、に
よって形成した場合であるが、その他、例えばポリイミ
ド、ポリキノリン、ポリアミド等によって構成すること
もできる。
【0062】
【発明の効果】上述したように本発明による半導体装置
においては、その層間絶縁層20を、有機樹脂層21上
に高耐水性絶縁膜22を積層した構造としたことによ
り、有機樹脂層21への酸化種の水分や酸素の拡散を防
止でき、例えば半導体装置の製造プロセスでの有機樹脂
層21の樹脂組成物における加水分解によって誘電率が
高まったり、埋込み導電層4との界面に、この樹脂の分
解物が介在して、埋込み導電層4の機械的、電気的コン
タクト不良が発生するような不都合を回避できる。した
がって、この構成によれば、層間絶縁層に起因する寄生
容量の増加、抵抗の低下が図られ遅延時間の改善、消費
電力の低減化を図ることができ、信頼性にすぐれた半導
体装置を構成することができる。
【0063】また、本発明による半導体装置の製造方法
によれば、単に高耐水性絶縁膜の形成工程の増加のみ
で、目的とする歩留りの高い半導体装置を容易に製造す
ることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一例の要部の概略断
面図である。
【図2】本発明による半導体装置の他の例の要部の概略
断面図である。
【図3】A〜Cは、本発明による半導体装置の製造方法
の一例の工程図(その1)である。
【図4】AおよびBは、本発明による半導体装置の製造
方法の一例の工程図(その2)である。
【図5】本発明による半導体装置の製造方法を実施する
装置の一例の概略構成図である。
【図6】水透過性測定試料の概略断面図である。
【図7】本発明による半導体装置の他の例の製造方法の
工程図(その1)である。
【図8】AおよびBは、本発明による半導体装置の製造
方法の他の例の工程図(その2)である。
【図9】従来の半導体装置の要部の拡大概略断面図であ
る。
【図10】A〜Cは、従来の半導体装置の製造方法の一
例の工程図である。
【符号の説明】
1・・・基体、2,20・・・層間絶縁層、2c,20
c・・・接続孔、3・・・絶縁層、4・・・埋込導電
層、5・・・ハードマスク層、6・・・フォトレジスト
層、5W,6W・・・開口、11・・・下層導電層、1
2・・・上層導電層、21・・・有機樹脂層、21・・
・高耐水性絶縁膜、21a・・・第1の高耐水性絶縁
膜、21b・・・第2の高耐水性絶縁膜、41・・・下
地金属層、42・・・埋込み金属層、51・・・気化
室、52・・・重合室、53・・・反応室、54・・・
支持台、55・・・加熱手段、56・・・加熱制御装
置、57・・・排気口、61・・・基板、62・・・り
んドープとSiO2 膜、63・・・シリコン酸化膜
フロントページの続き Fターム(参考) 5F033 HH08 JJ19 JJ33 KK08 NN03 PP07 PP15 RR04 RR06 RR08 RR20 RR21 RR22 SS01 SS02 SS11 SS15 TT04 XX09 XX14 XX24 5F058 AA04 AC10 AF01 AH02 BA07 BC02 BC08 BC11 BD01 BD19 BF07 BJ02

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 基体上に、下層導電層と上層導電層とが
    層間絶縁層を介して形成された半導体装置であって、 上記層間絶縁層が、上記下層導電層上に形成された有機
    樹脂層と、該有機樹脂層上に形成された1層以上の高耐
    水性絶縁膜との積層構造とされたことを特徴とする半導
    体装置。
  2. 【請求項2】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン酸化膜、シリコン酸窒化膜、シ
    リコン窒化膜のいずれかによることを特徴とする請求項
    1に記載の半導体装置。
  3. 【請求項3】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン含有量が35原子%以上のシリ
    コン酸化膜より成ることを特徴とする請求項1に記載の
    半導体装置。
  4. 【請求項4】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン含有量が30原子%以上のシリ
    コン酸窒化膜より成ることを特徴とする請求項1に記載
    の半導体装置。
  5. 【請求項5】 上記高耐水性絶縁膜の膜厚が10nm〜
    500nmに選定されたことを特徴とする請求項1に記
    載の半導体装置。
  6. 【請求項6】 基体上に下層導電層と、上層導電層とが
    層間絶縁層を介して形成された半導体装置の製造方法で
    あって、 上記層間絶縁層の形成工程が、上記下層導電層上に有機
    樹脂層を成膜する工程と、該有機樹脂層上に1層以上の
    高耐水性絶縁膜を成膜する工程とを有することを特徴と
    する半導体装置の製造方法。
  7. 【請求項7】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン酸化膜、シリコン酸窒化膜、シ
    リコン窒化膜のいずれかによることを特徴とする請求項
    6に記載の半導体装置の製造方法。
  8. 【請求項8】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン含有量が35原子%以上のシリ
    コン酸化膜より成ることを特徴とする請求項6に記載の
    半導体装置の製造方法。
  9. 【請求項9】 上記有機樹脂層に接して配置される高耐
    水性絶縁膜が、シリコン含有量が30原子%以上のシリ
    コン酸窒化膜より成ることを特徴とする請求項6に記載
    の半導体装置の製造方法。
  10. 【請求項10】 上記高耐水性絶縁膜の膜厚が10nm
    〜500nmに選定されたことを特徴とする請求項6に
    記載の半導体装置の製造方法。
JP11040335A 1999-02-18 1999-02-18 半導体装置とその製造方法 Pending JP2000243831A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11040335A JP2000243831A (ja) 1999-02-18 1999-02-18 半導体装置とその製造方法
US09/504,814 US6580155B1 (en) 1999-02-18 2000-02-16 Semiconductor device
KR1020000007444A KR20000058072A (ko) 1999-02-18 2000-02-17 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11040335A JP2000243831A (ja) 1999-02-18 1999-02-18 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2000243831A true JP2000243831A (ja) 2000-09-08

Family

ID=12577769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11040335A Pending JP2000243831A (ja) 1999-02-18 1999-02-18 半導体装置とその製造方法

Country Status (3)

Country Link
US (1) US6580155B1 (ja)
JP (1) JP2000243831A (ja)
KR (1) KR20000058072A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235644A (ja) * 2007-03-22 2008-10-02 Renesas Technology Corp 半導体装置およびその製造方法
US7867408B2 (en) 2003-02-10 2011-01-11 Yamaha Corporation Anisotropic wet etching of silicon

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4866534B2 (ja) * 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
CN101488480A (zh) * 2002-06-17 2009-07-22 亨凯尔公司 间层电介质和预施涂的模片连接粘合剂材料
KR101039024B1 (ko) 2004-06-14 2011-06-03 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
JP5186741B2 (ja) * 2006-08-18 2013-04-24 富士通セミコンダクター株式会社 回路基板及び半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6195515A (ja) * 1984-10-16 1986-05-14 Nec Corp 半導体活性層の形成方法
JPS63184340A (ja) * 1986-09-08 1988-07-29 Nec Corp 半導体装置
US5057897A (en) * 1990-03-05 1991-10-15 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US6133619A (en) * 1998-08-31 2000-10-17 Advanced Micro Devices, Inc. Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics
TW413896B (en) * 1999-01-06 2000-12-01 United Microelectronics Corp Manufacturing method for dual damascene structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867408B2 (en) 2003-02-10 2011-01-11 Yamaha Corporation Anisotropic wet etching of silicon
JP2008235644A (ja) * 2007-03-22 2008-10-02 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6580155B1 (en) 2003-06-17
KR20000058072A (ko) 2000-09-25

Similar Documents

Publication Publication Date Title
US7833901B2 (en) Method for manufacturing a semiconductor device having a multi-layered insulating structure of SiOCH layers and an SiO2 layer
KR100801369B1 (ko) 유전체 막을 증착시키는 방법
CN1518075B (zh) 有机绝缘膜、其制造方法、使用该有机绝缘膜的半导体器件及其制造方法
US7642185B2 (en) Insulating film forming method capable of enhancing adhesion of silicon carbide film, etc. and semiconductor device
JP2004146800A (ja) 相互接続構造の製造方法およびその構造
US20060255466A1 (en) Carbon containing silicon oxide film having high ashing tolerance and adhesion
JPH05304213A (ja) 半導体装置の製造方法
JP3193335B2 (ja) 半導体装置の製造方法
KR100292403B1 (ko) 반도체소자의층간절연막및그제조방법
US7022582B2 (en) Microelectronic process and structure
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
EP1037276A1 (en) Method for forming a porous silicon dioxide film
JP3173426B2 (ja) シリカ絶縁膜の製造方法及び半導体装置の製造方法
US20080188074A1 (en) Peeling-free porous capping material
JP2000243831A (ja) 半導体装置とその製造方法
JP3525788B2 (ja) 半導体装置の製造方法
JP2005050954A (ja) 半導体装置およびその製造方法
US7902641B2 (en) Semiconductor device and manufacturing method therefor
KR20100044227A (ko) 층간 절연막 및 배선 구조와 그것들의 제조 방법
US6472330B1 (en) Method for forming an interlayer insulating film, and semiconductor device
JP4747755B2 (ja) 有機絶縁膜とその作製方法,及び有機絶縁膜を用いた半導体装置
JP2000058641A (ja) 半導体装置、その製造方法及び層間絶縁膜の形成方法
JP2560623B2 (ja) 半導体装置の製造方法
KR100356476B1 (ko) 반도체 소자의 다마신 공정에서 금속층간 절연막 형성 방법
JP2003243501A (ja) 半導体装置の製造方法