JPH05304213A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05304213A JP4095117A JP9511792A JPH05304213A JP H05304213 A JPH05304213 A JP H05304213A JP 4095117 A JP4095117 A JP 4095117A JP 9511792 A JP9511792 A JP 9511792A JP H05304213 A JPH05304213 A JP H05304213A
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Abstract

(57)【要約】 【構成】酸化シリコン膜２が形成された半導体基板１
に、窒化チタン３、アルミニウム−シリコン−銅４、チ
タン−タングステン５を順次堆積したのち、エッチング
して下層配線を形成する。つぎに弗素化合物ガスを用い
た反応性イオンエッチングによりチタン−タングステン
５の表面処理を行なう。つぎに露出した酸化シリコン膜
２上に、酸化シリコン膜７を選択的に堆積して下層配線
を埋め込む。つぎに酸化シリコン膜８を堆積したのち、
スルーホール１０を開口する。つぎに窒化チタン１３、
アルミニウム−シリコン−銅１４、チタン−タンズステ
ン１５からなる上層配線を形成する。 【効果】下層配線の間に選択的に酸化シリコン膜を埋め
込んで、完全に平坦な層間絶縁膜を形成することができ
る。上層配線のオープンやショートを防止して、歩留良
く信頼性の高い多層配線を形成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線用の層間絶縁膜の形成方法に関する
ものである。
【０００２】
【従来の技術】従来の多層配線用の層間絶縁膜の形成方
法として、特開平２−２０９７５３の方法について図４
（ａ）〜（ｄ）を参照して説明する。
【０００３】はじめに図４（ａ）に示すように、シリコ
ン基板１ａに下層アルミニウム配線４ａを形成する。
【０００４】つぎに図４（ｂ）に示すように、厚さ０．
２〜０．３μｍのプラズマＳｉＯ2膜６ｂを堆積する。
つぎにＴＥＯＳおよびオゾンを用いた常圧ＣＶＤ（化学
気相成長）法により、３５０℃で厚さ約２μｍのＴＥＯ
Ｓ−ＳｉＯ2 膜７ａを堆積する。ＴＥＯＳは化学式Ｓｉ
（ＯＣ2 Ｈ5 ）4 で表わされ、テトラエチルオルソシリ
ケートまたはテトラエトキシシランと呼ばれている。
【０００５】つぎに図４（ｃ）に示すように、再びプラ
ズマＳｉＯ2 膜８ａを堆積したのち、レジスト９をパタ
ーニングする。
【０００６】つぎに図４（ｄ）に示すように、レジスト
９をマスクとしてプラズマＳｉＯ2膜８ａ、ＴＥＯＳ−
ＳｉＯ2 膜７ａ、プラズマＳｉＯ2 膜６ｂをエッチング
してスルーホールを開口する。つぎに上層アルミニウム
配線１４ａを形成したのち、３８０℃で熱処理して下層
アルミニウム配線４ａとの電気的接続を良好にさせる。
【０００７】
【発明が解決しようとする課題】半導体基板表面に下層
配線などが形成されていると、その上にＣＶＤ法によっ
て層間絶縁膜を堆積したときに下地の凹凸を大なり小な
り反映する。層間絶縁膜表面に凹凸が残るので平坦化が
難しい。
【０００８】その上に上層配線を形成するとき凹部に配
線金属が残留してショートする。また上層配線が断線し
てオープンになる。ショートやオープンが発生して歩留
が低下するという問題がある。
【０００９】さらに上層配線のステップカバレッジ（段
差被覆性）が悪くなってストレスマイグレーションやエ
レクトロマイグレーションが生じる。上層配線が断線し
易くなり、多層配線の信頼性を低下させるという問題が
ある。
【００１０】一方、従来のＴＥＯＳおよびオゾンを用い
るＣＶＤ法によって堆積した酸化シリコン膜は、多量の
水分を含んでいる。上層配線となる金属膜を堆積すると
きにスルーホールの側面から水分が放出されて接続抵抗
が増大する。そのため多層配線の歩留や信頼性を低下さ
せるという問題がある。
【００１１】３層以上の多層配線を形成すると、各層に
全く配線のない部分と、配線層が重なった部分との絶対
段差が大きくなる。製造工程において半導体基板上にレ
ジストをパターニングするとき、レジストパターンの寸
法精度が低下するという問題がある。
【００１２】このように微細寸法の多層配線を形成する
ことは極めて困難であった。
【００１３】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、第１の酸化シリコン膜を隔てて下層配
線が形成された半導体基板の一主面に第２の酸化シリコ
ン膜を堆積する工程と、弗素化合物ガスを用いた反応性
イオンエッチングを行なって、前記下層配線に前記第２
の酸化シリコン膜からなるサイドウォールを形成すると
同時に、前記下層配線の表面処理を行なう工程と、有機
シリコン化合物ガスおよび酸化性ガスをソースガスとす
るＣＶＤ法によって下層配線の間に、選択的に第３の酸
化シリコン膜を埋め込む工程と、全面に第４の酸化シリ
コン膜を堆積したのち、前記下層配線に接続するスルー
ホールを開口する工程と、前記下層配線に接続する上層
配線を形成する工程とを含むものである。
【００１４】本発明の第２の半導体装置の製造方法は、
第１の酸化シリコン膜を隔てて下層配線が形成された半
導体基板の一主面に弗素化合物ガスを用いた反応性イオ
ンエッチングを行なって、前記下層配線の表面処理を行
なう工程と、有機シリコン化合物ガスおよび酸化性ガス
をソースガスとするＣＶＤ法によって下層配線の間に、
選択的に第３の酸化シリコン膜を埋め込む工程と、全面
に第４の酸化シリコン膜を堆積したのち、前記下層配線
に接続するスルーホールを開口する工程と、前記下層配
線に接続する上層配線を形成する工程とを含むものであ
る。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
【００１６】はじめに図１（ａ）に示すように、半導体
基板１上にプラズマＣＶＤ法により厚さ０．５μｍの酸
化シリコン膜２、厚さ０．１５μｍの窒化チタン３、厚
さ約０．５５μｍのアルミニウム−シリコン−銅４、厚
さ０．１μｍのチタン−タングステン５を順次堆積す
る。つぎにレジスト（図示せず）をマスクとしてエッチ
ングして、窒化チタン３、アルミニウム−シリコン−銅
４、チタン−タングステン５からなる下層配線を形成し
たのち、レジストを除去する。
【００１７】つぎに圧力５Ｐａ、ＣＨＦ3 およびＯ
2 （酸素）の流量をそれぞれ３０ｓｃｃｍおよび５ｓｃ
ｃｍとし、高周波電力を１ｋＷとする反応性イオンエッ
チングにより２分間エッチングしてチタン−タングステ
ン５の表面処理を行なう。
【００１８】つぎに図１（ｂ）に示すように、ＴＥＯＳ
およびオゾンの流量比を２０：１とし、基板温度を３５
０℃とする常圧ＣＶＤ法によって、厚さ０．８μｍの酸
化シリコン膜７を露出した酸化シリコン膜２上に選択的
に堆積する。このときＴＥＯＳおよびオゾンの化学反応
によって、Ｓｉ−Ｏ結合をもつシロキサン前駆物質（ｐ
ｒｅｃｕｒｓｏｒ）が形成される。反応性イオンエッチ
ングによって、チタン−タングステン５表面はぬれ性が
悪くなるので、酸化シリコン膜は堆積しない。
【００１９】つぎに図１（ｃ）に示すように、プラズマ
ＣＶＤ法により全面に厚さ０．８μｍの酸化シリコン膜
８を堆積したのち、レジスト（図示せず）をマスクとし
てエッチングしてスルーホール１０を開口する。
【００２０】つぎに図１（ｄ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン１３、厚さ０．
５５μｍのアルミニウム−シリコン−銅１４、厚さ０．
１μｍのチタン−タンズステン１５を堆積する。つぎに
レジスト（図示せず）をマスクとしてエッチングを行な
うことによりチタンタングステン１５、アルミニウム−
シリコン−銅１４、窒化チタン１３からなる上層配線を
形成する。
【００２１】このようにして形成した２層配線は、完全
に平坦な層間絶縁膜を有するので、上層配線のオープン
やショートは皆無であった。直径０．８μｍのスルーホ
ールを５万個、直列に接続したテストパターンを用いて
接続抵抗を測定した結果、スルーホール１個当り約０．
２Ωで、良品率９８％という良好なデータが得られた。
【００２２】さらに１７５℃の温度で５０００時間の試
験により下層配線のストレスマイグレーション耐性を調
べたところ、オープンや抵抗値の増加は皆無であった。
２００℃の温度で、電流密度２×１０6 Ａ／ｃｍ2 の条
件でエレコトロマイグレーション耐性を評価したとこ
ろ、累積不良率が５０％になるまでの時間が従来に比べ
て１０％長くなった。
【００２３】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）を参照して
説明する。
【００２４】はじめに図２（ａ）に示すように、厚さ
０．５μｍの酸化シリコン膜２が形成された半導体基板
１上にプラズマＣＶＤ法により厚さ０．１５μｍの窒化
チタン３、厚さ０．５５μｍのアルミニウム−シリコン
−銅４、厚さ０．１μｍのチタン−タングステン５を順
次堆積したのち、レジスト（図示せず）をマスクとして
選択エッチングして、下層配線を形成する。
【００２５】つぎにプラズマＣＶＤ法により厚さ０．３
μｍの酸化シリコン膜６を堆積する。
【００２６】つぎに図２（ｂ）に示すように、ＣＨＦ3
の流量を３０ｓｃｃｍとし、圧力５Ｐａ、高周波電力１
ｋＷの条件で、反応性イオンエッチングを行なってチタ
ン−タングステン５上の酸化シリコン膜６が完全になく
なるまでエッチバックして、酸化シリコン膜６からなる
サイドウォール（側壁）６ａを形成する。
【００２７】このエッチバックによって露出したチタン
−タングステン５の表面処理が行なわれる。酸化シリコ
ン膜６の厚さは、下層配線の最小配線間隔の２分の１以
下が好ましい。
【００２８】つぎに図２（ｃ）に示すように、ＴＥＯＳ
およびオゾンを用いた常圧ＣＶＤ法によって、厚さ０．
８μｍの酸化シリコン膜７を露出した酸化シリコン膜２
上に選択的に堆積する。
【００２９】つぎに図２（ｄ）に示すように、プラズマ
ＣＶＤ法により厚さ０．８μｍの酸化シリコン膜８を堆
積する。
【００３０】つぎに図３（ａ）に示すように、レジスト
（図示せず）をマスクとして酸化シリコン膜８をドライ
エッチングしてスルーホル１０を開口する。
【００３１】つぎに図３（ｂ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン１１を堆積した
のち、ＣＶＤ法によりタングステン１２を堆積してスル
ーホール１０を埋め込む。つぎに反応性イオンエッチン
グにより、酸化シリコン膜８上のタングステン１２およ
び窒化チタン１１をエッチバックする。
【００３２】つぎに図３（ｃ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン１３、厚さ０．
５５μｍのアルミニウム−シリコン−銅１４、厚さ０．
１μｍのチタン−タングステン１５を堆積する。つぎに
レジスト（図示せず）をマスクとしてチタンタングステ
ン１５、アルミニウム−シリコン−銅１４、窒化チタン
１３をエッチングすることにより上層配線を形成する。
【００３３】本実施例においても上層配線のオープンや
ショートは皆無であった。直径０．８μｍのスルーホー
ルを５万個、直列に接続したテストパターンを用いて接
続抵抗を測定した結果、スルーホール１個当り約０．２
５Ωで、良品率９８％という良好なデータが得られた。
【００３４】さらに下層配線のストレスマイグレーショ
ン耐性およびエレコトロマイグレーション耐性について
も、第１の実施例と同様に優れたデータが得られた。
【００３５】つぎに本発明の第３の実施例について説明
する。
【００３６】本実施例においては、第１の実施例の図１
（ｂ）の酸化シリコン膜７の堆積工程を、特願平３−１
３６４２６および特願平３−００６３１２で用いた方法
に変更した。その内容についてつぎに述べる。
【００３７】流量１００ｓｃｃｍおよび７５ｓｃｃｍの
Ｎ2 （窒素）をキャリアガスを用いて、それぞれ５０℃
のフルオロトリエトキシシランおよび５０℃の純水を気
化させて、圧力を７００Ｔｏｒｒの保ったＣＶＤ反応室
に導入する。２５℃の基板温度で露出した酸化シリコン
膜上に弗素含有酸化シリコン膜を選択的に堆積する。
【００３８】はじめに図１（ａ）に示すように、酸化シ
リコン膜２が形成された半導体基板１上にスパッタ法に
より窒化チタン３、アルミニウム−シリコン−銅４、チ
タン−タングステン５を堆積する。つぎにレジスト（図
示せず）をマスクとしてエッチングして下層配線を形成
したのち、レジストを除去する。つぎにＳＦ6 （６弗化
硫黄）を用いた反応性イオンエッチングを行なって、チ
タン−タングステン５の表面処理を行なう。
【００３９】つぎに図１（ｂ）に示すように、フルオロ
トリエトキシシランおよび水蒸気を用いた常圧ＣＶＤ法
によって露出した酸化シリコン膜２上に選択的に弗素含
有酸化シリコン膜７を堆積する。
【００４０】このあとは第１の実施例と同様の工程を経
て上層配線を形成したのち特性を評価した結果、弗素含
有酸化シリコン膜を選択的に堆積した本実施例において
も同様の良好なデータを得ることができた。
【００４１】以上の実施例において下層配線および上層
配線に窒化チタン、アルミニウム−シリコン−銅、チタ
ン−タングステンの３層構造を用いた。その代りにアル
ミニウム、アルミニウム合金（アルミニウム−シリコン
−銅など）、ポリシリコン、金、チタン、タングステ
ン、モリブデン、チタン−タングステンのうち１つ以上
（単層または多層）を用いることができる。
【００４２】プラズマＣＶＤ法による酸化シリコン膜の
代りにスパッタ法、熱ＣＶＤ法、光化学ＣＶＤ法、液相
成長法のいずれかによる酸化シリコン膜を用いることが
できる。
【００４３】反応性イオンエッチングによって下層配線
の表面処理を行なうときの弗素化合物ガスとして、ＣＨ
Ｆ3 、ＳＦ6 の代りに弗化炭素化合物、弗化硫黄化合物
などを用いることができる。
【００４４】常圧ＣＶＤ法によって酸化シリコン膜を選
択的に堆積する方法も、つぎのように変更することがで
きる。有機シロキサン、有機シラン、フロオロアルコキ
シシランのうち１つ以上と、オゾン、酸素、亜酸化２窒
素、水蒸気のうち１つ以上とを用いて、常圧ＣＶＤ法、
加圧ＣＶＤ法、液相化学ＣＶＤ法のいずれかによって酸
化シリコン膜を選択的に堆積することができる。
【００４５】さらに本発明の適用範囲は２層配線に限定
されることなく、３層以上の多層配線に適用することが
できる。
【００４６】
【発明の効果】下層配線が形成された半導体基板表面を
弗素化合物ガスを用いた反応性イオンエッチングにより
処理して、下層配線表面のぬれ性を悪くする。そのあと
下層配線の間に露出した酸化シリコン膜上に選択的に酸
化シリコン膜を埋め込むことができる。
【００４７】その結果、完全に平坦な層間絶縁膜を形成
することができる。多層配線の形成が容易になった。上
層配線のショートやオープンを防止して歩留が向上し
た。
【００４８】下層配線のストレスマイグレーションやエ
レクトロマイグレーションに対する耐性が向上して、信
頼性が著しく高められた。
【００４９】本発明ではＴＥＯＳおよびオゾンを用いた
常圧ＣＶＤ法によって堆積した酸化シリコン膜が、スル
ーホール側面に露出することはない。そのためスルーホ
ールにおける下層配線と上層配線との接続抵抗が増大す
るという問題を解消することができた。信頼性の高い半
導体装置を高い歩留で生産することが可能になった。
【００５０】さらに半導体基板の表面を完全に平坦化す
ることができるので、容易に寸法精度の高いレジストパ
ターンを形成することができる。本発明により微細寸法
の多層配線の形成が可能になった。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
【図２】本発明の第２の実施例の前半工程を示す断面図
である。
【図３】本発明の第２の実施例の後半工程を示す断面図
である。
【図４】従来の多層配線の形成方法を示す断面図であ
る。
【符号の説明】
１ 半導体基板 １ａ シリコン基板 ２ 酸化シリコン膜 ３ 窒化チタン ４ アルミニウム−シリコン−銅 ４ａ 下層アルミニウム配線 ５ チタン−タングステン ６ 酸化シリコン膜 ６ａ サイドウォール ６ｂ プラズマＳｉＯ2 膜 ７ 酸化シリコン膜 ７ａ ＴＥＯＳ−ＳｉＯ2 膜 ８ 酸化シリコン膜 ８ａ プラズマＳｉＯ2 膜 ９ レジスト １０ スルーホール １１ 窒化チタン １２ タングステン １３ 窒化チタン １４ アルミニウム−シリコン−銅 １４ａ 上層アルミニウム配線 １５ チタン−タングステン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１の酸化シリコン膜を隔てて下層配線
    が形成された半導体基板の一主面に第２の酸化シリコン
    膜を堆積する工程と、弗素化合物ガスを用いた反応性イ
    オンエッチングを行なって、前記下層配線に前記第２の
    酸化シリコン膜からなるサイドウォールを形成すると同
    時に、前記下層配線の表面処理を行なう工程と、有機シ
    リコン化合物ガスおよび酸化性ガスをソースガスとする
    ＣＶＤ法によって下層配線の間に、選択的に第３の酸化
    シリコン膜を埋め込む工程と、全面に第４の酸化シリコ
    ン膜を堆積したのち、前記下層配線に接続するスルーホ
    ールを開口する工程と、前記下層配線に接続する上層配
    線を形成する工程とを含む半導体装置の製造方法。
  2. 【請求項２】 第１の酸化シリコン膜を隔てて下層配線
    が形成された半導体基板の一主面に弗素化合物ガスを用
    いた反応性イオンエッチングを行なって、前記下層配線
    の表面処理を行なう工程と、有機シリコン化合物ガスお
    よび酸化性ガスをソースガスとするＣＶＤ法によって下
    層配線の間に、選択的に第３の酸化シリコン膜を埋め込
    む工程と、全面に第４の酸化シリコン膜を堆積したの
    ち、前記下層配線に接続するスルーホールを開口する工
    程と、前記下層配線に接続する上層配線を形成する工程
    とを含む半導体装置の製造方法。
  3. 【請求項３】 下層配線および上層配線がアルミニウ
    ム、アルミニウム合金、ポリシリコン、金、チタン、タ
    ングステン、モリブデン、チタン−タングステン、金属
    シリサイドのうち１つ以上からなる単層または積層構造
    からなる請求項１および請求項２記載の半導体装置の製
    造方法。
  4. 【請求項４】 第１、第２および第４の酸化シリコン膜
    は、スパッタ法、熱ＣＶＤ法、プラズマＣＶＤ法、光化
    学ＣＶＤ法、液相成長法のうち１つ以上によって堆積さ
    れる請求項１および請求項２記載の半導体装置の製造方
    法。
  5. 【請求項５】 弗素化合物ガスが、弗化炭化水素化合物
    および弗化硫黄化合物のうち１つ以上からなる請求項１
    および請求項２記載の半導体装置の製造方法。
  6. 【請求項６】 有機シリコン化合物が、有機シロキサン
    および有機シランのうち１つである請求項１および請求
    項２記載の半導体装置の製造方法。
  7. 【請求項７】 酸化性ガスが、オゾン、酸素、亜酸化二
    窒素、水蒸気のうち１つ以上からなる請求項１および請
    求項２記載の半導体装置の製造方法。
  8. 【請求項８】 有機シリコン化合物ガスおよび酸化性ガ
    スをソースガスとするＣＶＤ法が、常圧ＣＶＤ法、加圧
    ＣＶＤ法、減圧ＣＶＤ法のうち１つである請求項１およ
    び請求項２記載の半導体装置の製造方法。
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