JPH06196573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196573A JPH06196573A JP34393392A JP34393392A JPH06196573A JP H06196573 A JPH06196573 A JP H06196573A JP 34393392 A JP34393392 A JP 34393392A JP 34393392 A JP34393392 A JP 34393392A JP H06196573 A JPH06196573 A JP H06196573A
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- Japan
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- forming
- oxide film
- semiconductor device
- insulating film
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法のうち層間
膜の平坦化に関するものであり、より信頼性の高い製造
方法を提供するものである。 【構成】 MOSトランジスタのフローティングゲート
電極13に接続するアルミ配線15形成後、TEOSと
O2をソースガスとするプラズマCVDによる第1のS
iO2層間絶縁膜16を堆積する。そして、水素ガスを
含む雰囲気中で熱処理を行った後、Arスパッタエッチ
によって平坦化を行い、TEOSとO2をソースガスと
するプラズマCVDによる第2のSiO2層間絶縁膜1
7を堆積する。 【効果】 層間絶縁膜の平坦化をドライエッチングによ
って行う際に、第1の層間膜を形成後、熱処理によって
層間膜の絶縁性を向上させることによって、ドライエッ
チングによるフローティングゲートの破壊なく平坦化を
行うことができる。
膜の平坦化に関するものであり、より信頼性の高い製造
方法を提供するものである。 【構成】 MOSトランジスタのフローティングゲート
電極13に接続するアルミ配線15形成後、TEOSと
O2をソースガスとするプラズマCVDによる第1のS
iO2層間絶縁膜16を堆積する。そして、水素ガスを
含む雰囲気中で熱処理を行った後、Arスパッタエッチ
によって平坦化を行い、TEOSとO2をソースガスと
するプラズマCVDによる第2のSiO2層間絶縁膜1
7を堆積する。 【効果】 層間絶縁膜の平坦化をドライエッチングによ
って行う際に、第1の層間膜を形成後、熱処理によって
層間膜の絶縁性を向上させることによって、ドライエッ
チングによるフローティングゲートの破壊なく平坦化を
行うことができる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法の
うち、多層配線形成時の層間絶縁膜の平坦化に関するも
のである。
うち、多層配線形成時の層間絶縁膜の平坦化に関するも
のである。
【0002】
【従来の技術】半導体集積回路の高集積化に伴う微細化
によってアルミ配線のアスペクト比(高さ/スペース)
が0.5以上になると、CVD法による単層の層間絶縁膜
では十分に平坦化を行うことができず、層間絶縁膜上の
段差及びアルミ配線間のボイドによって2層目のアルミ
配線の信頼性が著しく低下する。従って、多層配線の層
間絶縁膜を形成する場合においては、プラズマ化学気相
成長法(CVD)によるSiO2膜の堆積とドライエッ
チングによる全面エッチバックを組み合わせて形成して
いる。その例について図5を用いて説明する。図5−
(a)に示されるようにアルミ配線15形成後、TEO
S[Si(OC2H5)4]と酸素(O2)を含む反応ガス
を用いたプラズマCVD法によって1層目の層間絶縁膜
16を形成する。次に、ドライエッチングによって平坦
化を行い(図5−(b))、2層目の層間絶縁膜17を
堆積する(図5−(b))。図5において、11はシリ
コン基板、12はゲート酸化膜、13はフローティング
ゲート電極、14はBPSG層間絶縁膜である。
によってアルミ配線のアスペクト比(高さ/スペース)
が0.5以上になると、CVD法による単層の層間絶縁膜
では十分に平坦化を行うことができず、層間絶縁膜上の
段差及びアルミ配線間のボイドによって2層目のアルミ
配線の信頼性が著しく低下する。従って、多層配線の層
間絶縁膜を形成する場合においては、プラズマ化学気相
成長法(CVD)によるSiO2膜の堆積とドライエッ
チングによる全面エッチバックを組み合わせて形成して
いる。その例について図5を用いて説明する。図5−
(a)に示されるようにアルミ配線15形成後、TEO
S[Si(OC2H5)4]と酸素(O2)を含む反応ガス
を用いたプラズマCVD法によって1層目の層間絶縁膜
16を形成する。次に、ドライエッチングによって平坦
化を行い(図5−(b))、2層目の層間絶縁膜17を
堆積する(図5−(b))。図5において、11はシリ
コン基板、12はゲート酸化膜、13はフローティング
ゲート電極、14はBPSG層間絶縁膜である。
【0003】
【発明が解決しようとする課題】しかしながら、非常に
薄いゲート酸化膜(≦10nm)を有するMOSトラン
ジスタにおいては、ゲート電極13がフローティングと
なっている場合、ドライエッチング時のプラズマダメー
ジによってゲート酸化膜12が破壊されるという問題が
ある。このゲート破壊の1例として、アルミ配線15の
ドライエッチングについて、図6を用いて説明する。
薄いゲート酸化膜(≦10nm)を有するMOSトラン
ジスタにおいては、ゲート電極13がフローティングと
なっている場合、ドライエッチング時のプラズマダメー
ジによってゲート酸化膜12が破壊されるという問題が
ある。このゲート破壊の1例として、アルミ配線15の
ドライエッチングについて、図6を用いて説明する。
【0004】図6は、フローティングゲート電極13に
接続しているアルミ配線15のエッチング終了直前の断
面図を示している。図6の示すように、オーバーエッチ
ング時にはアルミ配線の側面からプラズマから発生した
イオン電流及び電子電流23が流入する。そのため、ゲ
ート電極13に電圧が発生し、ゲート酸化膜12中をト
ンネル電流が流れることによってゲート酸化膜12が破
壊される。
接続しているアルミ配線15のエッチング終了直前の断
面図を示している。図6の示すように、オーバーエッチ
ング時にはアルミ配線の側面からプラズマから発生した
イオン電流及び電子電流23が流入する。そのため、ゲ
ート電極13に電圧が発生し、ゲート酸化膜12中をト
ンネル電流が流れることによってゲート酸化膜12が破
壊される。
【0005】一方、本発明者らは配線が絶縁膜によって
覆われている場合においても、プラズマからのダメージ
によってゲート破壊が発生することを見いだした。図5
で示される工程で作成したサンプルにおいて、ゲート酸
化膜12の耐圧を測定した結果を図7に示す。図7は、
フローティングゲート電極13に接続しているアルミ配
線15の長さとゲート破壊率の層間膜種依存性を示して
いる。これより、図5−(b)のようにアルミ配線15
を絶縁膜16が覆っている場合においても、Arスパッ
タエッチ処理を行なうことによってゲート破壊が発生し
ていることがわかる。また、常圧CVDによって堆積し
たSiO2に比べ、TEOSをソースガスとしたプラズ
マCVDによるSiO217の方が不良率が大きいこと
がわかる。この絶縁膜種によるゲート破壊の差は、層間
膜の絶縁性の差によるものである。
覆われている場合においても、プラズマからのダメージ
によってゲート破壊が発生することを見いだした。図5
で示される工程で作成したサンプルにおいて、ゲート酸
化膜12の耐圧を測定した結果を図7に示す。図7は、
フローティングゲート電極13に接続しているアルミ配
線15の長さとゲート破壊率の層間膜種依存性を示して
いる。これより、図5−(b)のようにアルミ配線15
を絶縁膜16が覆っている場合においても、Arスパッ
タエッチ処理を行なうことによってゲート破壊が発生し
ていることがわかる。また、常圧CVDによって堆積し
たSiO2に比べ、TEOSをソースガスとしたプラズ
マCVDによるSiO217の方が不良率が大きいこと
がわかる。この絶縁膜種によるゲート破壊の差は、層間
膜の絶縁性の差によるものである。
【0006】このアルミ配線を層間絶縁膜が覆っている
時のゲート破壊について図4を用いて説明する。
時のゲート破壊について図4を用いて説明する。
【0007】図4−(a)においては、MOSトランジ
スタのフローティングゲート電極13に接続するアルミ
配線15上にプラズマSiO2膜16が堆積されてい
る。平坦化のためにドライエッチングを行うと、プラズ
マからのイオン電流によってプラズマSiO2表面19
に正の電荷が蓄積する。その正の電荷に誘起されて、図
4−(a)のように電荷が蓄積される。ここで、ゲート
酸化膜12とBPSG層間絶縁膜14を挟むシリコン基
板11とアルミ配線15によるコンデンサーをC1、プ
ラズマSiO216を挟むアルミ配線15とプラズマSi
O2表面19によるコンデンサーをC2とすると、図4
−(a)の等価回路は図4−(b)となる。プラズマS
iO2表面19の正の電荷によって各容量C1,C2に
それぞれ電圧V1,V2が発生し、電流Iが流れる。こ
の電流Iは層間絶縁膜の絶縁性によってきまり、この電
流がゲート酸化膜中を流れることによって、ゲート破壊
にいたる。
スタのフローティングゲート電極13に接続するアルミ
配線15上にプラズマSiO2膜16が堆積されてい
る。平坦化のためにドライエッチングを行うと、プラズ
マからのイオン電流によってプラズマSiO2表面19
に正の電荷が蓄積する。その正の電荷に誘起されて、図
4−(a)のように電荷が蓄積される。ここで、ゲート
酸化膜12とBPSG層間絶縁膜14を挟むシリコン基
板11とアルミ配線15によるコンデンサーをC1、プ
ラズマSiO216を挟むアルミ配線15とプラズマSi
O2表面19によるコンデンサーをC2とすると、図4
−(a)の等価回路は図4−(b)となる。プラズマS
iO2表面19の正の電荷によって各容量C1,C2に
それぞれ電圧V1,V2が発生し、電流Iが流れる。こ
の電流Iは層間絶縁膜の絶縁性によってきまり、この電
流がゲート酸化膜中を流れることによって、ゲート破壊
にいたる。
【0008】以上のように、アルミ電極15が絶縁膜1
6で覆われている場合においても、平坦化のためのドラ
イエッチング中に層間絶縁膜中を電流が流れることによ
ってゲート破壊が発生する。特に、TEOSをソースガ
スとするプラズマCVDで形成されたSiO2膜は高温
で成膜した場合に比べ絶縁性が悪いため、アルミ配線間
の層間絶縁膜平坦化のためのドライエッチングによって
のゲート酸化膜の破壊が顕著になる。
6で覆われている場合においても、平坦化のためのドラ
イエッチング中に層間絶縁膜中を電流が流れることによ
ってゲート破壊が発生する。特に、TEOSをソースガ
スとするプラズマCVDで形成されたSiO2膜は高温
で成膜した場合に比べ絶縁性が悪いため、アルミ配線間
の層間絶縁膜平坦化のためのドライエッチングによって
のゲート酸化膜の破壊が顕著になる。
【0009】本発明は上記問題点に鑑み、金属配線の層
間絶縁膜をゲート酸化膜の破壊なく平坦化することので
きる半導体装置の製造方法を提供する。
間絶縁膜をゲート酸化膜の破壊なく平坦化することので
きる半導体装置の製造方法を提供する。
【0010】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、フローティングゲートを有するの半導体
装置の製造方法において、配線を形成後、第1の層間絶
縁膜としてシリコン酸化膜をプラズマCVDで形成し、
ドライエッチングによる平坦化を行なう前に熱処理を行
い第1の層間絶縁膜の絶縁性を向上させる。その後、ド
ライエッチイングによって平坦化し、第2の層間絶縁膜
を堆積する。
めに本発明は、フローティングゲートを有するの半導体
装置の製造方法において、配線を形成後、第1の層間絶
縁膜としてシリコン酸化膜をプラズマCVDで形成し、
ドライエッチングによる平坦化を行なう前に熱処理を行
い第1の層間絶縁膜の絶縁性を向上させる。その後、ド
ライエッチイングによって平坦化し、第2の層間絶縁膜
を堆積する。
【0011】
【作用】本発明は上記した構成によれば、たとえばTE
OSと酸素(O2)を含むガスを用いたプラズマCVD
によって配線上にSiO2膜を形成する。その後、水素
雰囲気中等で熱処理を行う。従って、SiO2中のダン
グリングボンド等は水素でターミネイトされ、プラズマ
に対する絶縁性が向上し、その後の平坦化のためのドラ
イエッチングを行ってもゲート酸化膜の破壊は発生しな
い。そして、1層目と同様に2層目の絶縁膜を形成す
る。
OSと酸素(O2)を含むガスを用いたプラズマCVD
によって配線上にSiO2膜を形成する。その後、水素
雰囲気中等で熱処理を行う。従って、SiO2中のダン
グリングボンド等は水素でターミネイトされ、プラズマ
に対する絶縁性が向上し、その後の平坦化のためのドラ
イエッチングを行ってもゲート酸化膜の破壊は発生しな
い。そして、1層目と同様に2層目の絶縁膜を形成す
る。
【0012】
【実施例】以下、本発明の半導体装置の製造方法の一実
施例について説明する。
施例について説明する。
【0013】(第1の実施例)図1(a)〜(c)は、
本発明の第1の実施例の半導体装置の製造方法を示す工
程断面図である。図1において、11はシリコン基板、
12はゲート酸化膜、13はフローティングゲート電
極、14はBPSG層間絶縁膜、15はアルミ配線、1
6は1層目のTEOSとO2をソースガスとするプラズ
マSiO2膜、17は2層目のTEOSとO2をソースガ
スとするプラズマSiO2膜、18は熱処理によって絶
縁性の向上したSiO2である。
本発明の第1の実施例の半導体装置の製造方法を示す工
程断面図である。図1において、11はシリコン基板、
12はゲート酸化膜、13はフローティングゲート電
極、14はBPSG層間絶縁膜、15はアルミ配線、1
6は1層目のTEOSとO2をソースガスとするプラズ
マSiO2膜、17は2層目のTEOSとO2をソースガ
スとするプラズマSiO2膜、18は熱処理によって絶
縁性の向上したSiO2である。
【0014】図1−(a)に示すように、MOSトラン
ジスタのフローティングゲート13に達するアルミ配線
15を形成後、TEOS/HeガスとO2をソースガス
とするプラズマCVDによってSiO2膜16を400
〜600nm堆積する。
ジスタのフローティングゲート13に達するアルミ配線
15を形成後、TEOS/HeガスとO2をソースガス
とするプラズマCVDによってSiO2膜16を400
〜600nm堆積する。
【0015】次に、約400゜Cの水素(H2)雰囲気中
で30分間熱処理を行なう。この水素シンターによっ
て、プラズマSiO2膜16中のダングリングボンド等
は水素によってターミネイトされ、プラズマに対する絶
縁性が向上する。引き続き、図1ー(b)に示すように
Ar(アルゴン)ガスのスパッタエッチによって100
〜300nm程度のエッチングを行い平坦化した後、図
1ー(c)に示すように2層目のプラズマCVD−Si
O2膜17を堆積する。
で30分間熱処理を行なう。この水素シンターによっ
て、プラズマSiO2膜16中のダングリングボンド等
は水素によってターミネイトされ、プラズマに対する絶
縁性が向上する。引き続き、図1ー(b)に示すように
Ar(アルゴン)ガスのスパッタエッチによって100
〜300nm程度のエッチングを行い平坦化した後、図
1ー(c)に示すように2層目のプラズマCVD−Si
O2膜17を堆積する。
【0016】以上のように本発明は層間絶縁膜の平坦化
をドライエッチングによって行う際に、第1の層間絶縁
膜を形成後、熱処理によって層間絶縁膜の絶縁性を向上
させることによって、ドライエッチングによるフローテ
ィングゲートの破壊なく平坦化を行うことができる。
をドライエッチングによって行う際に、第1の層間絶縁
膜を形成後、熱処理によって層間絶縁膜の絶縁性を向上
させることによって、ドライエッチングによるフローテ
ィングゲートの破壊なく平坦化を行うことができる。
【0017】なお、本実施例において熱処理を水素雰囲
気中で行なったが、窒素、アルゴン等の雰囲気中で行な
ってもダングリングボンドは減少し、絶縁性は向上す
る。
気中で行なったが、窒素、アルゴン等の雰囲気中で行な
ってもダングリングボンドは減少し、絶縁性は向上す
る。
【0018】(第2の実施例)図2は、本発明の第2の
実施例の半導体装置の製造方法を示す工程断面図であ
る。図2において、20は窒化シリコン膜(SiN)で
あり、他は第1の実施例と同様である。図2−(a)に
示すように、MOSトランジスタのフローティングゲー
ト13に達するアルミ配線15を形成後、SiH4(シ
ラン)、N2(窒素)、NH3(アンモニア)をソースガ
スとするプラズマCVDによって窒化シリコン膜(Si
N)を50〜200nm堆積する。次に、TEOS/H
eガスとO 2をソースガスとするプラズマCVDによっ
てSiO2膜16を200〜600nm堆積し、図2ー
(b)に示すようにAr(アルゴン)ガスのスパッタエ
ッチよる100〜300nm程度のエッチングを行い平
坦化する。次に、図2ー(c)に示すように2層目のプ
ラズマSiO2膜を堆積する。
実施例の半導体装置の製造方法を示す工程断面図であ
る。図2において、20は窒化シリコン膜(SiN)で
あり、他は第1の実施例と同様である。図2−(a)に
示すように、MOSトランジスタのフローティングゲー
ト13に達するアルミ配線15を形成後、SiH4(シ
ラン)、N2(窒素)、NH3(アンモニア)をソースガ
スとするプラズマCVDによって窒化シリコン膜(Si
N)を50〜200nm堆積する。次に、TEOS/H
eガスとO 2をソースガスとするプラズマCVDによっ
てSiO2膜16を200〜600nm堆積し、図2ー
(b)に示すようにAr(アルゴン)ガスのスパッタエ
ッチよる100〜300nm程度のエッチングを行い平
坦化する。次に、図2ー(c)に示すように2層目のプ
ラズマSiO2膜を堆積する。
【0019】以上ように、層間絶縁膜の平坦化をドライ
エッチングによって行う際に、第1の層間絶縁膜をTE
OSを用いたSiO2膜16に比べ絶縁性の優れるSi
N膜20とプラズマTEOSーSiO2膜を積層するこ
とによって、層間絶縁膜中を電流が流れることを防ぐこ
とができる。
エッチングによって行う際に、第1の層間絶縁膜をTE
OSを用いたSiO2膜16に比べ絶縁性の優れるSi
N膜20とプラズマTEOSーSiO2膜を積層するこ
とによって、層間絶縁膜中を電流が流れることを防ぐこ
とができる。
【0020】(第3の実施例)図3は、本発明の第3の
実施例の半導体装置の製造方法を示す工程断面図であ
る。図3において、21はアルミ配線形成用のレジス
ト、22はスクライブ領域であり、その他は第1の実施
例と同様である。図3−(a)に示すように、MOSト
ランジスタのフローティングゲート13に達するように
アルミ膜15が堆積され、アルミ配線形成用のレジスト
がパターニングされている。この時、コンタクトホール
開孔と同時にスクライブ領域も開孔されており、本発明
においては、スクライブ領域上にもアルミ膜が残るよう
にレジストを形成する。次に、図3−(b)に示される
ように通常のドライエッチングによってアルミ配線を形
成し、第1の層間絶縁膜を堆積する。その後、第1の実
施例のようにArスパッタエッチによる平坦化、プラズ
マSiO2膜の堆積を行なう。
実施例の半導体装置の製造方法を示す工程断面図であ
る。図3において、21はアルミ配線形成用のレジス
ト、22はスクライブ領域であり、その他は第1の実施
例と同様である。図3−(a)に示すように、MOSト
ランジスタのフローティングゲート13に達するように
アルミ膜15が堆積され、アルミ配線形成用のレジスト
がパターニングされている。この時、コンタクトホール
開孔と同時にスクライブ領域も開孔されており、本発明
においては、スクライブ領域上にもアルミ膜が残るよう
にレジストを形成する。次に、図3−(b)に示される
ように通常のドライエッチングによってアルミ配線を形
成し、第1の層間絶縁膜を堆積する。その後、第1の実
施例のようにArスパッタエッチによる平坦化、プラズ
マSiO2膜の堆積を行なう。
【0021】この平坦化のドライエッチング時に絶縁膜
中を電流が流れアルミ配線に電荷が蓄積することによっ
てゲート酸化膜に電圧が印加される。しかし、スクライ
ブ領域に残るアルミ膜の面積、すなわち図3中のtの長
さを最適化することによってスクライブ領域より流入す
る電荷量を制御し、ゲート酸化膜の両端に印可される電
圧をゲート破壊電圧以下にすることができる。
中を電流が流れアルミ配線に電荷が蓄積することによっ
てゲート酸化膜に電圧が印加される。しかし、スクライ
ブ領域に残るアルミ膜の面積、すなわち図3中のtの長
さを最適化することによってスクライブ領域より流入す
る電荷量を制御し、ゲート酸化膜の両端に印可される電
圧をゲート破壊電圧以下にすることができる。
【0022】以上のように層間絶縁膜の平坦化をドライ
エッチングによって行う際に、スクライブ領域より流入
する電荷量を最適化することによってゲート酸化膜の破
壊を防止できる。
エッチングによって行う際に、スクライブ領域より流入
する電荷量を最適化することによってゲート酸化膜の破
壊を防止できる。
【0023】なお、各実施例において16はTEOSと
O2をソースガスとするプラズマCVDによる絶縁膜と
したが、たとえばTEOSとO3(オゾン)をソースガ
スとするCVD法による絶縁膜でもよい。15はアルミ
配線としたが、アルミ合金、タングステン(W)、銅
(Cu)等の金属配線でもよい。
O2をソースガスとするプラズマCVDによる絶縁膜と
したが、たとえばTEOSとO3(オゾン)をソースガ
スとするCVD法による絶縁膜でもよい。15はアルミ
配線としたが、アルミ合金、タングステン(W)、銅
(Cu)等の金属配線でもよい。
【図1】本発明の第1の実施例を示す工程断面図
【図2】本発明の第2の実施例を示す工程断面図
【図3】本発明の第3の実施例を示す工程断面図
【図4】アルミ配線が絶縁膜で覆われているときゲート
破壊の説明図
破壊の説明図
【図5】従来例を示す工程断面図
【図6】アルミ配線エッチング時のゲート破壊の説明図
【図7】アルミ配線が絶縁膜で覆われているときのAr
スパッタエッチングによるゲート破壊率とフローティン
グ配線長さの関係
スパッタエッチングによるゲート破壊率とフローティン
グ配線長さの関係
11 シリコン基板 12 ゲート酸化膜 13 フローティングゲート電極 14 BPSG層間絶縁膜 15 アルミ配線 16 TEOSとO2をソースガスとする第1のプラズ
マSiO2膜 17 TEOSとO2をソースガスとする第2のプラズ
マSiO2膜 18 熱処理によって絶縁性の向上した第1のプラズマ
SiO2膜 19 第1のプラズマSiO2膜の表面 20 窒化シリコン膜 21 アルミ配線形成用レジスト 22 スクライブ領域 23 プラズマから発生するイオン電流及び電子電流
マSiO2膜 17 TEOSとO2をソースガスとする第2のプラズ
マSiO2膜 18 熱処理によって絶縁性の向上した第1のプラズマ
SiO2膜 19 第1のプラズマSiO2膜の表面 20 窒化シリコン膜 21 アルミ配線形成用レジスト 22 スクライブ領域 23 プラズマから発生するイオン電流及び電子電流
Claims (4)
- 【請求項1】半導体集積回路がフローティングゲート電
極に接続する金属配線を有する半導体装置の製造方法に
おいて、前記金属配線形成後、第1のシリコン酸化膜を
プラズマCVDによって堆積する工程と、熱処理によっ
て第1のシリコン酸化膜の絶縁性を向上させる工程と、
ドライエッチングによって全面をエッチングする工程
と、第2のシリコン酸化膜を堆積する工程よりなる半導
体装置の製造方法。 - 【請求項2】熱処理を水素ガスを含む雰囲気中で行うこ
とを特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】半導体集積回路がフローティングゲート電
極に接続する金属配線を有する場合において、前記金属
配線形成後、窒化シリコン膜を堆積する工程と、プラズ
マCVDによって第1の シリコン酸化膜を堆積する工
程と、ドライエッチングによって全面をエッチングする
工程と、第2のシリコン酸化膜を堆積する工程よりなる
半導体装置の製造方法。 - 【請求項4】半導体集積回路がフローティングゲート電
極を有する場合において、前記フローティング電極を含
む下部電極に達するコンタクトホールを開孔する工程
と、前記コンタクトホール内部を含む半導体基板全面に
金属膜を形成する工程と、前記金属膜上にレジストによ
って配線パターンを形成する際に同時にスクライブ領域
上にもマスク材料を形成する工程と、ドライエッチング
によって金属配線を形成する工程よりなる半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34393392A JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34393392A JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06196573A true JPH06196573A (ja) | 1994-07-15 |
Family
ID=18365373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34393392A Pending JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06196573A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5747385A (en) * | 1995-07-28 | 1998-05-05 | Nec Corporation | Method of planarizing interlayer dielectric |
CN1306595C (zh) * | 2003-08-28 | 2007-03-21 | 力晶半导体股份有限公司 | 自动对准金属硅化物制造方法 |
KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
-
1992
- 1992-12-24 JP JP34393392A patent/JPH06196573A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5747385A (en) * | 1995-07-28 | 1998-05-05 | Nec Corporation | Method of planarizing interlayer dielectric |
KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
CN1306595C (zh) * | 2003-08-28 | 2007-03-21 | 力晶半导体股份有限公司 | 自动对准金属硅化物制造方法 |
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