JPH06196573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196573A JPH06196573A JP34393392A JP34393392A JPH06196573A JP H06196573 A JPH06196573 A JP H06196573A JP 34393392 A JP34393392 A JP 34393392A JP 34393392 A JP34393392 A JP 34393392A JP H06196573 A JPH06196573 A JP H06196573A
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- forming
- oxide film
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- insulating film
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法のうち層間
膜の平坦化に関するものであり、より信頼性の高い製造
方法を提供するものである。 【構成】 ＭＯＳトランジスタのフローティングゲート
電極１３に接続するアルミ配線１５形成後、ＴＥＯＳと
Ｏ2をソースガスとするプラズマＣＶＤによる第１のＳ
ｉＯ2層間絶縁膜１６を堆積する。そして、水素ガスを
含む雰囲気中で熱処理を行った後、Ａｒスパッタエッチ
によって平坦化を行い、ＴＥＯＳとＯ2をソースガスと
するプラズマＣＶＤによる第２のＳｉＯ2層間絶縁膜１
７を堆積する。 【効果】 層間絶縁膜の平坦化をドライエッチングによ
って行う際に、第１の層間膜を形成後、熱処理によって
層間膜の絶縁性を向上させることによって、ドライエッ
チングによるフローティングゲートの破壊なく平坦化を
行うことができる。
膜の平坦化に関するものであり、より信頼性の高い製造
方法を提供するものである。 【構成】 ＭＯＳトランジスタのフローティングゲート
電極１３に接続するアルミ配線１５形成後、ＴＥＯＳと
Ｏ2をソースガスとするプラズマＣＶＤによる第１のＳ
ｉＯ2層間絶縁膜１６を堆積する。そして、水素ガスを
含む雰囲気中で熱処理を行った後、Ａｒスパッタエッチ
によって平坦化を行い、ＴＥＯＳとＯ2をソースガスと
するプラズマＣＶＤによる第２のＳｉＯ2層間絶縁膜１
７を堆積する。 【効果】 層間絶縁膜の平坦化をドライエッチングによ
って行う際に、第１の層間膜を形成後、熱処理によって
層間膜の絶縁性を向上させることによって、ドライエッ
チングによるフローティングゲートの破壊なく平坦化を
行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法の
うち、多層配線形成時の層間絶縁膜の平坦化に関するも
のである。
うち、多層配線形成時の層間絶縁膜の平坦化に関するも
のである。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴う微細化
によってアルミ配線のアスペクト比（高さ／スペース）
が0.5以上になると、ＣＶＤ法による単層の層間絶縁膜
では十分に平坦化を行うことができず、層間絶縁膜上の
段差及びアルミ配線間のボイドによって２層目のアルミ
配線の信頼性が著しく低下する。従って、多層配線の層
間絶縁膜を形成する場合においては、プラズマ化学気相
成長法（ＣＶＤ）によるＳｉＯ2膜の堆積とドライエッ
チングによる全面エッチバックを組み合わせて形成して
いる。その例について図５を用いて説明する。図５−
（ａ）に示されるようにアルミ配線１５形成後、ＴＥＯ
Ｓ［Ｓｉ（ＯＣ2Ｈ5）4］と酸素（Ｏ2）を含む反応ガス
を用いたプラズマＣＶＤ法によって１層目の層間絶縁膜
１６を形成する。次に、ドライエッチングによって平坦
化を行い（図５−（ｂ））、２層目の層間絶縁膜１７を
堆積する（図５−（ｂ））。図５において、１１はシリ
コン基板、１２はゲート酸化膜、１３はフローティング
ゲート電極、１４はＢＰＳＧ層間絶縁膜である。
によってアルミ配線のアスペクト比（高さ／スペース）
が0.5以上になると、ＣＶＤ法による単層の層間絶縁膜
では十分に平坦化を行うことができず、層間絶縁膜上の
段差及びアルミ配線間のボイドによって２層目のアルミ
配線の信頼性が著しく低下する。従って、多層配線の層
間絶縁膜を形成する場合においては、プラズマ化学気相
成長法（ＣＶＤ）によるＳｉＯ2膜の堆積とドライエッ
チングによる全面エッチバックを組み合わせて形成して
いる。その例について図５を用いて説明する。図５−
（ａ）に示されるようにアルミ配線１５形成後、ＴＥＯ
Ｓ［Ｓｉ（ＯＣ2Ｈ5）4］と酸素（Ｏ2）を含む反応ガス
を用いたプラズマＣＶＤ法によって１層目の層間絶縁膜
１６を形成する。次に、ドライエッチングによって平坦
化を行い（図５−（ｂ））、２層目の層間絶縁膜１７を
堆積する（図５−（ｂ））。図５において、１１はシリ
コン基板、１２はゲート酸化膜、１３はフローティング
ゲート電極、１４はＢＰＳＧ層間絶縁膜である。
【０００３】
【発明が解決しようとする課題】しかしながら、非常に
薄いゲート酸化膜（≦１０ｎｍ）を有するＭＯＳトラン
ジスタにおいては、ゲート電極１３がフローティングと
なっている場合、ドライエッチング時のプラズマダメー
ジによってゲート酸化膜１２が破壊されるという問題が
ある。このゲート破壊の１例として、アルミ配線１５の
ドライエッチングについて、図６を用いて説明する。
薄いゲート酸化膜（≦１０ｎｍ）を有するＭＯＳトラン
ジスタにおいては、ゲート電極１３がフローティングと
なっている場合、ドライエッチング時のプラズマダメー
ジによってゲート酸化膜１２が破壊されるという問題が
ある。このゲート破壊の１例として、アルミ配線１５の
ドライエッチングについて、図６を用いて説明する。
【０００４】図６は、フローティングゲート電極１３に
接続しているアルミ配線１５のエッチング終了直前の断
面図を示している。図６の示すように、オーバーエッチ
ング時にはアルミ配線の側面からプラズマから発生した
イオン電流及び電子電流２３が流入する。そのため、ゲ
ート電極１３に電圧が発生し、ゲート酸化膜１２中をト
ンネル電流が流れることによってゲート酸化膜１２が破
壊される。
接続しているアルミ配線１５のエッチング終了直前の断
面図を示している。図６の示すように、オーバーエッチ
ング時にはアルミ配線の側面からプラズマから発生した
イオン電流及び電子電流２３が流入する。そのため、ゲ
ート電極１３に電圧が発生し、ゲート酸化膜１２中をト
ンネル電流が流れることによってゲート酸化膜１２が破
壊される。
【０００５】一方、本発明者らは配線が絶縁膜によって
覆われている場合においても、プラズマからのダメージ
によってゲート破壊が発生することを見いだした。図５
で示される工程で作成したサンプルにおいて、ゲート酸
化膜１２の耐圧を測定した結果を図７に示す。図７は、
フローティングゲート電極１３に接続しているアルミ配
線１５の長さとゲート破壊率の層間膜種依存性を示して
いる。これより、図５−（ｂ）のようにアルミ配線１５
を絶縁膜１６が覆っている場合においても、Ａｒスパッ
タエッチ処理を行なうことによってゲート破壊が発生し
ていることがわかる。また、常圧ＣＶＤによって堆積し
たＳｉＯ2に比べ、ＴＥＯＳをソースガスとしたプラズ
マＣＶＤによるＳｉＯ2１７の方が不良率が大きいこと
がわかる。この絶縁膜種によるゲート破壊の差は、層間
膜の絶縁性の差によるものである。
覆われている場合においても、プラズマからのダメージ
によってゲート破壊が発生することを見いだした。図５
で示される工程で作成したサンプルにおいて、ゲート酸
化膜１２の耐圧を測定した結果を図７に示す。図７は、
フローティングゲート電極１３に接続しているアルミ配
線１５の長さとゲート破壊率の層間膜種依存性を示して
いる。これより、図５−（ｂ）のようにアルミ配線１５
を絶縁膜１６が覆っている場合においても、Ａｒスパッ
タエッチ処理を行なうことによってゲート破壊が発生し
ていることがわかる。また、常圧ＣＶＤによって堆積し
たＳｉＯ2に比べ、ＴＥＯＳをソースガスとしたプラズ
マＣＶＤによるＳｉＯ2１７の方が不良率が大きいこと
がわかる。この絶縁膜種によるゲート破壊の差は、層間
膜の絶縁性の差によるものである。
【０００６】このアルミ配線を層間絶縁膜が覆っている
時のゲート破壊について図４を用いて説明する。
時のゲート破壊について図４を用いて説明する。
【０００７】図４−（ａ）においては、ＭＯＳトランジ
スタのフローティングゲート電極１３に接続するアルミ
配線１５上にプラズマＳｉＯ2膜１６が堆積されてい
る。平坦化のためにドライエッチングを行うと、プラズ
マからのイオン電流によってプラズマＳｉＯ2表面１９
に正の電荷が蓄積する。その正の電荷に誘起されて、図
４−（ａ）のように電荷が蓄積される。ここで、ゲート
酸化膜１２とＢＰＳＧ層間絶縁膜１４を挟むシリコン基
板１１とアルミ配線１５によるコンデンサーをＣ１、プ
ラズマＳiＯ2１６を挟むアルミ配線１５とプラズマＳｉ
Ｏ2表面１９によるコンデンサーをＣ２とすると、図４
−（ａ）の等価回路は図４−（ｂ）となる。プラズマＳ
ｉＯ2表面１９の正の電荷によって各容量Ｃ１，Ｃ２に
それぞれ電圧Ｖ１，Ｖ２が発生し、電流Ｉが流れる。こ
の電流Ｉは層間絶縁膜の絶縁性によってきまり、この電
流がゲート酸化膜中を流れることによって、ゲート破壊
にいたる。
スタのフローティングゲート電極１３に接続するアルミ
配線１５上にプラズマＳｉＯ2膜１６が堆積されてい
る。平坦化のためにドライエッチングを行うと、プラズ
マからのイオン電流によってプラズマＳｉＯ2表面１９
に正の電荷が蓄積する。その正の電荷に誘起されて、図
４−（ａ）のように電荷が蓄積される。ここで、ゲート
酸化膜１２とＢＰＳＧ層間絶縁膜１４を挟むシリコン基
板１１とアルミ配線１５によるコンデンサーをＣ１、プ
ラズマＳiＯ2１６を挟むアルミ配線１５とプラズマＳｉ
Ｏ2表面１９によるコンデンサーをＣ２とすると、図４
−（ａ）の等価回路は図４−（ｂ）となる。プラズマＳ
ｉＯ2表面１９の正の電荷によって各容量Ｃ１，Ｃ２に
それぞれ電圧Ｖ１，Ｖ２が発生し、電流Ｉが流れる。こ
の電流Ｉは層間絶縁膜の絶縁性によってきまり、この電
流がゲート酸化膜中を流れることによって、ゲート破壊
にいたる。
【０００８】以上のように、アルミ電極１５が絶縁膜１
６で覆われている場合においても、平坦化のためのドラ
イエッチング中に層間絶縁膜中を電流が流れることによ
ってゲート破壊が発生する。特に、ＴＥＯＳをソースガ
スとするプラズマＣＶＤで形成されたＳｉＯ2膜は高温
で成膜した場合に比べ絶縁性が悪いため、アルミ配線間
の層間絶縁膜平坦化のためのドライエッチングによって
のゲート酸化膜の破壊が顕著になる。
６で覆われている場合においても、平坦化のためのドラ
イエッチング中に層間絶縁膜中を電流が流れることによ
ってゲート破壊が発生する。特に、ＴＥＯＳをソースガ
スとするプラズマＣＶＤで形成されたＳｉＯ2膜は高温
で成膜した場合に比べ絶縁性が悪いため、アルミ配線間
の層間絶縁膜平坦化のためのドライエッチングによって
のゲート酸化膜の破壊が顕著になる。
【０００９】本発明は上記問題点に鑑み、金属配線の層
間絶縁膜をゲート酸化膜の破壊なく平坦化することので
きる半導体装置の製造方法を提供する。
間絶縁膜をゲート酸化膜の破壊なく平坦化することので
きる半導体装置の製造方法を提供する。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、フローティングゲートを有するの半導体
装置の製造方法において、配線を形成後、第１の層間絶
縁膜としてシリコン酸化膜をプラズマＣＶＤで形成し、
ドライエッチングによる平坦化を行なう前に熱処理を行
い第１の層間絶縁膜の絶縁性を向上させる。その後、ド
ライエッチイングによって平坦化し、第２の層間絶縁膜
を堆積する。
めに本発明は、フローティングゲートを有するの半導体
装置の製造方法において、配線を形成後、第１の層間絶
縁膜としてシリコン酸化膜をプラズマＣＶＤで形成し、
ドライエッチングによる平坦化を行なう前に熱処理を行
い第１の層間絶縁膜の絶縁性を向上させる。その後、ド
ライエッチイングによって平坦化し、第２の層間絶縁膜
を堆積する。
【００１１】
【作用】本発明は上記した構成によれば、たとえばＴＥ
ＯＳと酸素（Ｏ2）を含むガスを用いたプラズマＣＶＤ
によって配線上にＳｉＯ2膜を形成する。その後、水素
雰囲気中等で熱処理を行う。従って、ＳｉＯ2中のダン
グリングボンド等は水素でターミネイトされ、プラズマ
に対する絶縁性が向上し、その後の平坦化のためのドラ
イエッチングを行ってもゲート酸化膜の破壊は発生しな
い。そして、１層目と同様に２層目の絶縁膜を形成す
る。
ＯＳと酸素（Ｏ2）を含むガスを用いたプラズマＣＶＤ
によって配線上にＳｉＯ2膜を形成する。その後、水素
雰囲気中等で熱処理を行う。従って、ＳｉＯ2中のダン
グリングボンド等は水素でターミネイトされ、プラズマ
に対する絶縁性が向上し、その後の平坦化のためのドラ
イエッチングを行ってもゲート酸化膜の破壊は発生しな
い。そして、１層目と同様に２層目の絶縁膜を形成す
る。
【００１２】
【実施例】以下、本発明の半導体装置の製造方法の一実
施例について説明する。
施例について説明する。
【００１３】（第１の実施例）図１（ａ）〜（ｃ）は、
本発明の第１の実施例の半導体装置の製造方法を示す工
程断面図である。図１において、１１はシリコン基板、
１２はゲート酸化膜、１３はフローティングゲート電
極、１４はＢＰＳＧ層間絶縁膜、１５はアルミ配線、１
６は１層目のＴＥＯＳとＯ2をソースガスとするプラズ
マＳｉＯ2膜、１７は２層目のＴＥＯＳとＯ2をソースガ
スとするプラズマＳｉＯ2膜、１８は熱処理によって絶
縁性の向上したＳｉＯ2である。
本発明の第１の実施例の半導体装置の製造方法を示す工
程断面図である。図１において、１１はシリコン基板、
１２はゲート酸化膜、１３はフローティングゲート電
極、１４はＢＰＳＧ層間絶縁膜、１５はアルミ配線、１
６は１層目のＴＥＯＳとＯ2をソースガスとするプラズ
マＳｉＯ2膜、１７は２層目のＴＥＯＳとＯ2をソースガ
スとするプラズマＳｉＯ2膜、１８は熱処理によって絶
縁性の向上したＳｉＯ2である。
【００１４】図１−（ａ）に示すように、ＭＯＳトラン
ジスタのフローティングゲート１３に達するアルミ配線
１５を形成後、ＴＥＯＳ／ＨｅガスとＯ2をソースガス
とするプラズマＣＶＤによってＳｉＯ2膜１６を４００
〜６００ｎｍ堆積する。
ジスタのフローティングゲート１３に達するアルミ配線
１５を形成後、ＴＥＯＳ／ＨｅガスとＯ2をソースガス
とするプラズマＣＶＤによってＳｉＯ2膜１６を４００
〜６００ｎｍ堆積する。
【００１５】次に、約４００゜Ｃの水素（Ｈ2）雰囲気中
で３０分間熱処理を行なう。この水素シンターによっ
て、プラズマＳｉＯ2膜１６中のダングリングボンド等
は水素によってターミネイトされ、プラズマに対する絶
縁性が向上する。引き続き、図１ー（ｂ）に示すように
Ａｒ（アルゴン）ガスのスパッタエッチによって１００
〜３００ｎｍ程度のエッチングを行い平坦化した後、図
１ー（ｃ）に示すように２層目のプラズマＣＶＤ−Ｓｉ
Ｏ2膜１７を堆積する。
で３０分間熱処理を行なう。この水素シンターによっ
て、プラズマＳｉＯ2膜１６中のダングリングボンド等
は水素によってターミネイトされ、プラズマに対する絶
縁性が向上する。引き続き、図１ー（ｂ）に示すように
Ａｒ（アルゴン）ガスのスパッタエッチによって１００
〜３００ｎｍ程度のエッチングを行い平坦化した後、図
１ー（ｃ）に示すように２層目のプラズマＣＶＤ−Ｓｉ
Ｏ2膜１７を堆積する。
【００１６】以上のように本発明は層間絶縁膜の平坦化
をドライエッチングによって行う際に、第１の層間絶縁
膜を形成後、熱処理によって層間絶縁膜の絶縁性を向上
させることによって、ドライエッチングによるフローテ
ィングゲートの破壊なく平坦化を行うことができる。
をドライエッチングによって行う際に、第１の層間絶縁
膜を形成後、熱処理によって層間絶縁膜の絶縁性を向上
させることによって、ドライエッチングによるフローテ
ィングゲートの破壊なく平坦化を行うことができる。
【００１７】なお、本実施例において熱処理を水素雰囲
気中で行なったが、窒素、アルゴン等の雰囲気中で行な
ってもダングリングボンドは減少し、絶縁性は向上す
る。
気中で行なったが、窒素、アルゴン等の雰囲気中で行な
ってもダングリングボンドは減少し、絶縁性は向上す
る。
【００１８】（第２の実施例）図２は、本発明の第２の
実施例の半導体装置の製造方法を示す工程断面図であ
る。図２において、２０は窒化シリコン膜（ＳｉＮ）で
あり、他は第１の実施例と同様である。図２−（ａ）に
示すように、ＭＯＳトランジスタのフローティングゲー
ト１３に達するアルミ配線１５を形成後、ＳｉＨ4（シ
ラン）、Ｎ2（窒素）、ＮＨ3（アンモニア）をソースガ
スとするプラズマＣＶＤによって窒化シリコン膜（Ｓｉ
Ｎ）を５０〜２００ｎｍ堆積する。次に、ＴＥＯＳ／Ｈ
ｅガスとＯ 2をソースガスとするプラズマＣＶＤによっ
てＳｉＯ2膜１６を２００〜６００ｎｍ堆積し、図２ー
（ｂ）に示すようにＡｒ（アルゴン）ガスのスパッタエ
ッチよる１００〜３００ｎｍ程度のエッチングを行い平
坦化する。次に、図２ー（ｃ）に示すように２層目のプ
ラズマＳｉＯ2膜を堆積する。
実施例の半導体装置の製造方法を示す工程断面図であ
る。図２において、２０は窒化シリコン膜（ＳｉＮ）で
あり、他は第１の実施例と同様である。図２−（ａ）に
示すように、ＭＯＳトランジスタのフローティングゲー
ト１３に達するアルミ配線１５を形成後、ＳｉＨ4（シ
ラン）、Ｎ2（窒素）、ＮＨ3（アンモニア）をソースガ
スとするプラズマＣＶＤによって窒化シリコン膜（Ｓｉ
Ｎ）を５０〜２００ｎｍ堆積する。次に、ＴＥＯＳ／Ｈ
ｅガスとＯ 2をソースガスとするプラズマＣＶＤによっ
てＳｉＯ2膜１６を２００〜６００ｎｍ堆積し、図２ー
（ｂ）に示すようにＡｒ（アルゴン）ガスのスパッタエ
ッチよる１００〜３００ｎｍ程度のエッチングを行い平
坦化する。次に、図２ー（ｃ）に示すように２層目のプ
ラズマＳｉＯ2膜を堆積する。
【００１９】以上ように、層間絶縁膜の平坦化をドライ
エッチングによって行う際に、第１の層間絶縁膜をＴＥ
ＯＳを用いたＳｉＯ2膜１６に比べ絶縁性の優れるＳｉ
Ｎ膜２０とプラズマＴＥＯＳーＳｉＯ2膜を積層するこ
とによって、層間絶縁膜中を電流が流れることを防ぐこ
とができる。
エッチングによって行う際に、第１の層間絶縁膜をＴＥ
ＯＳを用いたＳｉＯ2膜１６に比べ絶縁性の優れるＳｉ
Ｎ膜２０とプラズマＴＥＯＳーＳｉＯ2膜を積層するこ
とによって、層間絶縁膜中を電流が流れることを防ぐこ
とができる。
【００２０】（第３の実施例）図３は、本発明の第３の
実施例の半導体装置の製造方法を示す工程断面図であ
る。図３において、２１はアルミ配線形成用のレジス
ト、２２はスクライブ領域であり、その他は第１の実施
例と同様である。図３−（ａ）に示すように、ＭＯＳト
ランジスタのフローティングゲート１３に達するように
アルミ膜１５が堆積され、アルミ配線形成用のレジスト
がパターニングされている。この時、コンタクトホール
開孔と同時にスクライブ領域も開孔されており、本発明
においては、スクライブ領域上にもアルミ膜が残るよう
にレジストを形成する。次に、図３−（ｂ）に示される
ように通常のドライエッチングによってアルミ配線を形
成し、第１の層間絶縁膜を堆積する。その後、第１の実
施例のようにＡｒスパッタエッチによる平坦化、プラズ
マＳｉＯ2膜の堆積を行なう。
実施例の半導体装置の製造方法を示す工程断面図であ
る。図３において、２１はアルミ配線形成用のレジス
ト、２２はスクライブ領域であり、その他は第１の実施
例と同様である。図３−（ａ）に示すように、ＭＯＳト
ランジスタのフローティングゲート１３に達するように
アルミ膜１５が堆積され、アルミ配線形成用のレジスト
がパターニングされている。この時、コンタクトホール
開孔と同時にスクライブ領域も開孔されており、本発明
においては、スクライブ領域上にもアルミ膜が残るよう
にレジストを形成する。次に、図３−（ｂ）に示される
ように通常のドライエッチングによってアルミ配線を形
成し、第１の層間絶縁膜を堆積する。その後、第１の実
施例のようにＡｒスパッタエッチによる平坦化、プラズ
マＳｉＯ2膜の堆積を行なう。
【００２１】この平坦化のドライエッチング時に絶縁膜
中を電流が流れアルミ配線に電荷が蓄積することによっ
てゲート酸化膜に電圧が印加される。しかし、スクライ
ブ領域に残るアルミ膜の面積、すなわち図３中のｔの長
さを最適化することによってスクライブ領域より流入す
る電荷量を制御し、ゲート酸化膜の両端に印可される電
圧をゲート破壊電圧以下にすることができる。
中を電流が流れアルミ配線に電荷が蓄積することによっ
てゲート酸化膜に電圧が印加される。しかし、スクライ
ブ領域に残るアルミ膜の面積、すなわち図３中のｔの長
さを最適化することによってスクライブ領域より流入す
る電荷量を制御し、ゲート酸化膜の両端に印可される電
圧をゲート破壊電圧以下にすることができる。
【００２２】以上のように層間絶縁膜の平坦化をドライ
エッチングによって行う際に、スクライブ領域より流入
する電荷量を最適化することによってゲート酸化膜の破
壊を防止できる。
エッチングによって行う際に、スクライブ領域より流入
する電荷量を最適化することによってゲート酸化膜の破
壊を防止できる。
【００２３】なお、各実施例において１６はＴＥＯＳと
Ｏ2をソースガスとするプラズマＣＶＤによる絶縁膜と
したが、たとえばＴＥＯＳとＯ3（オゾン）をソースガ
スとするＣＶＤ法による絶縁膜でもよい。１５はアルミ
配線としたが、アルミ合金、タングステン（Ｗ）、銅
（Ｃｕ）等の金属配線でもよい。
Ｏ2をソースガスとするプラズマＣＶＤによる絶縁膜と
したが、たとえばＴＥＯＳとＯ3（オゾン）をソースガ
スとするＣＶＤ法による絶縁膜でもよい。１５はアルミ
配線としたが、アルミ合金、タングステン（Ｗ）、銅
（Ｃｕ）等の金属配線でもよい。
【図１】本発明の第１の実施例を示す工程断面図
【図２】本発明の第２の実施例を示す工程断面図
【図３】本発明の第３の実施例を示す工程断面図
【図４】アルミ配線が絶縁膜で覆われているときゲート
破壊の説明図
破壊の説明図
【図５】従来例を示す工程断面図
【図６】アルミ配線エッチング時のゲート破壊の説明図
【図７】アルミ配線が絶縁膜で覆われているときのＡｒ
スパッタエッチングによるゲート破壊率とフローティン
グ配線長さの関係
スパッタエッチングによるゲート破壊率とフローティン
グ配線長さの関係
１１ シリコン基板 １２ ゲート酸化膜 １３ フローティングゲート電極 １４ ＢＰＳＧ層間絶縁膜 １５ アルミ配線 １６ ＴＥＯＳとＯ2をソースガスとする第１のプラズ
マＳｉＯ2膜 １７ ＴＥＯＳとＯ2をソースガスとする第２のプラズ
マＳｉＯ2膜 １８ 熱処理によって絶縁性の向上した第１のプラズマ
ＳｉＯ2膜 １９ 第１のプラズマＳｉＯ2膜の表面 ２０ 窒化シリコン膜 ２１ アルミ配線形成用レジスト ２２ スクライブ領域 ２３ プラズマから発生するイオン電流及び電子電流
マＳｉＯ2膜 １７ ＴＥＯＳとＯ2をソースガスとする第２のプラズ
マＳｉＯ2膜 １８ 熱処理によって絶縁性の向上した第１のプラズマ
ＳｉＯ2膜 １９ 第１のプラズマＳｉＯ2膜の表面 ２０ 窒化シリコン膜 ２１ アルミ配線形成用レジスト ２２ スクライブ領域 ２３ プラズマから発生するイオン電流及び電子電流
Claims (4)
- 【請求項１】半導体集積回路がフローティングゲート電
極に接続する金属配線を有する半導体装置の製造方法に
おいて、前記金属配線形成後、第１のシリコン酸化膜を
プラズマＣＶＤによって堆積する工程と、熱処理によっ
て第１のシリコン酸化膜の絶縁性を向上させる工程と、
ドライエッチングによって全面をエッチングする工程
と、第２のシリコン酸化膜を堆積する工程よりなる半導
体装置の製造方法。 - 【請求項２】熱処理を水素ガスを含む雰囲気中で行うこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】半導体集積回路がフローティングゲート電
極に接続する金属配線を有する場合において、前記金属
配線形成後、窒化シリコン膜を堆積する工程と、プラズ
マＣＶＤによって第１の シリコン酸化膜を堆積する工
程と、ドライエッチングによって全面をエッチングする
工程と、第２のシリコン酸化膜を堆積する工程よりなる
半導体装置の製造方法。 - 【請求項４】半導体集積回路がフローティングゲート電
極を有する場合において、前記フローティング電極を含
む下部電極に達するコンタクトホールを開孔する工程
と、前記コンタクトホール内部を含む半導体基板全面に
金属膜を形成する工程と、前記金属膜上にレジストによ
って配線パターンを形成する際に同時にスクライブ領域
上にもマスク材料を形成する工程と、ドライエッチング
によって金属配線を形成する工程よりなる半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34393392A JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34393392A JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196573A true JPH06196573A (ja) | 1994-07-15 |
Family
ID=18365373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34393392A Pending JPH06196573A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196573A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747385A (en) * | 1995-07-28 | 1998-05-05 | Nec Corporation | Method of planarizing interlayer dielectric |
| CN1306595C (zh) * | 2003-08-28 | 2007-03-21 | 力晶半导体股份有限公司 | 自动对准金属硅化物制造方法 |
| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
-
1992
- 1992-12-24 JP JP34393392A patent/JPH06196573A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747385A (en) * | 1995-07-28 | 1998-05-05 | Nec Corporation | Method of planarizing interlayer dielectric |
| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| CN1306595C (zh) * | 2003-08-28 | 2007-03-21 | 力晶半导体股份有限公司 | 自动对准金属硅化物制造方法 |
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