JPH04247643A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、半導体基板上に形成された配
線層とその配線層の上部に形成された多層構造の層間絶
縁膜とを有する半導体装置およびその製造方法に関する
。

【０００２】

【従来の技術】近年、半導体装置は、高集積化、高速化
の傾向が著しく、それに伴って素子の構造の微細化、素
子面積の縮小化が進んでいる。このような傾向に対して
有利な構造である多層配線構造を有する半導体装置が知
られており、その重要性がますます高まっている。

【０００３】図４は、従来の多層配線構造を有するＤＲ
ＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓ
ｓ　　Ｍｅｍｏｒｙ）のメモリセル部を示した断面図で
ある。 図４を参照して、このメモリセル部は、１つのＭＯＳ（
Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）トランジスタと、１つのキャパシタとにより構成され
ている。キャパシタにはスタックトキャパシタが採用さ
れる。このスタックトキャパシタでは、積層化によりキ
ャパシタの表面積を実効的に大きくする。この結果、ス
タックトキャパシタでは大容量化を図ることが可能であ
る。また、図４に示したメモリセル部は、Ｐ型のシリコ
ン基板１と、シリコン基板１表面に所定の間隔を隔てて
形成された素子分離のためのフィ−ルド酸化膜１０と、
フィ−ルド酸化膜１０間に所定の間隔を隔てて形成され
たソース２，ドレイン３と、ソース２，ドレイン３間に
ゲート酸化膜４を介して形成されたゲート電極５とを備
えている。このソース２，ドレイン３およびゲート電極
５によりｎチャネルＭＯＳトランジスタが構成されてい
る。なお、ゲート電極５は、ワード線として動作する。

【０００４】このメモリセル部は、さらに、コンタクト
ホール６においてソース２と接続されゲート電極５上方
に延びるように形成されたストレージノード７と、スト
レージノード７上に形成されたシリコン窒化膜よりなる
高誘電体膜８と、高誘電体膜８上に形成されたセルプレ
ート９とを備えている。このストレージノード７，高誘
電体膜８およびセルプレート９によりスタックトキャパ
シタが構成されている。すなわち、ストレージノード７
は、キャパシタの下部電極に相当し、セルプレート９は
キャパシタの上部電極に相当する。ゲート電極５とスト
レージノード７間には層間絶縁膜としてシリコン酸化膜
１１が形成されている。

【０００５】このメモリセル部は、さらに、セルプレー
ト９上に形成されたシリコン酸化膜などからなる第１の
層間絶縁膜１２と、第１の層間絶縁膜１２に設けられた
第２のコンタクトホール１４においてドレイン３と接続
され、層間絶縁膜１２上に延びるように形成された第１
の配線（ビット線）１３と、第１の配線１３上に形成さ
れた第２の層間絶縁膜１５Ａと、第２の層間絶縁膜１５
Ａ上に所定の間隔を隔てて形成されたＡｌ合金などから
なる第２の配線１６と、第２の配線１６を覆うように形
成された保護絶縁膜１７とを備えている。

【０００６】図５は、図４に示したメモリセル部のＡ−
Ａにおける断面を簡略化して示した断面構造図である。 図５を参照して、図４に示した第２の層間絶縁膜１５Ａ
について詳細に説明する。第２の層間絶縁膜１５Ａの構
造は、第１のＣＶＤ絶縁膜１５ａと、塗布絶縁膜１５ｂ
と、第２のＣＶＤ絶縁膜１５ｃとからなる積層構造であ
る場合を示している。ここで、第２の層間絶縁膜１５Ａ
は、その上に形成される第２の配線１６のパターンニン
グ性と配線の信頼性とを良好なものとするために、十分
な平坦性を必要とする。

【０００７】図６は、図５に示したメモリセル部の製造
プロセスを説明するための断面図である。図６を参照し
て、次に、主に第２の層間絶縁膜１５Ａの製造プロセス
について説明する。

【０００８】まず、図６（ａ）に示すように、シリコン
基板１の主表面上にＣＶＤ法（Ｃｈｅｍｉｃａｌ−Ｖａ
ｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）によ
りシリコン酸化膜からなる第１の層間絶縁膜１２を所定
の膜厚で形成する。第１の層間絶縁膜１２上にスパッタ
法を用いて５０００〜７０００程度の膜厚になるように
Ａｌ合金からなる第１の配線１３を形成する。第１の配
線１３上にポジ型のレジストを塗布し、フォトリソグラ
フィ技術によるパターニングを行ないレジストパターン
（図示せず）を形成する。このレジストパターンをマス
クとして、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ
−Ｉｏｎ−Ｅｔｃｈｉｎｇ：ＲＩＥ）を行なう。これに
よって、第１の配線１３を選択的ににエッチング除去し
て第１の配線１３のパターンが形成される。

【０００９】次に、図６（ｂ）に示すように、第１の配
線１３を覆うように第１の層間絶縁膜１２上の全面にプ
ラズマＴＥＯＳ膜またはＯ３　−ＴＥＯＳ膜からなる第
１のＣＶＤ絶縁膜１５ａを所定膜厚に形成する。ここで
、プラズマＴＥＯＳ膜とは、有機シランの１種である、
Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｌｔｈｏ−Ｓｉｌｉｃａｔ
ｅ、テトラエトキシシラン、Ｓｉ（ＯＣ２　Ｈ５　）４
　を用い、３００〜４００℃の温度条件下で、プラズマ
ＣＶＤ法により堆積したシリコン酸化膜をいう。また、
Ｏ３　−ＴＥＯＳ膜とは、ＴＥＯＳなどの有機シランと
反応種としてオゾン（Ｏ３　）を用い、３００〜４００
℃の温度条件下で熱ＣＶＤ法により堆積したシリコン酸
化膜をいう。

【００１０】次に、図６（ｃ）に示すように、第１の配
線１３のパターンにより生じる段差部分において、十分
な平坦性を確保することおよび後述する塗布絶縁膜１５
ｂの埋込を容易にすることを目的として、第１のＣＶＤ
絶縁膜１５ａをエッチバックする。すなわち、四弗化炭
素（ＣＦ４　）を反応ガスとして、反応性イオンエッチ
ング（ＲＩＥ）によりエッチバックを行ない成形する。 これにより、なだらかなスロープを形成する。

【００１１】次に、図６（ｄ）に示すように、ＣＶＤ絶
縁膜１５ａ上に全面に、回転塗布法によりシラノール（
Ｓｉ（ＯＨ）４　）などを主成分とする無機塗布絶縁膜
１５ｂを配線１３のパターン間を埋めるように形成する
。その後、１００〜３００℃の温度条件下で数分間ベイ
クを行なう。これにより、アルコールなどの溶媒を蒸発
させる。４００℃以上の温度でさらに焼き締めを行なう
ことにより、安定化させる。

【００１２】次に、図６（ｅ）に示すように、塗布絶縁
膜１５ｂ上の全面に、第１のＣＶＤ絶縁膜の形成と同様
に、プラズマＴＥＯＳまたはＯ３　−ＴＥＯＳからなる
第２のＣＶＤ絶縁膜１５ｃを所定膜厚に形成する。この
第２のＣＶＤ絶縁膜１５ｃは、第１の配線１３によって
生じた段差部分を平坦化した表面形状となっている。

【００１３】このように、素子の微細化が進み、各配線
間の段差が大きくなった今日では、ＣＶＤ絶縁膜１５ａ
，１５ｃと、塗布絶縁膜１５ｂとを組み合わせ、さらに
ＲＩＥなどのエッチング技術を併用することにより、層
間絶縁膜１５Ａを形成していた。すなわち、段差被覆性
は悪いが絶縁性の良いＣＶＤ絶縁膜１５ａ，１５ｃと、
絶縁性は悪いが段差被覆性の良い塗布絶縁膜１５ｂとを
組み合わせ、ＲＩＥなどの技術を用いて良好な絶縁性を
持ち、かつ、平坦性の良い層間絶縁膜１５Ａを形成して
いた。

【００１４】

【発明が解決しようとする課題】前述のように従来の半
導体装置では、ＣＶＤ絶縁膜１５ａ，１５ｃと、塗布絶
縁膜１５ｂとを組み合わせ、ＲＩＥなどのドライエッチ
ング技術を用いることによって、第２の層間絶縁膜１５
Ａを形成する。これにより、第１の配線１３間の平坦化
を可能としていた。

【００１５】ここで、素子自体の高集積化・微細化に伴
なって、第２の層間絶縁膜１５Ａについてもより一層の
平坦化、信頼性化が要求される。

【００１６】しかし、素子および配線の微細化に伴なっ
て、第２の層間絶縁膜１５Ａについて以下のような問題
が生じて来た。

【００１７】図７は、従来の層間絶縁膜の問題点を説明
するための断面図である。図７を参照して、図７（ａ）
および図７（ｂ）は、図６（ｃ）および図６（ｄ）にそ
れぞれ対応する断面図である。すなわち、図７（ａ）は
、第２の層間絶縁膜１５Ａを構成する第１のＣＶＤ絶縁
膜１５ａをエッチバックした後の状態を表す断面図であ
る。図７（ｂ）は、塗布絶縁膜１５ｂを形成した後の状
態を示した断面図である。まず図７（ａ）を参照して、
最終的に形成される絶縁膜（図６（ｅ）参照）を平坦化
するためには、第１の配線１３間や第２のコンタクトホ
ール１４などの段差部分に塗布絶縁膜１５ｂを確実に埋
め込んだ形状に形成する必要がある。この塗布絶縁膜１
５ｂの第１の配線１３間などへの埋込を容易にするため
に、下地となる第１のＣＶＤ絶縁膜１５ａを成形する必
要がある。このため、第１のＣＶＤ絶縁膜１５ａをエッ
チバックする。これにより、第１の配線１３などの段差
部分で図６（ｂ）に示したようなオーバーハング形状か
ら図６（ｃ）に示したような緩いスロープ形状に加工さ
れる。この加工形状を最適にするためには、ＣＦ４　や
ＣＨＦ３　などのフッ素系ガスを用いてＲＩＥを行なう
ことが最も効果的でかつ一般的である。

【００１８】しかしながら、図７（ａ）に示すように、
ＲＩＥ直後の第１のＣＶＤ絶縁膜１５ａの最表面には、
フッ素系ガスと絶縁膜の反応によりフッ素系の変質層１
８が形成される。この変質層１８は、塗布絶縁膜１５ｂ
に対する濡れ性、密着性が非常に悪い。そのため、第１
の配線１３間の段差底部や第２のコンタクトホール１４
の底部分などのように変質層１８と塗布絶縁膜１５ｂと
の体積当たりの接触面積が大きくなる部分では、図７（
ｂ）に示すように、塗布絶縁膜１５ｂにクラック１９や
ボイド２０が発生するという不都合が生じる。ここで、
素子の微細化、高集積化に伴なって、第１の配線１３の
間隔や第２のコンタクトホール１４などの段差は、深く
かつ狭くなる。この結果、いわゆるアスペクト比（縦寸
法／横寸法比）は大きくなる傾向にある。図８は従来の
配線間隔およびコンタクトホールなどの段差部分が微細
化した場合の影響を説明するための模式図である。図８
を参照して、図８（ａ），（ｂ），（ｃ）は、段差をモ
デル化したものである。アスペクト比が大きくなると変
質層１８と塗布絶縁膜１５ｂとの体積当たりの接触面積
はますます大きくなる。また、塗布絶縁膜１５ｂ自体の
埋込特性も低下する。この結果、前述した塗布絶縁膜１
５ｂに生じるクラック１９やボイド２０は顕著になる。

【００１９】このような塗布絶縁膜１５ｂに発生するク
ラック１９やボイド２０は、塗布絶縁膜１５ｂ上に堆積
される第２のＣＶＤ絶縁膜１５ｃの形状にも反映される
。さらに、第２のＣＶＤ絶縁膜１５ｃ上に形成される第
２の配線１６のパターニングにも悪影響を及ぼす。

【００２０】図９は図７において説明した層間絶縁膜の
問題点から生じる半導体装置の問題点を説明するための
断面図である。図９を参照して、塗布絶縁膜１５ｂにク
ラック１９やボイド２０が発生すると、それがひいては
第２の配線１６の断線などを引き起こす。この結果、半
導体装置全体として電気特性が劣化し、素子の信頼性・
歩留りが著しく低下するという問題点があった。

【００２１】この発明は、上記のような課題を解決する
ためになされたもので、素子の信頼性を向上させるとと
もに、多層配線構造の形成を容易に行なうことが可能な
半導体装置およびその製造方法を提供することを目的と
する。

【００２２】

【課題を解決するための手段】この発明における半導体
装置は、半導体基板上に形成された配線層と、配線層上
に形成された第１の絶縁層と、第１の絶縁層上に形成さ
れ、第１の絶縁層よりその厚みが薄い第２の絶縁層と、
第２の絶縁層上に形成された塗布絶縁層と、塗布絶縁層
上に形成された第３の絶縁層とを備えている。

【００２３】この発明における半導体装置の製造方法は
、半導体基板上に配線層を形成する工程と、配線層上に
化学気相成長法を用いて第１の絶縁膜を形成する工程と
、第１の絶縁膜をエッチングする工程と、エッチングさ
れた第１の絶縁膜上に化学気相成長法を用いてその膜厚
が第１の絶縁膜よりも薄い第２の絶縁膜を形成する工程
と、第２の絶縁膜上に塗布絶縁膜を形成する工程と、塗
布絶縁膜上に、化学気相成長法を用いて第３の絶縁膜を
形成する工程とを備えている。

【００２４】

【作用】この発明にかかる半導体装置では、配線層上に
形成された第１の絶縁層の上に第１の絶縁層よりその厚
みが薄い第２の絶縁層が形成されるので、第１の絶縁層
表面に形成される変質層は、第２の絶縁層により被覆さ
れる。これにより、塗布絶縁膜は濡れ性、密着性の良い
第２の絶縁層上に形成され、従来問題であったクラック
やボイドの発生が有効に防止される。

【００２５】この発明にかかる半導体装置では、エッチ
ングされた第１の絶縁膜上に化学気相成長法を用いてそ
の膜厚が第１の絶縁膜より薄い第２の絶縁膜が形成され
るので、第１の絶縁膜表面に形成される変質層は、第２
の絶縁膜により被覆される。これにより、塗布絶縁膜は
濡れ性、密着性の良い第２の絶縁膜上に形成され、従来
問題であったクラックやボイドの発生が有効に防止され
る。

【００２６】

【発明の実施例】以下、本発明の実施例を図面に基づい
て説明する。

【００２７】図１は、本発明の一実施例による半導体装
置の要部構造を示した断面図である。図１を参照して、
本実施例の半導体装置は、シリコン基板１と、シリコン
基板１上に形成された第１の層間絶縁膜１２と、第１の
層間絶縁膜１２の第２のコンタクトホール１４および第
１の層間絶縁膜１２上に所定の間隔を隔てて形成された
第１の配線１３と、第１の配線１３を覆うように形成さ
れた第１のＣＶＤ絶縁膜１５ａと、第１のＣＶＤ絶縁膜
１５ａ上に形成された薄いＣＶＤ絶縁膜１５ｄと、薄い
ＣＶＤ絶縁膜１５ｄ上に形成された塗布絶縁膜１５ｂと
、塗布絶縁膜１５ｂ上に形成された第２のＣＶＤ絶縁膜
１５ｃと、第２のＣＶＤ絶縁膜１５ｃ上に延びるように
形成された第２の配線１６と、第２の配線１６を覆うよ
うに形成された保護絶縁膜１７とを備えている。

【００２８】本実施例では第２の層間絶縁膜１５Ｂは、
第１のＣＶＤ絶縁膜１５ａと、薄いＣＶＤ絶縁膜１５ｄ
と、塗布絶縁膜１５ｂと、第２のＣＶＤ絶縁膜１５ｃと
からなる４層構造となっている。第１の層間絶縁膜１２
は、シリコン酸化膜などからなり、第１の配線１３は、
ビット線を構成し、アルミ合金などから形成される。

【００２９】第２の層間絶縁膜１５Ｂを構成する第１の
ＣＶＤ絶縁膜１５ａおよびその上に形成される薄いＣＶ
Ｄ絶縁膜１５ｄは、プラズマＴＥＯＳ膜またはＯ３　−
ＴＥＯＳ膜などから形成されている。

【００３０】図２は図１に示した半導体装置の製造プロ
セスを説明するための断面図である。また、図３は図２
（ｄ）に示した製造プロセス時の注意点を説明するため
の断面図である。

【００３１】次に、図２（（ａ）〜（ｆ））および図３
を参照して、製造プロセスについて説明する。

【００３２】まず、図２（ａ）〜（ｃ）に示す工程は、
従来と同様である。すなわち、図２（ａ）に示すように
、まずシリコン基板１上に層間絶縁膜１２を形成する。 層間絶縁膜１２上の全面にＡｌ合金などからなる第１の
配線１３を所定膜厚に形成する。第１の配線１３のパタ
ーニングを行ない第１の配線１３の配線パターンを形成
する。次に、図２（ｂ）に示すように、第１の配線１３
を覆うように層間絶縁膜１２上の全面にプラズマＴＥＯ
Ｓ膜またはＯ３　−ＴＥＯＳ膜からなる第１のＣＶＤ絶
縁膜１５ａを所定膜厚に形成する。次に、図２（ｃ）に
示すように、全面をＣＦ４　またはＣＨＦ３　などのフ
ッ素系ガスを用いてＲＩＥにより所定膜厚にエッチバッ
クする。すなわち、下地となる第１の配線１３が露出し
ない程度にエッチバックを行なう。このエッチバックは
、第１のＣＶＤ絶縁膜１５ａの形状が、第２のコンタク
トホール１４または第１の配線１３間に生じる段差部分
でなだらかなスロープとなるように行なわれる。

【００３３】ここまでの製造プロセスは、図６（ａ）〜
図６（ｃ）に示した従来の製造プロセスと同様である。 ここで、図２（ｃ）には図示していないが、エッチバッ
ク後の第１のＣＶＤ絶縁膜１５ａの最表面には、前述の
図７に示したようなフッ素系の変質層１８が形成される
。この変質層（図７参照）は、前述したように塗布絶縁
膜１５ｂとの濡れ性、密着性が非常に悪いため、この変
質層１８上に塗布絶縁膜１５ｂが形成される従来の半導
体装置では、クラック１９やボイド２０（図７（ｂ）参
照）が発生していた。本実施例では、このような問題点
を解決するため、図２（ｄ）に示すように、このフッ素
系の変質層１８（図２（ｄ）には図示せず）の上層にプ
ラズマＴＥＯＳまたはＯ３　−ＴＥＯＳ膜からなる薄い
ＣＶＤ絶縁膜１５ｄを堆積する。

【００３４】ここで、図２（ｄ）に示した製造プロセス
において注意すべきことは、ＣＶＤ絶縁膜１５ｄの膜厚
を２０００Å以下の薄い膜厚に形成することである。す
なわち、図３に示すように、堆積されるＣＶＤ絶縁膜１
５ｄの膜厚をたとえば２０００Å以上として厚く形成す
ると、オーバーハング形状（２１）となる。このような
オーバーハング形状（２１）のＣＶＤ絶縁膜１５ｄが形
成されると、図２（ｃ）で示した製造プロセスのエッチ
バック工程の意味がなくなってしまう。したがって、図
２（ｄ）に示した製造プロセスにおいて、ＣＶＤ絶縁膜
１５ｄの膜厚は２０００Å以下の薄い膜厚にすることが
必要である。

【００３５】次に、図２（ｅ）に示すように、シラノー
ル（Ｓｉ（ＯＨ）４）などを主成分とする無機系の塗布
絶縁膜１５ｂを塗布して形成する。この塗布形成した塗
布絶縁膜１５ｂに所定の熱処理を行なう。次に、図２（
ｆ）に示すように、プラズマＴＥＯＳまたはＯ３　−Ｔ
ＥＯＳを用いて第２の層間絶縁膜１５Ｂの最上層となる
第２のＣＶＤ絶縁膜１５ｃを所定膜厚に形成する。これ
によって、第１の配線１３パターン間の段差を完全に平
坦化する。

【００３６】このようにして第２の層間絶縁膜１５Ｂを
形成した後、図１に示したように、第２の層間絶縁膜１
５Ｂの上層に第２の配線１６および保護絶縁膜１７を形
成する。

【００３７】上記のような製造プロセスにより製造され
る半導体装置では、第１のＣＶＤ絶縁膜１５ａ上に従来
と異なり薄いＣＶＤ絶縁膜１５ｄを２０００Å以下の膜
厚で堆積する。これにより、段差分の平坦性を悪化させ
ることなく、第１のＣＶＤ絶縁膜１５ａ上に形成される
フッ素系変質層１８（図７（ｂ）参照）をコーティング
することが可能である。この結果、塗布絶縁膜１５ｂに
形成する際の下地は、表面状態の良いＣＶＤ絶縁膜１５
ｄとなる。この下地となるＣＶＤ絶縁膜１５ｄと塗布絶
縁膜１５ｂとは濡れ性、密着性が良いため、従来のよう
にクラック１９やボイド２０を発生させることなく、塗
布絶縁膜１５ｂを形成することができる。

【００３８】この結果、平坦性が良く配線の断線などを
生じさせない信頼性の高い半導体装置を得ることができ
る。また、製造プロセスにおける歩留りをも向上させる
ことができる。

【００３９】なお、本実施例では、ＣＶＤ絶縁膜１５ａ
，１５ｃ，１５ｄとしてＴＥＯＳ（テトラエトキシ・シ
ラン）を用いたが、本発明はこれに限らず、他の有機シ
ラン、たとえば、Ｓｉ（ＯｉＣ３　Ｈ７　）４　（テト
ライソプロキシ・シラン）、Ｓｉ（ＯｉＣＨ３　）４　
（テトラメトキシ・シラン）、（ｔＣ４　Ｈ９　Ｏ２　
）Ｓｉ（ＯＯＣＣＨ３　）２　（ＤＡＤＢＳ，ジターシ
ャリブトキシアセトキシ・シラン）などを用いても同様
な効果を奏する。また、ＣＶＤ絶縁膜１５ａ，１５ｃ，
１５ｄとして、ＳｉＨ４　（シラン）とＯ２　、または
ＳｉＨ４　とＮ２　Ｏ（亜酸化窒素）を用い、プラズマ
または熱ＣＶＤ法により反応させたシリコン酸化膜、シ
リコン酸窒化膜などを用いてもよい。さらに、ＳｉＨ４
　とＮ２　（窒素）、またはＮＨ３　（アンモニア）を
用い、プラズマまたは熱ＣＶＤ法により反応させたシリ
コン窒化膜であっても同様な効果を奏する。

【００４０】また、本実施例では、ＣＶＤ絶縁膜１５ａ
，１５ｃ，１５ｄを形成する方法として、ＴＥＯＳとＯ
２　、またはオゾンのみによって構成されるガスを用い
て形成する場合について述べたが、本発明はこれに限ら
ず、ＣＶＤ絶縁膜自身のクラック耐性を向上させる目的
から以下のように形成してもよい。すなわち、リン（ｐ
），ボロン（Ｂ）などの不純物をシリコン酸化膜中にド
ーピングさせる。この手段として、ＴＥＯＳと酸素また
はオゾンのみからなるガスに対してＰ（ＯＣ２　Ｈ５　
）３　［ＴＭＰ、トリメチルフォスフォラス］やＢ（Ｏ
Ｃ２　Ｈ５　）３　［ＴＭＢ、トリメチルボロン］など
を添加する。このようにしても、同様な効果を得ること
ができる。

【００４１】また、本実施例では、第１の配線１３およ
び第２の配線１６の材料としてアルミニウム合金を用い
た場合について述べたが、本発明はこれに限らず、他の
材料たとえば、タングステン（Ｗ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）などの高融点材料や、これらのシリ
サイド金属（ＷＳｉ２　、ＴｉＳｉ２　、ＭｏＳｉ２　
）など、または、多結晶シリコンであっても同様な効果
が得られる。

【００４２】さらに、本実施例では、第１のＣＶＤ絶縁
膜１５ａのエッチバック用の反応ガスとして、ＣＦ４　
やＣＨＦ３　を用いる場合について述べたが、本発明は
これに限らず、他のフッ素系ガス、たとえば、Ｃ２　Ｆ
６　（六フッ化炭素）やＮＦ３　（三フッ化窒素）であ
っても同様な効果が得られる。

【００４３】また、本実施例では、塗布絶縁膜１５ｂと
して、シラノール（Ｓｉ（ＯＨ）４　）を主成分とする
無機系塗布材料を用いた場合について説明したが、本発
明はこれに限らず、他の無機系材料、たとえば、テトラ
アルコキシ・シラン（Ｓｉ（ＯＲ）４　）の加水分解物
の溶液からなる無機系塗布材料や、これらに有機基を導
入した有機系塗布材料や、ポリイミドなどの有機系樹脂
材料であっても同様な効果が得られる。

【００４４】さらに、本実施例では、配線層は二層構造
である場合について説明したが、本発明はこれに限らず
、三層，四層と多層化された場合にも適用可能である。

【００４５】

【発明の効果】この発明に係る半導体装置によれば、配
線層上に形成された第１の絶縁層上にその厚みが第１の
絶縁層より薄い第２の絶縁層を形成することにより、第
１の絶縁層表面に形成される変質層は、第２の絶縁層に
より被覆される。これにより、塗布絶縁層は、濡れ性、
密着性の良い第２の絶縁層上に形成され、従来問題であ
ったクラックやボイドの発生が有効に防止される。この
結果、素子の信頼性を向上させるとともに、多層配線構
造の形成を容易に行なうことが可能な半導体装置を提供
し得るに至った。

【００４６】この発明に係る半導体装置の製造方法によ
れば、配線層上に化学気相成長法を用いて形成した第１
の絶縁膜をエッチングし、そのエッチングされた第１の
絶縁膜上に化学気相成長法を用いてその膜厚が第１の絶
縁膜より薄い第２の絶縁膜を形成することにより、第１
の絶縁膜表面に形成される変質層は、第２の絶縁膜によ
り被覆される。これにより、塗布絶縁膜は濡れ性、密着
性の良い第２の絶縁膜上に形成され、従来問題であった
クラックやボイドの発生が有効に防止される。この結果
、素子の信頼性を向上させるとともに、多層配線構造の
形成を容易に行なうことができる。さらに、多層配線構
造の容易に行なえる結果製造プロセスにおける歩留りが
向上する。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の要部構造
を示した断面図である。

【図２】図１に示した半導体装置の製造プロセスを説明
するための断面図である。

【図３】図２（ｄ）に示した製造プロセスの注意点を説
明するための断面図である。

【図４】従来の多層配線構造を有するＤＲＡＭのメモリ
セル部を示した断面図である。

【図５】図４に示したメモリセル部のＡ−Ａにおける断
面を簡略化した断面構造図である。

【図６】図５に示したメモリセル部の製造プロセスを説
明するための断面図である。

【図７】従来の層間絶縁膜の問題点を説明するための断
面図である。

【図８】従来の配線間隔およびコンタクトホールなどの
段差部分が微細化した場合の影響を説明するための模式
図である。

【図９】図７において説明した層間絶縁膜の問題点から
生じる半導体装置の問題点を説明するための断面図であ
る。

【符号の説明】

１　　シリコン基板 １２　　第１の層間絶縁膜 １３　　第１の配線 １４　　第２のコンタクトホール １５Ｂ　　第２の層間絶縁膜 １５ａ　　第１のＣＶＤ絶縁膜 １５ｂ　　塗布絶縁膜 １５ｃ　　第２のＣＶＤ絶縁膜 １５ｄ　　薄いＣＶＤ絶縁膜 １６　　第２の配線 １７　　保護絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成された配線層と前
   記配線層の上部に形成された多層構造の層間絶縁膜とを
   有する半導体装置であって、前記半導体基板上に形成さ
   れた配線層と、前記配線層上に形成された第１の絶縁層
   と、前記第１の絶縁層上に形成され、前記第１の絶縁層
   よりその厚みが薄い第２の絶縁層と、前記第２の絶縁層
   上に形成された塗布絶縁層と、前記塗布絶縁層上に形成
   された第３の絶縁層とを備えた、半導体装置。
2. 【請求項２】　　半導体基板上に形成された配線層と前
   記配線層の上部に形成された多層構造の層間絶縁膜とを
   有する半導体装置の製造方法であって、前記半導体基板
   上に配線層を形成する工程と、前記配線層上に化学気相
   成長法を用いて第１の絶縁膜を形成する工程と、前記第
   １の絶縁膜をエッチングする工程と、前記エッチングさ
   れた第１の絶縁膜上に化学気相成長法を用いてその膜厚
   が前記第１の絶縁膜よりも薄い第２の絶縁膜を形成する
   工程と、前記第２の絶縁膜上に塗布絶縁膜を形成する工
   程と、前記塗布絶縁膜上に、化学気相成長法を用いて第
   ３の絶縁膜を形成する工程とを備えた、半導体装置の製
   造方法。