JP2002141350A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2002141350A JP2002141350A JP2000332863A JP2000332863A JP2002141350A JP 2002141350 A JP2002141350 A JP 2002141350A JP 2000332863 A JP2000332863 A JP 2000332863A JP 2000332863 A JP2000332863 A JP 2000332863A JP 2002141350 A JP2002141350 A JP 2002141350A
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Abstract
(57)【要約】
【課題】 パターン密度が疎な領域と密な領域とを有す
る半導体ウエハの主面上に均一な膜厚で窒化シリコン膜
を堆積する。 【解決手段】 コールドウォール型の枚葉式熱ＣＶＤ装
置を使って、ゲート電極９Ａ〜９Ｅのパターンが密な領
域と疎な領域とを有する基板１上に窒化シリコン膜１２
を堆積する際、平坦な基板１上に窒化シリコン膜１２を
堆積する場合に比べてモノシラン（ＳｉＨ4）に対する
アンモニア（ＮＨ3）の流量比を大きくする。
る半導体ウエハの主面上に均一な膜厚で窒化シリコン膜
を堆積する。 【解決手段】 コールドウォール型の枚葉式熱ＣＶＤ装
置を使って、ゲート電極９Ａ〜９Ｅのパターンが密な領
域と疎な領域とを有する基板１上に窒化シリコン膜１２
を堆積する際、平坦な基板１上に窒化シリコン膜１２を
堆積する場合に比べてモノシラン（ＳｉＨ4）に対する
アンモニア（ＮＨ3）の流量比を大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、熱ＣＶＤ(ChemicalVapor D
eposition)法を用いて基板上に窒化シリコン膜を堆積す
る工程を有する半導体集積回路装置の製造に適用して有
効な技術に関する。
置の製造技術に関し、特に、熱ＣＶＤ(ChemicalVapor D
eposition)法を用いて基板上に窒化シリコン膜を堆積す
る工程を有する半導体集積回路装置の製造に適用して有
効な技術に関する。
【０００２】
【従来の技術】近年の微細化、高集積化が進んだＬＳＩ
の製造プロセスでは、酸化シリコン膜と窒化シリコン膜
とのエッチング速度差を利用することによって、シリコ
ン基板に素子分離溝(Shallow Groove Isolation；ＳＧ
Ｉ)を形成したり、ＭＩＳＦＥＴ(Metal Insulator Semi
conductor Field Effect Transistor)のゲート電極に対
してコンタクトホールを自己整合的に形成したりするこ
とが行われている。このような素子分離溝（ＳＧＩ）の
形成方法については、例えば特開平１１−１６９９９号
公報などに記載がある。また、セルフアライン・コンタ
クト（Self AlignContact；ＳＡＣ）の形成方法につい
ては、例えば特開平１１−１７１４７号公報などに記載
がある。
の製造プロセスでは、酸化シリコン膜と窒化シリコン膜
とのエッチング速度差を利用することによって、シリコ
ン基板に素子分離溝(Shallow Groove Isolation；ＳＧ
Ｉ)を形成したり、ＭＩＳＦＥＴ(Metal Insulator Semi
conductor Field Effect Transistor)のゲート電極に対
してコンタクトホールを自己整合的に形成したりするこ
とが行われている。このような素子分離溝（ＳＧＩ）の
形成方法については、例えば特開平１１−１６９９９号
公報などに記載がある。また、セルフアライン・コンタ
クト（Self AlignContact；ＳＡＣ）の形成方法につい
ては、例えば特開平１１−１７１４７号公報などに記載
がある。
【０００３】上記した素子分離溝の形成工程やセルフア
ライン・コンタクトの形成工程で使用される窒化シリコ
ン膜は、一般にモノシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によって
成膜されている。ＣＶＤ装置としては、複数枚（例えば
１００枚程度）の半導体ウエハを一括して熱処理するホ
ットウォール型のバッチ式熱ＣＶＤ装置が使用される。
ホットウォール型の熱ＣＶＤ装置は、半導体ウエハを間
接的に加熱する方式（管壁外のヒータによる輻射加熱）
を採用したものであり、チャンバ（反応室）の内壁やチ
ャンバ内の雰囲気全体がソースガスの分解温度以上の温
度に加熱される構造になっている。また、バッチ式熱Ｃ
ＶＤ装置の場合、容積の大きいチャンバ内にソースガス
を均一に拡散させる必要があるため、通常は０．１３ｋ
Ｐａ（１Ｔｏｒｒ）以下の減圧条件で成膜を行う低圧(L
ow Pressure)ＣＶＤ法が採用される。
ライン・コンタクトの形成工程で使用される窒化シリコ
ン膜は、一般にモノシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によって
成膜されている。ＣＶＤ装置としては、複数枚（例えば
１００枚程度）の半導体ウエハを一括して熱処理するホ
ットウォール型のバッチ式熱ＣＶＤ装置が使用される。
ホットウォール型の熱ＣＶＤ装置は、半導体ウエハを間
接的に加熱する方式（管壁外のヒータによる輻射加熱）
を採用したものであり、チャンバ（反応室）の内壁やチ
ャンバ内の雰囲気全体がソースガスの分解温度以上の温
度に加熱される構造になっている。また、バッチ式熱Ｃ
ＶＤ装置の場合、容積の大きいチャンバ内にソースガス
を均一に拡散させる必要があるため、通常は０．１３ｋ
Ｐａ（１Ｔｏｒｒ）以下の減圧条件で成膜を行う低圧(L
ow Pressure)ＣＶＤ法が採用される。
【０００４】
【発明が解決しようとする課題】本発明者らは、熱ＣＶ
Ｄ法を用いた窒化シリコン膜の成膜技術について検討し
た。以下は、その概要である。
Ｄ法を用いた窒化シリコン膜の成膜技術について検討し
た。以下は、その概要である。
【０００５】窒化シリコン膜の成膜に広く使用されてい
るホットウォール型のバッチ式熱ＣＶＤ装置は、チャン
バ（反応室）内の雰囲気全体を加熱する構造になってい
るため、チャンバの内壁にも反応生成物が堆積し、これ
がウエハの汚染を引き起こす原因となる。また、この堆
積物を除去するために、チャンバの内壁を頻繁に洗浄す
る煩雑な作業が必要となる。
るホットウォール型のバッチ式熱ＣＶＤ装置は、チャン
バ（反応室）内の雰囲気全体を加熱する構造になってい
るため、チャンバの内壁にも反応生成物が堆積し、これ
がウエハの汚染を引き起こす原因となる。また、この堆
積物を除去するために、チャンバの内壁を頻繁に洗浄す
る煩雑な作業が必要となる。
【０００６】また、バッチ式熱ＣＶＤ装置は、前述した
ように０．１３ｋＰａ（１Ｔｏｒｒ）以下の減圧条件で
成膜を行うので、成膜速度が遅くなる。そこで、これを
補償するために１００枚程度のウエハを一括して処理し
ているが、ウエハの大口径化に伴ってチャンバの容積が
大きくなると、ソースガスを均一に拡散させるのに多く
の時間が必要となり、成膜のスループットが低下する。
さらに、多数枚のウエハを一括して処理するバッチ方式
では、ウエハの径が大きくなると、ウエハ面内での膜厚
均一性の確保が困難になったり、ウエハに転位が発生し
たりするという問題も生じる。
ように０．１３ｋＰａ（１Ｔｏｒｒ）以下の減圧条件で
成膜を行うので、成膜速度が遅くなる。そこで、これを
補償するために１００枚程度のウエハを一括して処理し
ているが、ウエハの大口径化に伴ってチャンバの容積が
大きくなると、ソースガスを均一に拡散させるのに多く
の時間が必要となり、成膜のスループットが低下する。
さらに、多数枚のウエハを一括して処理するバッチ方式
では、ウエハの径が大きくなると、ウエハ面内での膜厚
均一性の確保が困難になったり、ウエハに転位が発生し
たりするという問題も生じる。
【０００７】また最近は、微細化されたＭＩＳＦＥＴの
しきい値電圧の低下を防ぐ対策として、ｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極をｎ型多結晶シリコン、ｐチャ
ネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコン
によって構成し、両者を共に表面チャネル型とする、い
わゆるデュアルゲートＣＭＯＳ（またはＣＭＩＳ(Compl
ementary Metal Insulator Semiconductor)ともいう）
構造の採用が進められている。
しきい値電圧の低下を防ぐ対策として、ｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極をｎ型多結晶シリコン、ｐチャ
ネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコン
によって構成し、両者を共に表面チャネル型とする、い
わゆるデュアルゲートＣＭＯＳ（またはＣＭＩＳ(Compl
ementary Metal Insulator Semiconductor)ともいう）
構造の採用が進められている。
【０００８】この場合、ゲート電極形成後の工程で高温
の熱処理が加わると、ｐ型多結晶シリコンで構成された
ゲート電極中のｐ型不純物（ホウ素）がゲート酸化膜を
通じて半導体基板（ウエル）内に拡散し、ＭＩＳＦＥＴ
のしきい値電圧を変動させる虞れがある。そのため、ゲ
ート電極形成後の工程で窒化シリコン膜を堆積する場合
は、成膜の温度条件を精密に制御する必要があるが、上
記したバッチ式熱ＣＶＤ装置では、精密な温度条件の設
定が困難である。
の熱処理が加わると、ｐ型多結晶シリコンで構成された
ゲート電極中のｐ型不純物（ホウ素）がゲート酸化膜を
通じて半導体基板（ウエル）内に拡散し、ＭＩＳＦＥＴ
のしきい値電圧を変動させる虞れがある。そのため、ゲ
ート電極形成後の工程で窒化シリコン膜を堆積する場合
は、成膜の温度条件を精密に制御する必要があるが、上
記したバッチ式熱ＣＶＤ装置では、精密な温度条件の設
定が困難である。
【０００９】なお、ＭＩＳＦＥＴの特性を変動させない
比較的低温で窒化シリコン膜を堆積する方法として、プ
ラズマＣＶＤ法が知られているが、プラズマによるゲー
ト酸化膜の損傷やチャージアップの問題があるため、サ
イドウォールスペーサ用窒化シリコン膜やセルフアライ
ン・コンタクト用窒化シリコン膜への適用は困難であ
る。
比較的低温で窒化シリコン膜を堆積する方法として、プ
ラズマＣＶＤ法が知られているが、プラズマによるゲー
ト酸化膜の損傷やチャージアップの問題があるため、サ
イドウォールスペーサ用窒化シリコン膜やセルフアライ
ン・コンタクト用窒化シリコン膜への適用は困難であ
る。
【００１０】一方、一つのチャンバ内でウエハを一枚ず
つ処理する枚葉式熱ＣＶＤ装置は、上記したバッチ式熱
ＣＶＤ装置に比べてチャンバの容積を小さくできるた
め、精密な温度条件の設定が容易であり、大口径のウエ
ハでも面内の膜厚均一性を向上させることができる。ま
た、バッチ式熱ＣＶＤ装置より圧力が高い１．３ｋＰａ
（１０Ｔｏｒｒ）〜９３ｋＰａ（７００Ｔｏｒｒ）程度
の準常圧減圧条件でもソースガスを均一、かつ速やかに
拡散させることができるので、成膜速度を向上させるこ
ともできる。さらに、ウエハを一枚ずつ処理することで
ウエハ処理の流れを連続化できるため、ウエハプロセス
のサイクルタイムを短縮したり、仕掛かりロットを低減
したりすることもできる。
つ処理する枚葉式熱ＣＶＤ装置は、上記したバッチ式熱
ＣＶＤ装置に比べてチャンバの容積を小さくできるた
め、精密な温度条件の設定が容易であり、大口径のウエ
ハでも面内の膜厚均一性を向上させることができる。ま
た、バッチ式熱ＣＶＤ装置より圧力が高い１．３ｋＰａ
（１０Ｔｏｒｒ）〜９３ｋＰａ（７００Ｔｏｒｒ）程度
の準常圧減圧条件でもソースガスを均一、かつ速やかに
拡散させることができるので、成膜速度を向上させるこ
ともできる。さらに、ウエハを一枚ずつ処理することで
ウエハ処理の流れを連続化できるため、ウエハプロセス
のサイクルタイムを短縮したり、仕掛かりロットを低減
したりすることもできる。
【００１１】また、枚葉式熱ＣＶＤ装置は、ウエハを一
枚ずつ処理することによるスループットの低下を補償す
るために、ウエハとその近傍のみを加熱するコールドウ
ォール方式を採用するため、チャンバの内壁に堆積した
反応生成物によるウエハ汚染の虞れが少なく、かつチャ
ンバの内壁を洗浄する作業も軽減される。
枚ずつ処理することによるスループットの低下を補償す
るために、ウエハとその近傍のみを加熱するコールドウ
ォール方式を採用するため、チャンバの内壁に堆積した
反応生成物によるウエハ汚染の虞れが少なく、かつチャ
ンバの内壁を洗浄する作業も軽減される。
【００１２】以上のような検討結果から、本発明者ら
は、特に直径２０ｃｍ〜３０ｃｍ程度の大口径ウエハ上
にサイドウォールスペーサ用あるいはセルフアライン・
コンタクト用といった高い膜厚均一性が要求される窒化
シリコン膜を成膜する場合には、コールドウォール型の
枚葉式熱ＣＶＤ装置を使用することが有効である、とい
う結論を得た。
は、特に直径２０ｃｍ〜３０ｃｍ程度の大口径ウエハ上
にサイドウォールスペーサ用あるいはセルフアライン・
コンタクト用といった高い膜厚均一性が要求される窒化
シリコン膜を成膜する場合には、コールドウォール型の
枚葉式熱ＣＶＤ装置を使用することが有効である、とい
う結論を得た。
【００１３】ところが、本発明者らは、現在開発中のメ
モリＬＳＩの製造プロセスにコールドウォール型枚葉式
熱ＣＶＤ装置を導入することを検討していた過程で、新
たな問題を見出した。
モリＬＳＩの製造プロセスにコールドウォール型枚葉式
熱ＣＶＤ装置を導入することを検討していた過程で、新
たな問題を見出した。
【００１４】一般に、メモリＬＳＩは、一つのチップ内
にメモリマットと周辺回路とを含んでいる。このうち、
メモリマットは、記憶容量の大規模化を実現するため
に、メモリセルを構成するＭＩＳＦＥＴ同士が極めて密
に配置されるが、周辺回路はメモリマットに比べてＭＩ
ＳＦＥＴ同士が疎に配置される。そのため、ウエハ上に
ＭＩＳＦＥＴのゲート電極を形成した場合、ウエハ上に
区画された複数のチップ領域のそれぞれには、ゲート電
極のパターン密度が疎な領域（周辺回路）と密な領域
（メモリマット）とが生じる。
にメモリマットと周辺回路とを含んでいる。このうち、
メモリマットは、記憶容量の大規模化を実現するため
に、メモリセルを構成するＭＩＳＦＥＴ同士が極めて密
に配置されるが、周辺回路はメモリマットに比べてＭＩ
ＳＦＥＴ同士が疎に配置される。そのため、ウエハ上に
ＭＩＳＦＥＴのゲート電極を形成した場合、ウエハ上に
区画された複数のチップ領域のそれぞれには、ゲート電
極のパターン密度が疎な領域（周辺回路）と密な領域
（メモリマット）とが生じる。
【００１５】しかし、このようなウエハ上に熱ＣＶＤ法
で窒化シリコン膜を堆積した場合、複数のチップ領域の
それぞれにおいて、メモリマット上の窒化シリコン膜の
膜厚が周辺回路上の窒化シリコン膜のそれに比べて約３
０％も薄くなるという現象が見られた。これは、ゲート
電極が密な領域（メモリマット）は、疎な領域（周辺回
路）に比べてウエハ単位面積あたりの実効的な表面積が
大きく、ソースガスの供給量が相対的に不足するため
に、膜の堆積量が減少するからであると考えられる。
で窒化シリコン膜を堆積した場合、複数のチップ領域の
それぞれにおいて、メモリマット上の窒化シリコン膜の
膜厚が周辺回路上の窒化シリコン膜のそれに比べて約３
０％も薄くなるという現象が見られた。これは、ゲート
電極が密な領域（メモリマット）は、疎な領域（周辺回
路）に比べてウエハ単位面積あたりの実効的な表面積が
大きく、ソースガスの供給量が相対的に不足するため
に、膜の堆積量が減少するからであると考えられる。
【００１６】上記のような問題（膜厚の不均一）が生じ
ると、窒化シリコン膜をドライエッチングすることによ
って、メモリマットのゲート電極の側壁および周辺回路
のゲート電極の側壁にサイドウォールスペーサを形成し
たり、ゲート電極や素子分離領域に対して自己整合でコ
ンタクトホールを形成したりする際、周辺回路に堆積さ
れた厚い窒化シリコン膜を完全にエッチングすると、メ
モリマットに堆積された薄い窒化シリコン膜だけでな
く、その下地（ゲート酸化膜や基板）の表面までもが削
られてしまうため、メモリセルを構成するＭＩＳＦＥＴ
の特性が劣化してしまう。
ると、窒化シリコン膜をドライエッチングすることによ
って、メモリマットのゲート電極の側壁および周辺回路
のゲート電極の側壁にサイドウォールスペーサを形成し
たり、ゲート電極や素子分離領域に対して自己整合でコ
ンタクトホールを形成したりする際、周辺回路に堆積さ
れた厚い窒化シリコン膜を完全にエッチングすると、メ
モリマットに堆積された薄い窒化シリコン膜だけでな
く、その下地（ゲート酸化膜や基板）の表面までもが削
られてしまうため、メモリセルを構成するＭＩＳＦＥＴ
の特性が劣化してしまう。
【００１７】一般に、モノシラン（ＳｉＨ4）とアンモ
ニア（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によ
る窒化シリコン膜の成膜メカニズムは、下記の式（１）
で示されるように、 ３ＳｉＨ4＋４ＮＨ3 →Ｓｉ3Ｎ4＋１２Ｈ2 （１） モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とが熱分
解して窒化シリコン（Ｓｉ3Ｎ4）を生成する吸熱反応で
あると考えられている。また、この反応における窒化シ
リコンの生成速度は、モノシラン（ＳｉＨ4）の供給量
に律速されると考えられている。
ニア（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によ
る窒化シリコン膜の成膜メカニズムは、下記の式（１）
で示されるように、 ３ＳｉＨ4＋４ＮＨ3 →Ｓｉ3Ｎ4＋１２Ｈ2 （１） モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とが熱分
解して窒化シリコン（Ｓｉ3Ｎ4）を生成する吸熱反応で
あると考えられている。また、この反応における窒化シ
リコンの生成速度は、モノシラン（ＳｉＨ4）の供給量
に律速されると考えられている。
【００１８】従って、前述したような疎なパターンと密
なパターンとが混在するウエハ上に窒化シリコン膜を堆
積する場合には、アンモニアに対するモノシランの流量
比（ＳｉＨ4／ＮＨ3）を増やし、実効的な表面積が大き
いメモリマットに十分な量のモノシランを供給すること
により、メモリマットと周辺回路とにおける窒化シリコ
ン膜の膜厚差を低減できるものと推測される。
なパターンとが混在するウエハ上に窒化シリコン膜を堆
積する場合には、アンモニアに対するモノシランの流量
比（ＳｉＨ4／ＮＨ3）を増やし、実効的な表面積が大き
いメモリマットに十分な量のモノシランを供給すること
により、メモリマットと周辺回路とにおける窒化シリコ
ン膜の膜厚差を低減できるものと推測される。
【００１９】ところが、本発明者らがコールドウォール
型の枚葉式熱ＣＶＤ装置を使ってウエハ上に窒化シリコ
ン膜を堆積する際に、上記のような推測に基づいてモノ
シランの流量比を増やして見たところ、予期に反してメ
モリマットと周辺回路との間の膜厚差は低減されなかっ
た。そこで、本発明者らはその原因を追求し、次のよう
な結論を導き出した。
型の枚葉式熱ＣＶＤ装置を使ってウエハ上に窒化シリコ
ン膜を堆積する際に、上記のような推測に基づいてモノ
シランの流量比を増やして見たところ、予期に反してメ
モリマットと周辺回路との間の膜厚差は低減されなかっ
た。そこで、本発明者らはその原因を追求し、次のよう
な結論を導き出した。
【００２０】チャンバ内の雰囲気全体が加熱されるホッ
トウォール型バッチ式ＣＶＤ装置の場合、チャンバ内に
導入されたソースガスは、ウエハの表面に到達する以前
にモノシランおよびアンモニアの分解温度以上の温度ま
で加熱されるため、ウエハの表面には熱分解されたガス
が供給される。これに対し、ウエハが搭載されるステー
ジ（サセプタ）のみが加熱されるコールドウォール型枚
葉式熱ＣＶＤ装置の場合は、ウエハとその近傍のみが高
温となるため、ソースガス中のモノシランおよびアンモ
ニアは、チャンバ内に導入されても直ちには熱分解され
ず、ウエハの表面近傍に到達してはじめて熱分解される
ことになる。そのため、モノシランに比べて分解温度が
約２５０℃も高いアンモニアは相対的に分解速度が遅く
なり、その結果としてウエハの表面に供給される窒素原
子の量が不足する。すなわち、この場合は、モノシラン
の供給量を増やしても、メモリマット上における窒化シ
リコン膜の成膜速度を向上させることはできない。
トウォール型バッチ式ＣＶＤ装置の場合、チャンバ内に
導入されたソースガスは、ウエハの表面に到達する以前
にモノシランおよびアンモニアの分解温度以上の温度ま
で加熱されるため、ウエハの表面には熱分解されたガス
が供給される。これに対し、ウエハが搭載されるステー
ジ（サセプタ）のみが加熱されるコールドウォール型枚
葉式熱ＣＶＤ装置の場合は、ウエハとその近傍のみが高
温となるため、ソースガス中のモノシランおよびアンモ
ニアは、チャンバ内に導入されても直ちには熱分解され
ず、ウエハの表面近傍に到達してはじめて熱分解される
ことになる。そのため、モノシランに比べて分解温度が
約２５０℃も高いアンモニアは相対的に分解速度が遅く
なり、その結果としてウエハの表面に供給される窒素原
子の量が不足する。すなわち、この場合は、モノシラン
の供給量を増やしても、メモリマット上における窒化シ
リコン膜の成膜速度を向上させることはできない。
【００２１】このように、従来のホットウォール型バッ
チ式ＣＶＤ装置を使用する場合には、モノシラン（Ｓｉ
Ｈ4）が供給律速となることに起因して成膜の不均一が
発生するという窒化シリコン膜の成膜メカニズムは、コ
ールドウォール型枚葉式熱ＣＶＤ装置を使用して窒化シ
リコン膜を成膜する場合には適用できないことが本発明
者らによって明らかとなった。
チ式ＣＶＤ装置を使用する場合には、モノシラン（Ｓｉ
Ｈ4）が供給律速となることに起因して成膜の不均一が
発生するという窒化シリコン膜の成膜メカニズムは、コ
ールドウォール型枚葉式熱ＣＶＤ装置を使用して窒化シ
リコン膜を成膜する場合には適用できないことが本発明
者らによって明らかとなった。
【００２２】本発明の目的は、パターン密度が疎な領域
と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法で窒
化シリコン膜を堆積する際に、パターン密度が疎な領域
と密な領域とにおける窒化シリコン膜の膜厚差を低減す
ることのできる技術を提供することにある。
と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法で窒
化シリコン膜を堆積する際に、パターン密度が疎な領域
と密な領域とにおける窒化シリコン膜の膜厚差を低減す
ることのできる技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２５】本発明の半導体集積回路装置の製造方法
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体基板
の主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体基板の主面上に、パターン密度が疎な
領域と密な領域とを有する複数の第１パターンを形成す
る工程と、（ｃ）シラン系ガスとアンモニアガスとを含
む第２のソースガスを用いた熱ＣＶＤ法によって、前記
複数の第１パターンが形成された前記半導体基板の主面
上に第２の窒化シリコン膜を堆積する工程とを有し、前
記第１のソースガスと前記第２のソースガスとは、前記
シラン系ガスと前記アンモニアガスとの流量比が互いに
異なるものである。
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体基板
の主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体基板の主面上に、パターン密度が疎な
領域と密な領域とを有する複数の第１パターンを形成す
る工程と、（ｃ）シラン系ガスとアンモニアガスとを含
む第２のソースガスを用いた熱ＣＶＤ法によって、前記
複数の第１パターンが形成された前記半導体基板の主面
上に第２の窒化シリコン膜を堆積する工程とを有し、前
記第１のソースガスと前記第２のソースガスとは、前記
シラン系ガスと前記アンモニアガスとの流量比が互いに
異なるものである。
【００２６】本発明の半導体集積回路装置の製造方法
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体ウエ
ハの主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体ウエハの主面上に、パターン密度が疎
な領域と密な領域とを有する複数の第１パターンを形成
する工程と、（ｃ）シラン系ガスとアンモニアガスとを
含む第２のソースガスを用いた熱ＣＶＤ法によって、前
記複数の第１パターンが形成された前記半導体ウエハの
主面上に第２の窒化シリコン膜を堆積する工程とを有
し、前記第２のソースガスは、前記シラン系ガスに対す
る前記アンモニアガスの流量比が前記第１のソースガス
よりも大きいものである。
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体ウエ
ハの主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体ウエハの主面上に、パターン密度が疎
な領域と密な領域とを有する複数の第１パターンを形成
する工程と、（ｃ）シラン系ガスとアンモニアガスとを
含む第２のソースガスを用いた熱ＣＶＤ法によって、前
記複数の第１パターンが形成された前記半導体ウエハの
主面上に第２の窒化シリコン膜を堆積する工程とを有
し、前記第２のソースガスは、前記シラン系ガスに対す
る前記アンモニアガスの流量比が前記第１のソースガス
よりも大きいものである。
【００２７】本発明の半導体集積回路装置の製造方法
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体ウエ
ハの主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体ウエハの主面上に、パターン密度が疎
な領域と密な領域とを有する複数のゲート電極を形成す
る工程と、（ｃ）シラン系ガスとアンモニアガスとを含
む第２のソースガスを用いた熱ＣＶＤ法によって、前記
複数のゲート電極が形成された前記半導体ウエハの主面
上に第２の窒化シリコン膜を堆積する工程と、（ｄ）前
記第２の窒化シリコン膜を異方的にエッチングすること
によって、前記複数のゲート電極のそれぞれの側壁に、
前記第２の窒化シリコン膜からなるサイドウォールスペ
ーサを形成する工程とを有し、前記第２のソースガス
は、前記シラン系ガスに対する前記アンモニアガスの流
量比が前記第１のソースガスよりも大きいものである。
は、（ａ）シラン系ガスとアンモニアガスとを含む第１
のソースガスを用いた熱ＣＶＤ法によって、半導体ウエ
ハの主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体ウエハの主面上に、パターン密度が疎
な領域と密な領域とを有する複数のゲート電極を形成す
る工程と、（ｃ）シラン系ガスとアンモニアガスとを含
む第２のソースガスを用いた熱ＣＶＤ法によって、前記
複数のゲート電極が形成された前記半導体ウエハの主面
上に第２の窒化シリコン膜を堆積する工程と、（ｄ）前
記第２の窒化シリコン膜を異方的にエッチングすること
によって、前記複数のゲート電極のそれぞれの側壁に、
前記第２の窒化シリコン膜からなるサイドウォールスペ
ーサを形成する工程とを有し、前記第２のソースガス
は、前記シラン系ガスに対する前記アンモニアガスの流
量比が前記第１のソースガスよりも大きいものである。
【００２８】なお、本願において、半導体集積回路装置
というときは、特に単結晶シリコン基板上に作られるも
のだけでなく、特にそうでない旨が明示された場合を除
き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin
Film Transistor)液晶製造用基板などといった他の基板
上に作られるものを含むものとする。また、ウエハとは
半導体集積回路装置の製造に用いる単結晶シリコン基板
（一般にほぼ円盤形）、ＳＯＩ基板、ガラス基板その他
の絶縁、半絶縁または半導体基板などやそれらを複合し
た基板をいう。
というときは、特に単結晶シリコン基板上に作られるも
のだけでなく、特にそうでない旨が明示された場合を除
き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin
Film Transistor)液晶製造用基板などといった他の基板
上に作られるものを含むものとする。また、ウエハとは
半導体集積回路装置の製造に用いる単結晶シリコン基板
（一般にほぼ円盤形）、ＳＯＩ基板、ガラス基板その他
の絶縁、半絶縁または半導体基板などやそれらを複合し
た基板をいう。
【００２９】チップまたはチップ領域とは、ウエハを前
工程が終了したあとに、分割される部分に対応する図１
に示す単位集積回路領域である。
工程が終了したあとに、分割される部分に対応する図１
に示す単位集積回路領域である。
【００３０】準常圧減圧領域(Sub-Atmospheric reduced
pressure region)とは、一般に１．３ｋＰａから９３
ｋＰａの圧力範囲を指すものとされている。また、準常
圧加圧領域とは本願において１０６ｋＰａから１３３ｋ
Ｐａの圧力範囲を指し、それらと常圧を包括して、準常
圧領域と言う。
pressure region)とは、一般に１．３ｋＰａから９３
ｋＰａの圧力範囲を指すものとされている。また、準常
圧加圧領域とは本願において１０６ｋＰａから１３３ｋ
Ｐａの圧力範囲を指し、それらと常圧を包括して、準常
圧領域と言う。
【００３１】コールドウォール型枚葉式熱ＣＶＤ装置
は、一般にウエハを外周壁よりも高い温度に加熱する
（抵抗加熱、高周波誘導加熱、またはランプ加熱）コー
ルドウォール型熱処理炉であって、プラズマなどを直接
使用しないウエハ単位で成膜を行うＣＶＤ装置である。
は、一般にウエハを外周壁よりも高い温度に加熱する
（抵抗加熱、高周波誘導加熱、またはランプ加熱）コー
ルドウォール型熱処理炉であって、プラズマなどを直接
使用しないウエハ単位で成膜を行うＣＶＤ装置である。
【００３２】また、ガス雰囲気はソースガスなどの反応
ガス、キャリアガス、稀釈ガスの外、その他の添加ガス
を含めることができる。また、それぞれのガス組成に言
及する場合、特にそのように明示した場合を除き、それ
以外の要素の追加を許容するものとする。
ガス、キャリアガス、稀釈ガスの外、その他の添加ガス
を含めることができる。また、それぞれのガス組成に言
及する場合、特にそのように明示した場合を除き、それ
以外の要素の追加を許容するものとする。
【００３３】さらに、以下の実施の形態において、要素
の数など（個数、数値、量、範囲などを含む）に言及す
る場合、特に明示したときおよび原理的に明らかに特定
の数に限定されるときを除き、その特定の数に限定され
るものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップなどを含む）は、特に明示した場合および原理的
に明らかに必須であると考えられる場合を除き、必ずし
も必須のものではないことはいうまでもない。
の数など（個数、数値、量、範囲などを含む）に言及す
る場合、特に明示したときおよび原理的に明らかに特定
の数に限定されるときを除き、その特定の数に限定され
るものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップなどを含む）は、特に明示した場合および原理的
に明らかに必須であると考えられる場合を除き、必ずし
も必須のものではないことはいうまでもない。
【００３４】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００３６】（実施の形態１）図１は、本実施形態のＳ
ＲＡＭ(Static Random Access Memory)が形成されたシ
リコンチップ１Ａのブロック図である。このＳＲＡＭが
形成されたシリコンチップ１Ａは、携帯用電子機器など
に内蔵されて使用されるものであり、その主面には、複
数のメモリマットに分割された記憶部と、入出力回路
（入力バッファデコーダ、出力回路）、コントロール回
路および基準電圧発生回路（降圧電源回路）などからな
る周辺回路とが形成されている。
ＲＡＭ(Static Random Access Memory)が形成されたシ
リコンチップ１Ａのブロック図である。このＳＲＡＭが
形成されたシリコンチップ１Ａは、携帯用電子機器など
に内蔵されて使用されるものであり、その主面には、複
数のメモリマットに分割された記憶部と、入出力回路
（入力バッファデコーダ、出力回路）、コントロール回
路および基準電圧発生回路（降圧電源回路）などからな
る周辺回路とが形成されている。
【００３７】図２は、上記記憶部に形成されたメモリセ
ルのなど価回路図である。ＳＲＡＭのメモリセルは、一
対の相補性データ線（ＤＬ、／ＤＬ）とワード線（Ｗ
Ｌ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ
（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦＥＴ（Ｑ
ｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ（Ｑ
ｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩＳＦ
ＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ（Ｑｔ
1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成され、負
荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル型ＭＩ
ＳＦＥＴで構成されている。すなわち、メモリセルは、
４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型
ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されてい
る。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵
抗型メモリセルに比べて待機時のリーク電流が少ないた
め、消費電力が低いという特徴を備えている。
ルのなど価回路図である。ＳＲＡＭのメモリセルは、一
対の相補性データ線（ＤＬ、／ＤＬ）とワード線（Ｗ
Ｌ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ
（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦＥＴ（Ｑ
ｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ（Ｑ
ｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩＳＦ
ＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ（Ｑｔ
1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成され、負
荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル型ＭＩ
ＳＦＥＴで構成されている。すなわち、メモリセルは、
４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型
ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されてい
る。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵
抗型メモリセルに比べて待機時のリーク電流が少ないた
め、消費電力が低いという特徴を備えている。
【００３８】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセル内で交差結合され、１ビットの情報を記憶する
情報蓄積部としてのフリップフロップ回路を構成してい
る。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセル内で交差結合され、１ビットの情報を記憶する
情報蓄積部としてのフリップフロップ回路を構成してい
る。
【００３９】上記フリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬ
に接続されている。また、フリップフロップ回路の一端
（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれの
ソース、ドレインの一方）は、例えば３．３Ｖの電源電
圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥ
ＴＱｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）
は、例えば０ＶのＧＮＤ電圧に接続されている。
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬ
に接続されている。また、フリップフロップ回路の一端
（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれの
ソース、ドレインの一方）は、例えば３．３Ｖの電源電
圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥ
ＴＱｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）
は、例えば０ＶのＧＮＤ電圧に接続されている。
【００４０】図３は、メモリセルを構成する上記６個の
ＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平
面図である。なお、図に示す４個の＋印を直線で結んだ
矩形の領域は、メモリセル１個分の領域を示している。
ＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平
面図である。なお、図に示す４個の＋印を直線で結んだ
矩形の領域は、メモリセル１個分の領域を示している。
【００４１】メモリセルを構成する６個のＭＩＳＦＥＴ
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は、基板１の主面の素子分離溝４によって周囲を
囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されてい
る。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ
1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ
型ウエルが形成されたアクティブ領域Ｌｐに形成され、
ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、
Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎ
に形成されている。
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は、基板１の主面の素子分離溝４によって周囲を
囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されてい
る。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ
1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ
型ウエルが形成されたアクティブ領域Ｌｐに形成され、
ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、
Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎ
に形成されている。
【００４２】転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ワー
ド線ＷＬと一体に構成されたゲート電極９Ａを有してい
る。このゲート電極９Ａは、リン（Ｐ）がドープされた
ｎ型多結晶シリコン膜とその上部に形成されたＣｏ（コ
バルト）シリサイド層とからなる。
ド線ＷＬと一体に構成されたゲート電極９Ａを有してい
る。このゲート電極９Ａは、リン（Ｐ）がドープされた
ｎ型多結晶シリコン膜とその上部に形成されたＣｏ（コ
バルト）シリサイド層とからなる。
【００４３】フリップフロップ回路の第１のインバータ
（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および
負荷用ＭＩＳＦＥＴＱｐ1は、一体に構成されたゲート
電極を有している。このゲート電極のうち、駆動用ＭＩ
ＳＦＥＴＱｄ1のゲート電極として使用される部分（ゲ
ート電極９Ｂ）は、リンがドープされたｎ型多結晶シリ
コン膜とその上部に形成されたＣｏシリサイド層からな
り、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極として使用
される部分（ゲート電極９Ｃ）は、ホウ素（Ｂ）がドー
プされたｐ型多結晶シリコン膜とその上部に形成された
Ｃｏシリサイド層からなる。
（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および
負荷用ＭＩＳＦＥＴＱｐ1は、一体に構成されたゲート
電極を有している。このゲート電極のうち、駆動用ＭＩ
ＳＦＥＴＱｄ1のゲート電極として使用される部分（ゲ
ート電極９Ｂ）は、リンがドープされたｎ型多結晶シリ
コン膜とその上部に形成されたＣｏシリサイド層からな
り、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極として使用
される部分（ゲート電極９Ｃ）は、ホウ素（Ｂ）がドー
プされたｐ型多結晶シリコン膜とその上部に形成された
Ｃｏシリサイド層からなる。
【００４４】同様に、フリップフロップ回路の第２のイ
ンバータ（ＩＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱ
ｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、一体に構成され
たゲート電極を有し、駆動用ＭＩＳＦＥＴＱｄ2のゲー
ト電極として使用される部分（ゲート電極９Ｂ）は、リ
ンがドープされたｎ型多結晶シリコン膜とその上部に形
成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥ
ＴＱｐ2のゲート電極として使用される部分（ゲート電
極９Ｃ）は、ホウ素がドープされたｐ型多結晶シリコン
膜とその上部に形成されたＣｏシリサイド層からなる。
ンバータ（ＩＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱ
ｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、一体に構成され
たゲート電極を有し、駆動用ＭＩＳＦＥＴＱｄ2のゲー
ト電極として使用される部分（ゲート電極９Ｂ）は、リ
ンがドープされたｎ型多結晶シリコン膜とその上部に形
成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥ
ＴＱｐ2のゲート電極として使用される部分（ゲート電
極９Ｃ）は、ホウ素がドープされたｐ型多結晶シリコン
膜とその上部に形成されたＣｏシリサイド層からなる。
【００４５】一方、入出力回路（入力バッファデコー
ダ、出力回路）、コントロール回路および基準電圧発生
回路（降圧電源回路）などの周辺回路は、ｎチャネル型
ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わ
せた相補性ＭＩＳＦＥＴによって構成されている。ｎチ
ャネル型ＭＩＳＦＥＴのゲート電極は、リンがドープさ
れたｎ型多結晶シリコン膜とその上部に形成されたＣｏ
シリサイド層からなり、ｐチャネル型ＭＩＳＦＥＴのゲ
ート電極は、ホウ素がドープされたｐ型多結晶シリコン
膜とその上部に形成されたＣｏシリサイド層からなる。
ダ、出力回路）、コントロール回路および基準電圧発生
回路（降圧電源回路）などの周辺回路は、ｎチャネル型
ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わ
せた相補性ＭＩＳＦＥＴによって構成されている。ｎチ
ャネル型ＭＩＳＦＥＴのゲート電極は、リンがドープさ
れたｎ型多結晶シリコン膜とその上部に形成されたＣｏ
シリサイド層からなり、ｐチャネル型ＭＩＳＦＥＴのゲ
ート電極は、ホウ素がドープされたｐ型多結晶シリコン
膜とその上部に形成されたＣｏシリサイド層からなる。
【００４６】次に、上記ＳＲＡＭのメモリセルおよび周
辺回路を構成するＭＩＳＦＥＴの製造方法を図４〜図１
９を用いて説明する。
辺回路を構成するＭＩＳＦＥＴの製造方法を図４〜図１
９を用いて説明する。
【００４７】まず、図４に示すように、例えば１〜１０
Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンから
なる基板（シリコンウエハ）１を約８５０℃で熱酸化し
てその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２
を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜
厚１２０ｎｍ程度の窒化シリコン膜３を堆積する。窒化
シリコン膜３は、素子分離領域の基板１をエッチングし
て溝を形成する際のマスクとして使用される。また、窒
化シリコン膜３は、酸化されにくい性質を持つので、そ
の下部の基板１の表面が酸化されるのを防ぐマスクとし
ても使用される。窒化シリコン膜３の下部の酸化シリコ
ン膜２は、基板１と窒化シリコン膜３との界面に生じる
ストレスを緩和し、このストレスに起因して基板１の表
面に転位などの欠陥が発生するのを防ぐために形成す
る。
Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンから
なる基板（シリコンウエハ）１を約８５０℃で熱酸化し
てその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２
を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜
厚１２０ｎｍ程度の窒化シリコン膜３を堆積する。窒化
シリコン膜３は、素子分離領域の基板１をエッチングし
て溝を形成する際のマスクとして使用される。また、窒
化シリコン膜３は、酸化されにくい性質を持つので、そ
の下部の基板１の表面が酸化されるのを防ぐマスクとし
ても使用される。窒化シリコン膜３の下部の酸化シリコ
ン膜２は、基板１と窒化シリコン膜３との界面に生じる
ストレスを緩和し、このストレスに起因して基板１の表
面に転位などの欠陥が発生するのを防ぐために形成す
る。
【００４８】図５は、上記窒化シリコン膜３の堆積に用
いるコールドウォール型の枚葉式熱ＣＶＤ装置１００の
概略図である。
いるコールドウォール型の枚葉式熱ＣＶＤ装置１００の
概略図である。
【００４９】枚葉式熱ＣＶＤ装置１００のチャンバ１０
１の中央部には、シリコンウエハ（基板）１を搭載する
ステージ１０２が設けられている。ステージ１０２の内
部には、シリコンウエハ１を加熱するヒータ（図示せ
ず）が設けられている。ステージ１０２の上方には、モ
ノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とからなる
ソースガスを窒素（Ｎ2）などのキャリアガスと共にシ
リコンウエハ１の表面に供給するシャワーヘッドが設け
られている。また、チャンバ１０１の外部には、チャン
バ１０１の内壁をステージ１０２やシリコンウエハ１の
温度よりも低い温度に設定する温調機構（図示せず）が
設けられている。
１の中央部には、シリコンウエハ（基板）１を搭載する
ステージ１０２が設けられている。ステージ１０２の内
部には、シリコンウエハ１を加熱するヒータ（図示せ
ず）が設けられている。ステージ１０２の上方には、モ
ノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とからなる
ソースガスを窒素（Ｎ2）などのキャリアガスと共にシ
リコンウエハ１の表面に供給するシャワーヘッドが設け
られている。また、チャンバ１０１の外部には、チャン
バ１０１の内壁をステージ１０２やシリコンウエハ１の
温度よりも低い温度に設定する温調機構（図示せず）が
設けられている。
【００５０】一つのチャンバ１０１内でシリコンウエハ
１を一枚ずつ処理する枚葉式熱ＣＶＤ装置１００は、バ
ッチ式熱ＣＶＤ装置に比べて精密な温度条件の確保が容
易であり、かつウエハ面内での膜厚均一性も良好である
という特徴がある。特に、チャンバ１０１の内壁温度を
ステージ１０２やシリコンウエハ１の温度よりも下げて
成膜を行うコールドウォール型のＣＶＤ装置は、ソース
ガスの大部分がシリコンウエハ１の表面で反応して膜を
形成し、温度が低いチャンバ１０１の内壁には膜が殆ど
堆積しないので、スループットの高い成膜が可能とな
る。
１を一枚ずつ処理する枚葉式熱ＣＶＤ装置１００は、バ
ッチ式熱ＣＶＤ装置に比べて精密な温度条件の確保が容
易であり、かつウエハ面内での膜厚均一性も良好である
という特徴がある。特に、チャンバ１０１の内壁温度を
ステージ１０２やシリコンウエハ１の温度よりも下げて
成膜を行うコールドウォール型のＣＶＤ装置は、ソース
ガスの大部分がシリコンウエハ１の表面で反応して膜を
形成し、温度が低いチャンバ１０１の内壁には膜が殆ど
堆積しないので、スループットの高い成膜が可能とな
る。
【００５１】これに対し、チャンバの内部全体を一様な
温度に加熱して成膜を行うホットウォール型ＣＶＤ装置
の場合は、ウエハの表面だけでなく、チャンバ１０１の
内壁表面にも膜が堆積してしまう。そのため、ウエハ表
面に堆積する膜が所望の厚さとなるまでに多くの時間を
要し、かつチャンバ１０１の内壁表面に堆積した膜を定
期的に除去する手間が必要となる。
温度に加熱して成膜を行うホットウォール型ＣＶＤ装置
の場合は、ウエハの表面だけでなく、チャンバ１０１の
内壁表面にも膜が堆積してしまう。そのため、ウエハ表
面に堆積する膜が所望の厚さとなるまでに多くの時間を
要し、かつチャンバ１０１の内壁表面に堆積した膜を定
期的に除去する手間が必要となる。
【００５２】本実施形態では、シリコンウエハ１の温度
を７５０℃、チャンバ１０１の内壁温度を３０℃にそれ
ぞれ設定し、モノシラン流量＝２０ｓｃｃｍ、アンモニ
ア流量＝１４００ｓｃｃｍ、窒素流量＝３６００ｓｃｃ
ｍ、ガス圧＝３６ｋＰａ（２７５Ｔｏｒｒ）の条件で窒
化シリコン膜３を堆積する。窒化シリコン膜３は、下地
の酸化シリコン膜２の表面が平坦なため、基板（シリコ
ンウエハ）１の全面でほぼ均一な膜厚となる。
を７５０℃、チャンバ１０１の内壁温度を３０℃にそれ
ぞれ設定し、モノシラン流量＝２０ｓｃｃｍ、アンモニ
ア流量＝１４００ｓｃｃｍ、窒素流量＝３６００ｓｃｃ
ｍ、ガス圧＝３６ｋＰａ（２７５Ｔｏｒｒ）の条件で窒
化シリコン膜３を堆積する。窒化シリコン膜３は、下地
の酸化シリコン膜２の表面が平坦なため、基板（シリコ
ンウエハ）１の全面でほぼ均一な膜厚となる。
【００５３】次に、図６に示すように、フォトレジスト
膜（図示せず）をマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜３とその下部の酸化シリコン
膜２とを選択的に除去した後、窒化シリコン膜３をマス
クにしたドライエッチングで素子分離領域の基板１に深
さ３５０〜４００ｎｍ程度の溝４ａを形成する。
膜（図示せず）をマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜３とその下部の酸化シリコン
膜２とを選択的に除去した後、窒化シリコン膜３をマス
クにしたドライエッチングで素子分離領域の基板１に深
さ３５０〜４００ｎｍ程度の溝４ａを形成する。
【００５４】次に、図７に示すように、溝４ａの内部を
含む基板１上に酸化シリコン膜５を堆積する。酸化シリ
コン膜５は、溝４ａの深さよりも厚い膜厚（例えば４５
０〜５００ｎｍ程度）で堆積し、溝４ａの内部が酸化シ
リコン膜５によって完全に埋め込まれるようにする。酸
化シリコン膜５は、例えば酸素とテトラエトキシシラン
((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに使ったプラズマＣＶ
Ｄ法で堆積する。
含む基板１上に酸化シリコン膜５を堆積する。酸化シリ
コン膜５は、溝４ａの深さよりも厚い膜厚（例えば４５
０〜５００ｎｍ程度）で堆積し、溝４ａの内部が酸化シ
リコン膜５によって完全に埋め込まれるようにする。酸
化シリコン膜５は、例えば酸素とテトラエトキシシラン
((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに使ったプラズマＣＶ
Ｄ法で堆積する。
【００５５】次に、基板１を約１０００℃で熱酸化し、
溝４ａに埋め込んだ酸化シリコン膜５の膜質を改善する
ためのデンシファイ（焼き締め）を行った後、図８に示
すように、化学機械研磨（ＣＭＰ）法を用いて溝４ａの
上部の酸化シリコン膜５を研磨し、その表面を平坦化す
ることによって素子分離溝４を形成する。この研磨は、
アクティブ領域の基板１表面を覆っている窒化シリコン
膜３をストッパに用いて行ない、酸化シリコン膜５の表
面の高さが窒化シリコン膜３のそれと同じになった時点
を終点とする。その後、アクティブ領域の基板１表面を
覆っている窒化シリコン膜３を熱リン酸で除去する。
溝４ａに埋め込んだ酸化シリコン膜５の膜質を改善する
ためのデンシファイ（焼き締め）を行った後、図８に示
すように、化学機械研磨（ＣＭＰ）法を用いて溝４ａの
上部の酸化シリコン膜５を研磨し、その表面を平坦化す
ることによって素子分離溝４を形成する。この研磨は、
アクティブ領域の基板１表面を覆っている窒化シリコン
膜３をストッパに用いて行ない、酸化シリコン膜５の表
面の高さが窒化シリコン膜３のそれと同じになった時点
を終点とする。その後、アクティブ領域の基板１表面を
覆っている窒化シリコン膜３を熱リン酸で除去する。
【００５６】次に、図９に示すように、基板１の一部に
ｎ型不純物（例えばリン）をイオン注入し、他の一部に
ｐ型不純物（ホウ素）をイオン注入した後、基板１を約
９５０℃で熱処理して上記不純物を拡散させることによ
り、基板１の一部にｎ型ウエル６を形成し、他の一部に
ｐ型ウエル７を形成する。
ｎ型不純物（例えばリン）をイオン注入し、他の一部に
ｐ型不純物（ホウ素）をイオン注入した後、基板１を約
９５０℃で熱処理して上記不純物を拡散させることによ
り、基板１の一部にｎ型ウエル６を形成し、他の一部に
ｐ型ウエル７を形成する。
【００５７】次に、フッ酸を用いたウェットエッチング
で基板１の表面を洗浄した後、図１０に示すように、基
板１を約８００〜８５０℃で熱酸化することによって、
ｎ型ウエル６およびｐ型ウエル７のそれぞれの表面に清
浄なゲート酸化膜８を形成し、続いてゲート酸化膜８の
上部にゲート電極９Ａ〜９Ｅを形成する。ゲート電極９
Ａ〜９Ｅは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２
００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積
し、続いて多結晶シリコン膜の一部にｎ型不純物（リ
ン）をイオン注入し、他の一部にｐ型不純物（ホウ素）
をイオン注入した後、フォトレジスト膜をマスクにして
多結晶シリコン膜をドライエッチングすることによって
形成する。
で基板１の表面を洗浄した後、図１０に示すように、基
板１を約８００〜８５０℃で熱酸化することによって、
ｎ型ウエル６およびｐ型ウエル７のそれぞれの表面に清
浄なゲート酸化膜８を形成し、続いてゲート酸化膜８の
上部にゲート電極９Ａ〜９Ｅを形成する。ゲート電極９
Ａ〜９Ｅは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２
００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積
し、続いて多結晶シリコン膜の一部にｎ型不純物（リ
ン）をイオン注入し、他の一部にｐ型不純物（ホウ素）
をイオン注入した後、フォトレジスト膜をマスクにして
多結晶シリコン膜をドライエッチングすることによって
形成する。
【００５８】ゲート電極９Ａは、リンがドープされたｎ
型多結晶シリコン膜からなり、メモリセルの一部を構成
する転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極およ
びワード線ＷＬとして使用される。ゲート電極９Ｂは、
同じくｎ型多結晶シリコン膜からなり、メモリセルの一
部を構成する駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート
電極として使用される。ゲート電極９Ｃは、ホウ素がド
ープされたｐ型多結晶シリコン膜からなり、メモリセル
の一部を構成する負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲ
ート電極として使用される。
型多結晶シリコン膜からなり、メモリセルの一部を構成
する転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極およ
びワード線ＷＬとして使用される。ゲート電極９Ｂは、
同じくｎ型多結晶シリコン膜からなり、メモリセルの一
部を構成する駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート
電極として使用される。ゲート電極９Ｃは、ホウ素がド
ープされたｐ型多結晶シリコン膜からなり、メモリセル
の一部を構成する負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲ
ート電極として使用される。
【００５９】ゲート電極９Ｄは、リンがドープされたｎ
型多結晶シリコン膜からなり、周辺回路の一部を構成す
るｎチャネル型ＭＩＳＦＥＴ（Ｑａ）のゲート電極とし
て使用される。ゲート電極９Ｅは、ホウ素がドープされ
たｐ型多結晶シリコン膜からなり、周辺回路の一部を構
成するｐチャネル型ＭＩＳＦＥＴ（Ｑｂ）のゲート電極
として使用される。
型多結晶シリコン膜からなり、周辺回路の一部を構成す
るｎチャネル型ＭＩＳＦＥＴ（Ｑａ）のゲート電極とし
て使用される。ゲート電極９Ｅは、ホウ素がドープされ
たｐ型多結晶シリコン膜からなり、周辺回路の一部を構
成するｐチャネル型ＭＩＳＦＥＴ（Ｑｂ）のゲート電極
として使用される。
【００６０】メモリセルを構成する６個のＭＩＳＦＥＴ
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は極めて密に配置されるため、ゲート電極９Ａ〜
９Ｃは互いに近接して配置される。これに対し、周辺回
路を構成するＭＩＳＦＥＴは疎に配置されるため、ゲー
ト電極９Ｄ、９Ｅは互いに離間して配置される。そのた
め、シリコンウエハ（基板）１の主面上にゲート電極９
Ａ〜９Ｅを形成すると、ウエハの主面に区画された複数
のチップ領域のそれぞれには、ゲート電極パターンが密
な領域（メモリマット）と疎な領域（周辺回路）とが生
じる。
（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥ
ＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑ
ｔ2）は極めて密に配置されるため、ゲート電極９Ａ〜
９Ｃは互いに近接して配置される。これに対し、周辺回
路を構成するＭＩＳＦＥＴは疎に配置されるため、ゲー
ト電極９Ｄ、９Ｅは互いに離間して配置される。そのた
め、シリコンウエハ（基板）１の主面上にゲート電極９
Ａ〜９Ｅを形成すると、ウエハの主面に区画された複数
のチップ領域のそれぞれには、ゲート電極パターンが密
な領域（メモリマット）と疎な領域（周辺回路）とが生
じる。
【００６１】次に、図１１に示すように、ｐ型ウエル７
にリンまたはヒ素（Ａｓ）をイオン注入して低不純物濃
度のｎ-型半導体領域１０を形成し、ｎ型ウエル６にホ
ウ素をイオン注入して低不純物濃度のｐ-型半導体領域
１１を形成した後、基板１の主面上にＣＶＤ法で膜厚５
０ｎｍ程度の窒化シリコン膜１２を堆積する。
にリンまたはヒ素（Ａｓ）をイオン注入して低不純物濃
度のｎ-型半導体領域１０を形成し、ｎ型ウエル６にホ
ウ素をイオン注入して低不純物濃度のｐ-型半導体領域
１１を形成した後、基板１の主面上にＣＶＤ法で膜厚５
０ｎｍ程度の窒化シリコン膜１２を堆積する。
【００６２】上記窒化シリコン膜１２の堆積には、前記
図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置
１００を使用する。
図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置
１００を使用する。
【００６３】ここで、窒化シリコン膜１２を堆積すると
きの各種パラメータを変えたときに、ゲート電極パター
ンが密な領域（メモリマット）に堆積された窒化シリコ
ン膜１２と疎な領域（周辺回路）に堆積された窒化シリ
コン膜１２との膜厚差がどのように変わるかを測定した
結果を図１２に示す。図に示す８種類の折れ線グラフ
は、左から順にＡ：アンモニアのアニール時間、Ｂ：チ
ャンバ１０１の内壁の温度、Ｃ：ステージ１０２からシ
ャワーヘッド１０３までの距離、Ｄ：チャンバ１０１内
のガス圧力、Ｅ：ウエハ温度、Ｆ：窒素流量、Ｇ：アン
モニア流量およびＨ：モノシラン流量である。縦軸は、
これら８種類のパラメータのそれぞれを図１３に示す３
種類（アンモニアのアニール時間のみ２種類）の数値に
設定したときに、上記した窒化シリコン膜１２の膜厚差
がどの程度変化するかを示したもので、数値が大きくな
る程、膜厚差が小さくなることを示している。
きの各種パラメータを変えたときに、ゲート電極パター
ンが密な領域（メモリマット）に堆積された窒化シリコ
ン膜１２と疎な領域（周辺回路）に堆積された窒化シリ
コン膜１２との膜厚差がどのように変わるかを測定した
結果を図１２に示す。図に示す８種類の折れ線グラフ
は、左から順にＡ：アンモニアのアニール時間、Ｂ：チ
ャンバ１０１の内壁の温度、Ｃ：ステージ１０２からシ
ャワーヘッド１０３までの距離、Ｄ：チャンバ１０１内
のガス圧力、Ｅ：ウエハ温度、Ｆ：窒素流量、Ｇ：アン
モニア流量およびＨ：モノシラン流量である。縦軸は、
これら８種類のパラメータのそれぞれを図１３に示す３
種類（アンモニアのアニール時間のみ２種類）の数値に
設定したときに、上記した窒化シリコン膜１２の膜厚差
がどの程度変化するかを示したもので、数値が大きくな
る程、膜厚差が小さくなることを示している。
【００６４】この図から、チャンバ１０１内のガス圧力
（Ｄ）、アンモニア流量（Ｇ）、モノシラン流量（Ｈ）
が窒化シリコン膜１２の膜厚差の変動に大きく寄与して
いることが判る。また、チャンバ１０１内のガス圧力
（Ｄ）を大きくしたり、アンモニア流量（Ｇ）を増やし
たりするほど窒化シリコン膜１２の膜厚差が小さくな
り、逆にモノシラン流量（Ｈ）を増やすほど窒化シリコ
ン膜１２の膜厚差が大きくなることが判る。
（Ｄ）、アンモニア流量（Ｇ）、モノシラン流量（Ｈ）
が窒化シリコン膜１２の膜厚差の変動に大きく寄与して
いることが判る。また、チャンバ１０１内のガス圧力
（Ｄ）を大きくしたり、アンモニア流量（Ｇ）を増やし
たりするほど窒化シリコン膜１２の膜厚差が小さくな
り、逆にモノシラン流量（Ｈ）を増やすほど窒化シリコ
ン膜１２の膜厚差が大きくなることが判る。
【００６５】図１４は、チャンバ１０１内のガス圧力を
２６ｋＰａ（２００Ｔｏｒｒ）、４６ｋＰａ（３５０Ｔ
ｏｒｒ）にそれぞれ設定し、アンモニアとモノシランの
流量比（％）を変えたときに窒化シリコン膜１２の膜厚
差がどのように変わるかを測定した結果を示している。
この図から、アンモニアの流量比が大きくなるほど窒化
シリコン膜１２の膜厚差が小さくなることが判る。
２６ｋＰａ（２００Ｔｏｒｒ）、４６ｋＰａ（３５０Ｔ
ｏｒｒ）にそれぞれ設定し、アンモニアとモノシランの
流量比（％）を変えたときに窒化シリコン膜１２の膜厚
差がどのように変わるかを測定した結果を示している。
この図から、アンモニアの流量比が大きくなるほど窒化
シリコン膜１２の膜厚差が小さくなることが判る。
【００６６】上記測定結果から、ゲート電極パターンが
密な領域（メモリマット）に堆積された窒化シリコン膜
１２と疎な領域（周辺回路）に堆積された窒化シリコン
膜１２との膜厚差を小さくするためには、モノシランに
対するアンモニアの流量比を大きくすること、およびチ
ャンバ１０１内のガス圧力を大きくすることが有効であ
る。
密な領域（メモリマット）に堆積された窒化シリコン膜
１２と疎な領域（周辺回路）に堆積された窒化シリコン
膜１２との膜厚差を小さくするためには、モノシランに
対するアンモニアの流量比を大きくすること、およびチ
ャンバ１０１内のガス圧力を大きくすることが有効であ
る。
【００６７】具体的には、ゲート電極パターンが疎な領
域（周辺回路）に堆積された窒化シリコン膜１２の膜厚
に対する密な領域（メモリマット）に堆積された窒化シ
リコン膜１２の膜厚の比を８０％以上（膜厚差を２０％
以下）とするためには、ガス圧を４６ｋＰａ（３５０Ｔ
ｏｒｒ）としたとき、モノシランに対するアンモニアの
流量比を少なくとも４０倍以上とすることが望ましい。
また、上記膜厚の比を８５％以上（膜厚差を１５％以
下）とするためには、モノシランに対するアンモニアの
流量比を少なくとも１００倍以上とし、上記膜厚の比を
９０％以上（膜厚差を１０％以下）とするためには、上
記流量比を少なくとも２５０倍以上とすることが望まし
い。
域（周辺回路）に堆積された窒化シリコン膜１２の膜厚
に対する密な領域（メモリマット）に堆積された窒化シ
リコン膜１２の膜厚の比を８０％以上（膜厚差を２０％
以下）とするためには、ガス圧を４６ｋＰａ（３５０Ｔ
ｏｒｒ）としたとき、モノシランに対するアンモニアの
流量比を少なくとも４０倍以上とすることが望ましい。
また、上記膜厚の比を８５％以上（膜厚差を１５％以
下）とするためには、モノシランに対するアンモニアの
流量比を少なくとも１００倍以上とし、上記膜厚の比を
９０％以上（膜厚差を１０％以下）とするためには、上
記流量比を少なくとも２５０倍以上とすることが望まし
い。
【００６８】本実施形態では、シリコンウエハ１の温度
を７５０℃（ヒータの設定温度は８００℃、一般にウエ
ハの上面温度はヒータの設定温度より約５０℃だけ低
い）、チャンバ１０１の内壁温度を２５℃にそれぞれ設
定し、モノシラン流量＝１０ｓｃｃｍ、アンモニア流量
＝５０００ｓｃｃｍ、窒素流量＝５０００ｓｃｃｍ、ガ
ス圧＝４６ｋＰａ（３５０Ｔｏｒｒ）の条件で窒化シリ
コン膜１２を堆積することにより、ゲート電極パターン
が密な領域（メモリマット）と疎な領域（周辺回路）と
で窒化シリコン膜１２の膜厚をほぼ均一にすることがで
きた。
を７５０℃（ヒータの設定温度は８００℃、一般にウエ
ハの上面温度はヒータの設定温度より約５０℃だけ低
い）、チャンバ１０１の内壁温度を２５℃にそれぞれ設
定し、モノシラン流量＝１０ｓｃｃｍ、アンモニア流量
＝５０００ｓｃｃｍ、窒素流量＝５０００ｓｃｃｍ、ガ
ス圧＝４６ｋＰａ（３５０Ｔｏｒｒ）の条件で窒化シリ
コン膜１２を堆積することにより、ゲート電極パターン
が密な領域（メモリマット）と疎な領域（周辺回路）と
で窒化シリコン膜１２の膜厚をほぼ均一にすることがで
きた。
【００６９】次に、図１５に示すように、上記窒化シリ
コン膜１２を異方的にドライエッチングすることによっ
て、ゲート電極９Ａ〜９Ｅのそれぞれの側壁にサイドウ
ォールスペーサ１２Ａを形成する。本実施形態では、メ
モリマットと周辺回路とで窒化シリコン膜１２の膜厚を
ほぼ均一にすることができたので、メモリマットのゲー
ト酸化膜８や基板１を削ることなくサイドウォールスペ
ーサ１２Ａを形成することができる。
コン膜１２を異方的にドライエッチングすることによっ
て、ゲート電極９Ａ〜９Ｅのそれぞれの側壁にサイドウ
ォールスペーサ１２Ａを形成する。本実施形態では、メ
モリマットと周辺回路とで窒化シリコン膜１２の膜厚を
ほぼ均一にすることができたので、メモリマットのゲー
ト酸化膜８や基板１を削ることなくサイドウォールスペ
ーサ１２Ａを形成することができる。
【００７０】次に、図１６に示すように、ｐ型ウエル７
にリンまたはヒ素（Ａｓ）をイオン注入して高不純物濃
度のｎ+型半導体領域（ソース、ドレイン）１３を形成
し、ｎ型ウエル６にホウ素をイオン注入して高不純物濃
度のｐ+型半導体領域（ソース、ドレイン）１４を形成
する。続いて、フッ酸を用いたウェットエッチングでｎ
+型半導体領域（ソース、ドレイン）１３およびｐ+型半
導体領域（ソース、ドレイン）１４のそれぞれの表面の
ゲート酸化膜８を除去した後、基板１上にスパッタリン
グ法でＣｏ膜を堆積し、熱処理によるシリサイド反応で
ゲート電極９Ａ〜９Ｅ、ｎ+型半導体領域（ソース、ド
レイン）１３およびｐ+型半導体領域（ソース、ドレイ
ン）１４のそれぞれの表面にＣｏシリサイド層１５を形
成した後、未反応のＣｏ膜をウェットエッチングで除去
する。ここまでの工程により、メモリマットに駆動用Ｍ
ＩＳＦＥＴＱｄ、負荷用ＭＩＳＦＥＴＱｐおよび転送用
ＭＩＳＦＥＴＱｔが形成され、周辺回路にｎチャネル型
ＭＩＳＦＥＴＱａおよびｐチャネル型ＭＩＳＦＥＴＱｂ
が形成される。
にリンまたはヒ素（Ａｓ）をイオン注入して高不純物濃
度のｎ+型半導体領域（ソース、ドレイン）１３を形成
し、ｎ型ウエル６にホウ素をイオン注入して高不純物濃
度のｐ+型半導体領域（ソース、ドレイン）１４を形成
する。続いて、フッ酸を用いたウェットエッチングでｎ
+型半導体領域（ソース、ドレイン）１３およびｐ+型半
導体領域（ソース、ドレイン）１４のそれぞれの表面の
ゲート酸化膜８を除去した後、基板１上にスパッタリン
グ法でＣｏ膜を堆積し、熱処理によるシリサイド反応で
ゲート電極９Ａ〜９Ｅ、ｎ+型半導体領域（ソース、ド
レイン）１３およびｐ+型半導体領域（ソース、ドレイ
ン）１４のそれぞれの表面にＣｏシリサイド層１５を形
成した後、未反応のＣｏ膜をウェットエッチングで除去
する。ここまでの工程により、メモリマットに駆動用Ｍ
ＩＳＦＥＴＱｄ、負荷用ＭＩＳＦＥＴＱｐおよび転送用
ＭＩＳＦＥＴＱｔが形成され、周辺回路にｎチャネル型
ＭＩＳＦＥＴＱａおよびｐチャネル型ＭＩＳＦＥＴＱｂ
が形成される。
【００７１】次に、図１７に示すように、基板１の主面
上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１６
を堆積する。この窒化シリコン膜１６の堆積には、前記
図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置
１００を使用する。また、成膜条件は、前記サイドウォ
ールスペーサ１２Ａの形成に用いた窒化シリコン膜１２
のそれと同一とする。これにより、ゲート電極パターン
が密な領域（メモリマット）と疎な領域（周辺回路）と
で窒化シリコン膜１６の膜厚をほぼ均一にすることがで
きる。
上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１６
を堆積する。この窒化シリコン膜１６の堆積には、前記
図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置
１００を使用する。また、成膜条件は、前記サイドウォ
ールスペーサ１２Ａの形成に用いた窒化シリコン膜１２
のそれと同一とする。これにより、ゲート電極パターン
が密な領域（メモリマット）と疎な領域（周辺回路）と
で窒化シリコン膜１６の膜厚をほぼ均一にすることがで
きる。
【００７２】次に、図１８に示すように、例えば酸素と
テトラエトキシシランとをソースガスに使ったプラズマ
ＣＶＤ法で窒化シリコン膜１６の上部に酸化シリコン膜
１７を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜１７および窒化シリコン膜１
６を順次ドライエッチングすることにより、ｎ+型半導
体領域（ソース、ドレイン）１３、ｐ+型半導体領域
（ソース、ドレイン）１４およびゲート電極９Ｂの上部
にコンタクトホール２０〜２９を形成する。
テトラエトキシシランとをソースガスに使ったプラズマ
ＣＶＤ法で窒化シリコン膜１６の上部に酸化シリコン膜
１７を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜１７および窒化シリコン膜１
６を順次ドライエッチングすることにより、ｎ+型半導
体領域（ソース、ドレイン）１３、ｐ+型半導体領域
（ソース、ドレイン）１４およびゲート電極９Ｂの上部
にコンタクトホール２０〜２９を形成する。
【００７３】上記酸化シリコン膜１７のドライエッチン
グは、窒化シリコン膜１６をエッチングのストッパに用
い、酸化シリコン膜１７のエッチング速度が窒化シリコ
ン膜１６のエッチング速度よりも大きくなる条件で行
う。また、窒化シリコン膜１６のエッチングは、そのエ
ッチング速度が素子分離溝４に埋め込まれた酸化シリコ
ン膜５のエッチング速度よりも大きくなる条件で行う。
これにより、メモリマットのコンタクトホール２０〜２
５をゲート電極９Ａ〜９Ｃおよび素子分離溝４に対して
それぞれ自己整合で形成することができる。本実施形態
では、メモリマットと周辺回路とで窒化シリコン膜１６
の膜厚をほぼ均一にすることができたので、メモリマッ
トの素子分離溝４に埋め込まれた酸化シリコン膜５や基
板１を削ることなくコンタクトホール２０〜２９を形成
することができる。
グは、窒化シリコン膜１６をエッチングのストッパに用
い、酸化シリコン膜１７のエッチング速度が窒化シリコ
ン膜１６のエッチング速度よりも大きくなる条件で行
う。また、窒化シリコン膜１６のエッチングは、そのエ
ッチング速度が素子分離溝４に埋め込まれた酸化シリコ
ン膜５のエッチング速度よりも大きくなる条件で行う。
これにより、メモリマットのコンタクトホール２０〜２
５をゲート電極９Ａ〜９Ｃおよび素子分離溝４に対して
それぞれ自己整合で形成することができる。本実施形態
では、メモリマットと周辺回路とで窒化シリコン膜１６
の膜厚をほぼ均一にすることができたので、メモリマッ
トの素子分離溝４に埋め込まれた酸化シリコン膜５や基
板１を削ることなくコンタクトホール２０〜２９を形成
することができる。
【００７４】次に、図１９に示すように、酸化シリコン
膜１７の上部に堆積したメタル膜をパターニングして第
１層目の配線３０〜３９を形成する。
膜１７の上部に堆積したメタル膜をパターニングして第
１層目の配線３０〜３９を形成する。
【００７５】（実施の形態２）図２０から２４および前
記図１から１９に基づいて、本発明の第２の実施例の説
明を行う。前記実施例においての説明および図面の内容
は、代わりの図面がある場合および異なる説明がされる
場合の外は、ほぼ同一であり、繰り返し説明しないこと
にする。
記図１から１９に基づいて、本発明の第２の実施例の説
明を行う。前記実施例においての説明および図面の内容
は、代わりの図面がある場合および異なる説明がされる
場合の外は、ほぼ同一であり、繰り返し説明しないこと
にする。
【００７６】前記実施の形態で説明したように、チップ
領域内のパターン密度が疎な領域における窒化シリコン
膜の膜厚に対する密な領域とにおける窒化シリコン膜の
膜厚比を大きく（すなわち窒化シリコン膜の膜厚差を小
さく）するためには、アンモニアとモノシランの流量比
（ＮＨ3／ＳｉＨ4）および成膜圧力を制御することが重
要である。本実施形態では、この流量比（ＮＨ3／Ｓｉ
Ｈ4）および成膜圧力についてさらに詳細な検討を行っ
た。
領域内のパターン密度が疎な領域における窒化シリコン
膜の膜厚に対する密な領域とにおける窒化シリコン膜の
膜厚比を大きく（すなわち窒化シリコン膜の膜厚差を小
さく）するためには、アンモニアとモノシランの流量比
（ＮＨ3／ＳｉＨ4）および成膜圧力を制御することが重
要である。本実施形態では、この流量比（ＮＨ3／Ｓｉ
Ｈ4）および成膜圧力についてさらに詳細な検討を行っ
た。
【００７７】図２０は、上記膜厚比（以下、疎密部膜厚
比という）の成膜圧力依存性と、各成膜圧力に対して疎
密部膜厚比が最大になるＮＨ3／ＳｉＨ4流量比の成膜圧
力依存性とを測定した結果を示している。
比という）の成膜圧力依存性と、各成膜圧力に対して疎
密部膜厚比が最大になるＮＨ3／ＳｉＨ4流量比の成膜圧
力依存性とを測定した結果を示している。
【００７８】図２１は、この測定に使用したコールドウ
ォール型枚葉式熱ＣＶＤ装置１００の概略図である。こ
の装置の基本的な構造は、前記実施の形態の図５に示し
た装置と同一である。チャンバ１０１の容積は約６リッ
トルであり、ステージ１０２の内部には抵抗加熱型のヒ
ータが内蔵されている。チャンバ１０１の側壁には成膜
圧力を測定する圧力計（バラトロン(BARATRON) タイプ
624）１０４と、メカニカルブースタポンプ１０５およ
びドライポンプ１０６を備えた排気管１０７とが取り付
けられている。ウエハ１は、各チップ領域に前記図１０
に示すようなゲート電極（９Ａ〜９Ｅ）が形成された直
径２０ｃｍのシリコンウエハである。
ォール型枚葉式熱ＣＶＤ装置１００の概略図である。こ
の装置の基本的な構造は、前記実施の形態の図５に示し
た装置と同一である。チャンバ１０１の容積は約６リッ
トルであり、ステージ１０２の内部には抵抗加熱型のヒ
ータが内蔵されている。チャンバ１０１の側壁には成膜
圧力を測定する圧力計（バラトロン(BARATRON) タイプ
624）１０４と、メカニカルブースタポンプ１０５およ
びドライポンプ１０６を備えた排気管１０７とが取り付
けられている。ウエハ１は、各チップ領域に前記図１０
に示すようなゲート電極（９Ａ〜９Ｅ）が形成された直
径２０ｃｍのシリコンウエハである。
【００７９】図示のように、疎密部膜厚比（一点鎖線で
示す）およびＮＨ3／ＳｉＨ4流量比（実線で示す）は、
成膜圧力に対してある範囲内で最適値を持つことが判明
した。すなわち、疎密部膜厚比をある値以上にするため
には、成膜圧力およびＮＨ3／ＳｉＨ4流量比を一定の範
囲内に制御する必要がある。
示す）およびＮＨ3／ＳｉＨ4流量比（実線で示す）は、
成膜圧力に対してある範囲内で最適値を持つことが判明
した。すなわち、疎密部膜厚比をある値以上にするため
には、成膜圧力およびＮＨ3／ＳｉＨ4流量比を一定の範
囲内に制御する必要がある。
【００８０】次に、窒化シリコン膜の疎密部膜厚比が８
５％以上（膜厚差１５％以下）および９５％以上（膜厚
差５％以下）になる条件を詳しく測定した結果を図２２
に示す。
５％以上（膜厚差１５％以下）および９５％以上（膜厚
差５％以下）になる条件を詳しく測定した結果を図２２
に示す。
【００８１】ウエハは、各チップ領域が前記図１に示す
ようなブロックに分けられた２０ｃｍウエハを使用し
た。図２３（ａ）、（ｂ）に示すように、各チップ領域
のメモリセルにはゲート電極が形成されており、周辺回
路の一部には１００μｍ×１００μｍ程度の外形寸法を
有する膜厚検査用パッド４０が形成されている。疎密部
膜厚比の評価は、前記図２１に示したコールドウォール
型枚葉式熱ＣＶＤ装置を使ってこのウエハ上に膜厚１０
０ｎｍの窒化シリコン膜を堆積し、膜厚検査用パッド４
０上の膜厚とメモリアレイ上の膜厚の比を測定すること
によって行った。成膜時のウエハ温度は７５０℃（一般
的に適切な範囲としては６５０℃から８００℃の範囲が
あげられるが、その他の条件を若干変更することによっ
て可能な範囲としては６００℃から８５０℃の範囲があ
げられる）、チャンバ１０１の内壁温度は３０℃にそれ
ぞれ設定した。このときのソースガス（アンモニア＋モ
ノシラン）の供給シーケンスを図２４（ａ）に示し、ソ
ースガスの圧力変化を図２４（ｂ）に示す。
ようなブロックに分けられた２０ｃｍウエハを使用し
た。図２３（ａ）、（ｂ）に示すように、各チップ領域
のメモリセルにはゲート電極が形成されており、周辺回
路の一部には１００μｍ×１００μｍ程度の外形寸法を
有する膜厚検査用パッド４０が形成されている。疎密部
膜厚比の評価は、前記図２１に示したコールドウォール
型枚葉式熱ＣＶＤ装置を使ってこのウエハ上に膜厚１０
０ｎｍの窒化シリコン膜を堆積し、膜厚検査用パッド４
０上の膜厚とメモリアレイ上の膜厚の比を測定すること
によって行った。成膜時のウエハ温度は７５０℃（一般
的に適切な範囲としては６５０℃から８００℃の範囲が
あげられるが、その他の条件を若干変更することによっ
て可能な範囲としては６００℃から８５０℃の範囲があ
げられる）、チャンバ１０１の内壁温度は３０℃にそれ
ぞれ設定した。このときのソースガス（アンモニア＋モ
ノシラン）の供給シーケンスを図２４（ａ）に示し、ソ
ースガスの圧力変化を図２４（ｂ）に示す。
【００８２】上記の測定結果から、ＮＨ3／ＳｉＨ4流量
比を約１５０倍〜約７５０倍、成膜圧力を約３７ｋＰａ
（２８０Ｔｏｒｒ）〜約５０ｋＰａ（３８０Ｔｏｒｒ）
の範囲に設定することにより、疎密部膜厚比が８５％以
上になることが判明した。また、好ましくはＮＨ3／Ｓ
ｉＨ4流量比を約２００倍〜約６５０倍、成膜圧力を約
３９ｋＰａ（２９５Ｔｏｒｒ）〜約４９ｋＰａ（３６５
Ｔｏｒｒ）の範囲内、より好ましくはＮＨ3／ＳｉＨ4流
量比を約３００倍〜約５５０倍、成膜圧力を約４１ｋＰ
ａ（３１０Ｔｏｒｒ）〜約４７ｋＰａ（３５０Ｔｏｒ
ｒ）の範囲内に設定することにより、疎密部膜厚比がさ
らに大きくなることが判明した。すなわち、さらに均一
性が増すことが判明した。特に、ＮＨ3／ＳｉＨ4流量比
を４５０倍前後、成膜圧力を４４ｋＰａ（３３０Ｔｏｒ
ｒ）前後に設定することにより、疎密部膜厚比を９５％
以上にすることができた。
比を約１５０倍〜約７５０倍、成膜圧力を約３７ｋＰａ
（２８０Ｔｏｒｒ）〜約５０ｋＰａ（３８０Ｔｏｒｒ）
の範囲に設定することにより、疎密部膜厚比が８５％以
上になることが判明した。また、好ましくはＮＨ3／Ｓ
ｉＨ4流量比を約２００倍〜約６５０倍、成膜圧力を約
３９ｋＰａ（２９５Ｔｏｒｒ）〜約４９ｋＰａ（３６５
Ｔｏｒｒ）の範囲内、より好ましくはＮＨ3／ＳｉＨ4流
量比を約３００倍〜約５５０倍、成膜圧力を約４１ｋＰ
ａ（３１０Ｔｏｒｒ）〜約４７ｋＰａ（３５０Ｔｏｒ
ｒ）の範囲内に設定することにより、疎密部膜厚比がさ
らに大きくなることが判明した。すなわち、さらに均一
性が増すことが判明した。特に、ＮＨ3／ＳｉＨ4流量比
を４５０倍前後、成膜圧力を４４ｋＰａ（３３０Ｔｏｒ
ｒ）前後に設定することにより、疎密部膜厚比を９５％
以上にすることができた。
【００８３】上記した成膜圧力およびＮＨ3／ＳｉＨ4流
量比の最適範囲は、直径が２０ｃｍのウエハだけでなく
他の寸法のウエハを使用する場合にも適用することがで
きる。ただし、ウエハの寸法が変われば表面積も変わる
ため、表面積に応じてソースガスの流量を増減させる必
要がある。例えば直径が３０ｃｍのウエハは、２０ｃｍ
のウエハに比べて表面積が２．２５倍となるため、ソー
スガスの流量も、たとえば２．２５倍に増やす必要があ
るが、成膜圧力およびＮＨ3／ＳｉＨ4流量比は同じでよ
い。
量比の最適範囲は、直径が２０ｃｍのウエハだけでなく
他の寸法のウエハを使用する場合にも適用することがで
きる。ただし、ウエハの寸法が変われば表面積も変わる
ため、表面積に応じてソースガスの流量を増減させる必
要がある。例えば直径が３０ｃｍのウエハは、２０ｃｍ
のウエハに比べて表面積が２．２５倍となるため、ソー
スガスの流量も、たとえば２．２５倍に増やす必要があ
るが、成膜圧力およびＮＨ3／ＳｉＨ4流量比は同じでよ
い。
【００８４】また、窒化シリコン膜の成膜に使用するコ
ールドウォール型枚葉式熱ＣＶＤ装置も前記図２１に示
したものに限定されず、本発明の主旨を逸脱しない範囲
で細部を種々変更したものを使用することができる。例
えば前記図２１の装置は、ステージ１０２に内蔵された
抵抗加熱型のヒータでウエハを加熱する方式を採用して
いるが、ランプ加熱方式によってウエハを加熱してもよ
い。ランプ加熱方式は抵抗加熱方式に比べて昇降温特性
に優れているという特長がある。他方、抵抗加熱方式
は、ランプ加熱方式に比べて熱源からの汚染発生が少な
いという特長がある。
ールドウォール型枚葉式熱ＣＶＤ装置も前記図２１に示
したものに限定されず、本発明の主旨を逸脱しない範囲
で細部を種々変更したものを使用することができる。例
えば前記図２１の装置は、ステージ１０２に内蔵された
抵抗加熱型のヒータでウエハを加熱する方式を採用して
いるが、ランプ加熱方式によってウエハを加熱してもよ
い。ランプ加熱方式は抵抗加熱方式に比べて昇降温特性
に優れているという特長がある。他方、抵抗加熱方式
は、ランプ加熱方式に比べて熱源からの汚染発生が少な
いという特長がある。
【００８５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８６】前記実施の形態では、キャリアガスまたは
稀釈ガスとして、窒素ガスを使用したが、代わりにまた
はその一部としてアルゴンなどの不活性ガスを用いるこ
ともできる。また、ガス雰囲気はソースガスなどの反応
ガス、キャリアガス、稀釈ガスの外、その他の添加ガス
を含めることができる。
稀釈ガスとして、窒素ガスを使用したが、代わりにまた
はその一部としてアルゴンなどの不活性ガスを用いるこ
ともできる。また、ガス雰囲気はソースガスなどの反応
ガス、キャリアガス、稀釈ガスの外、その他の添加ガス
を含めることができる。
【００８７】また、ガス雰囲気の圧力については、実施
の形態１および２で例示した準常圧減圧領域のみでな
く、安全上の問題点は対策が必要であるが、成膜速度な
どでメリットが期待できる常圧領域や準常圧加圧領域で
も可能である。
の形態１および２で例示した準常圧減圧領域のみでな
く、安全上の問題点は対策が必要であるが、成膜速度な
どでメリットが期待できる常圧領域や準常圧加圧領域で
も可能である。
【００８８】また、前記実施の形態では、ＳＲＡＭの製
造に適用した場合について説明したが、これに限定され
るものではなく、各チップ領域内にパターン密度が疎な
領域と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法
で窒化シリコン膜を堆積する工程を有するすべての半導
体集積回路装置に適用することができる。
造に適用した場合について説明したが、これに限定され
るものではなく、各チップ領域内にパターン密度が疎な
領域と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法
で窒化シリコン膜を堆積する工程を有するすべての半導
体集積回路装置に適用することができる。
【００８９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９０】本発明によれば、パターン密度が疎な領域
と密な領域とを有する半導体ウエハの主面上に、均一な
膜厚の窒化シリコン膜を堆積することが可能となる。
と密な領域とを有する半導体ウエハの主面上に、均一な
膜厚の窒化シリコン膜を堆積することが可能となる。
【図１】本発明の一実施形態であるＳＲＡＭが形成され
た半導体チップのブロック図である。
た半導体チップのブロック図である。
【図２】本発明の一実施形態であるＳＲＡＭのメモリセ
ルのなど価回路図である。
ルのなど価回路図である。
【図３】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを構成するＭＩＳＦＥＴのゲート電極パターンを示
す平面図である。
セルを構成するＭＩＳＦＥＴのゲート電極パターンを示
す平面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造に
用いるコールドウォール型枚葉式熱ＣＶＤ装置の概略図
である。
用いるコールドウォール型枚葉式熱ＣＶＤ装置の概略図
である。
【図６】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】窒化シリコン膜を堆積するときの各種パラメ
ータと、窒化シリコン膜の膜厚疎密差との関係を示すグ
ラフである。
ータと、窒化シリコン膜の膜厚疎密差との関係を示すグ
ラフである。
【図１３】窒化シリコン膜を堆積するときの各種パラメ
ータとその変化量を示す図である。
ータとその変化量を示す図である。
【図１４】モノシラン／アンモニア流量比と窒化シリコ
ン膜の膜厚疎密差との関係を示すグラフである。
ン膜の膜厚疎密差との関係を示すグラフである。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】疎密部膜厚比の成膜圧力依存性、および各成
膜圧力に対して疎密部膜厚比が最大になるＮＨ3／Ｓｉ
Ｈ4流量比の成膜圧力依存性を示すグラフである。
膜圧力に対して疎密部膜厚比が最大になるＮＨ3／Ｓｉ
Ｈ4流量比の成膜圧力依存性を示すグラフである。
【図２１】図２０の疎密部膜厚比およびＮＨ3／ＳｉＨ4
流量比の成膜圧力依存性を測定するのに用いたコールド
ウォール型枚葉式熱ＣＶＤ装置の概略図である。
流量比の成膜圧力依存性を測定するのに用いたコールド
ウォール型枚葉式熱ＣＶＤ装置の概略図である。
【図２２】窒化シリコン膜の疎密部膜厚比を８５％以上
および９５％以上にするためのＮＨ3／ＳｉＨ4流量比お
よび成膜圧力の二次元分布を示すグラフである。
および９５％以上にするためのＮＨ3／ＳｉＨ4流量比お
よび成膜圧力の二次元分布を示すグラフである。
【図２３】（ａ）は、図２２の測定に用いたウエハの要
部拡大図、（ｂ）は、同じく断面図である。
部拡大図、（ｂ）は、同じく断面図である。
【図２４】（ａ）は、図２２の測定に用いたソースガス
（アンモニア＋モノシラン）の供給シーケンスを示す
図、（ｂ）は、同じくソースガスの圧力変化を示す図で
ある。
（アンモニア＋モノシラン）の供給シーケンスを示す
図、（ｂ）は、同じくソースガスの圧力変化を示す図で
ある。
１ シリコンウエハ（基板） １Ａ シリコンチップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ ｎ型ウエル ７ ｐ型ウエル ８ ゲート酸化膜 ９Ａ〜９Ｅ ゲート電極 １０ ｎ-型半導体領域 １１ ｐ-型半導体領域 １２ 窒化シリコン膜 １２Ａ サイドウォールスペーサ １３ ｎ+型半導体領域（ソース、ドレイン） １４ ｐ+型半導体領域（ソース、ドレイン） １５ Ｃｏシリサイド層 １６ 窒化シリコン膜 １７ 酸化シリコン膜 ２０〜２９ コンタクトホール ３０〜３９ 配線 ４０ 膜厚検査用パッド １００ 枚葉式熱ＣＶＤ装置 １０１ チャンバ １０２ ステージ １０３ シャワーヘッド １０４ 圧力計 １０５ メカニカルブースタポンプ １０６ ドライポンプ １０７ 排気管 ＤＬ、／ＤＬ 相補性データ線 ＩＮＶ1、ＩＮＶ2 インバータ Ｌｎ、Ｌｐ アクティブ領域 Ｑ1〜Ｑ6 ＭＩＳＦＥＴ Ｑｄ1、Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1、Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1、Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 良之 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 安藤 敏夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 GG03 HH04 HH25 LL04 RR04 RR06 SS02 SS04 SS12 SS15 TT02 VV15 VV16 WW01 WW05 WW06 XX00 XX35 5F045 AB33 AC01 AC12 AC15 AD11 AE25 BB02 DP03 EF05 5F058 BA02 BA06 BC08 BF04 BF23 BF30 BF37 5F083 BS27 JA32 JA35 NA01 PR03 PR05 PR12 PR21 PR36 PR40
Claims (54)
- 【請求項１】 （ａ）シラン系ガスとアンモニアガスと
を含む第１のソースガスを用いた熱ＣＶＤ法によって、
半導体基板の主面上に第１の窒化シリコン膜を堆積する
工程と、（ｂ）前記半導体基板の主面上に、パターン密
度が疎な領域と密な領域とを有する複数の第１パターン
を形成する工程と、（ｃ）シラン系ガスとアンモニアガ
スとを含む第２のソースガスを用いた熱ＣＶＤ法によっ
て、前記複数の第１パターンが形成された前記半導体基
板の主面上に第２の窒化シリコン膜を堆積する工程とを
有し、 前記第１のソースガスと前記第２のソースガスとは、前
記シラン系ガスと前記アンモニアガスとの流量比が互い
に異なることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 （ａ）シラン系ガスとアンモニアガスと
を含む第１のソースガスを用いた熱ＣＶＤ法によって、
半導体ウエハの主面上に第１の窒化シリコン膜を堆積す
る工程と、（ｂ）前記ウエハの主面上に、パターン密度
が疎な領域と密な領域とを有する複数の第１パターンを
形成する工程と、（ｃ）シラン系ガスとアンモニアガス
とを含む第２のソースガスを用いた熱ＣＶＤ法によっ
て、前記複数の第１パターンが形成された前記ウエハの
主面上に第２の窒化シリコン膜を堆積する工程とを有
し、 前記第２のソースガスは、前記シラン系ガスに対する前
記アンモニアガスの流量比が前記第１のソースガスより
も大きいことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１および第２の窒化シ
リコン膜は、枚葉式熱ＣＶＤ法によって堆積することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、前記第１の窒化シリコン膜は、第１の
枚葉式熱ＣＶＤ装置を用いて堆積し、前記第２の窒化シ
リコン膜は、第２の枚葉式熱ＣＶＤ装置を用いて堆積す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、前記第１および第２の窒化シリコン膜
は、コールドウォール型の枚葉式熱ＣＶＤ装置を用いて
堆積することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記ウエハは、その主面に複
数のチップ領域を有し、前記複数の第１パターンは、前
記複数のチップ領域のそれぞれに形成されることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記パターン密度が疎な領域
と密な領域とにおける前記第２窒化シリコン膜の膜厚比
は、８０％以上であることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法において、前記パターン密度が疎な領域と密な領
域とにおける前記第２窒化シリコン膜の膜厚比は、８５
％以上であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法において、前記パターン密度が疎な領域と密な領
域とにおける前記第２窒化シリコン膜の膜厚比は、９０
％以上であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１０】 請求項１または２記載の半導体集積回
路装置の製造方法において、前記シラン系ガスは、モノ
シランであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１１】 請求項１または２記載の半導体集積回
路装置の製造方法において、前記シラン系ガスは、ジシ
ラン、ジクロルシランまたはテトラエトキシシランであ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１または２記載の半導体集積回
路装置の製造方法において、前記シラン系ガスに対する
前記アンモニアガスの流量比は、４０倍以上であること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
の製造方法において、前記シラン系ガスに対する前記ア
ンモニアガスの流量比は、１００倍以上であることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法において、前記シラン系ガスに対する前記ア
ンモニアガスの流量比は、２５０倍以上であることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 （ａ）シラン系ガスとアンモニアガス
とを含む第１のソースガスを用いた熱ＣＶＤ法によっ
て、ウエハの平坦な主面上に第１の窒化シリコン膜を堆
積する工程と、（ｂ）前記ウエハの主面上に、パターン
密度が疎な領域と密な領域とを有する複数のゲート電極
を形成する工程と、（ｃ）シラン系ガスとアンモニアガ
スとを含む第２のソースガスを用いた熱ＣＶＤ法によっ
て、前記複数のゲート電極が形成された前記ウエハの主
面上に第２の窒化シリコン膜を堆積する工程と、（ｄ）
前記第２の窒化シリコン膜を異方的にエッチングするこ
とによって、前記複数のゲート電極のそれぞれの側壁
に、前記第２の窒化シリコン膜からなるサイドウォール
スペーサを形成する工程とを有し、 前記第２のソースガスは、前記シラン系ガスに対する前
記アンモニアガスの流量比が前記第１のソースガスより
も大きいことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法において、前記第１および第２の窒化シリコ
ン膜は、枚葉式熱ＣＶＤ法によって堆積することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項１７】 請求項１６記載の半導体集積回路装置
の製造方法において、前記第１および第２の窒化シリコ
ン膜は、コールドウォール型の枚葉式熱ＣＶＤ装置を用
いて堆積することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１８】 請求項１５記載の半導体集積回路装置
の製造方法において、前記ウエハは、その主面に複数の
チップ領域を有し、前記複数の第１パターンは、前記複
数のチップ領域のそれぞれに形成されることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１９】 請求項１５記載の半導体集積回路装置
の製造方法において、前記（ｄ）工程の後、さらに、
（ｅ）シラン系ガスとアンモニアガスとを含む第３のソ
ースガスを用いた熱ＣＶＤ法によって、前記ウエハの主
面上に第３の窒化シリコン膜を堆積する工程と、（ｆ）
前記第３の窒化シリコン膜の上部に酸化シリコン膜を堆
積する工程と、（ｇ）前記酸化シリコン膜および前記第
３の窒化シリコン膜をドライエッチングすることによっ
て、前記ウエハの主面に達するコンタクトホールを形成
する工程とを有し、 前記第３のソースガスは、前記シラン系ガスに対する前
記アンモニアガスの流量比が前記第１のソースガスより
も大きいことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２０】 請求項１５記載の半導体集積回路装置
の製造方法において、前記複数のゲート電極の一部は、
ｎ型の多結晶シリコン膜を含み、他の一部は、ｐ型の多
結晶シリコン膜を含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項２１】 モノシランガスおよびアンモニアガス
を含むソースガスを、前記モノシランガスおよび前記ア
ンモニアガスの熱分解温度以上の温度に加熱された半導
体ウエハの主面近傍に供給し、前記モノシランガスおよ
び前記アンモニアガスを前記半導体ウエハの主面近傍で
熱分解することによって、前記モノシランガスおよび前
記アンモニアガスを含むガス雰囲気中に置かれた前記半
導体ウエハの主面上に窒化シリコン膜を堆積する工程を
有する半導体集積回路装置の製造方法であって、 前記モノシランガスに対する前記アンモニアガスの流量
比を１５０倍から７５０倍とし、前記ガス雰囲気の圧力
を３７ｋＰａから５０ｋＰａとすることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項２２】 請求項２１記載の半導体集積回路装置
の製造方法において、前記モノシランガスに対する前記
アンモニアガスの流量比を２００倍から６５０倍とし、
前記ガス雰囲気の圧力を３９ｋＰａから４９ｋＰａとす
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２３】 請求項２１記載の半導体集積回路装置
の製造方法において、前記モノシランガスに対する前記
アンモニアガスの流量比を３００倍から５５０倍とし、
前記ガス雰囲気の圧力を４１ｋＰａから４７ｋＰａとす
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２４】 請求項２１記載の半導体集積回路装置
の製造方法において、前記半導体基板の主面は１個以上
のチップ領域に区画され、それぞれの前記チップ領域
は、パターン密度が疎な領域と密な領域とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項２５】 請求項２１記載の半導体集積回路装置
の製造方法において、コールドウォール型枚葉式熱ＣＶ
Ｄ装置を用いることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２６】 請求項２５記載の半導体集積回路装置
の製造方法において、前記モノシランガスに対する前記
アンモニアガスの流量比を２００倍から６５０倍とし、
前記ガス雰囲気の圧力を３９ｋＰａから４９ｋＰａとす
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２7】 請求項２５記載の半導体集積回路装置
の製造方法において、前記モノシランガスに対する前記
アンモニアガスの流量比を３００倍から５５０倍とし、
前記ガス雰囲気の圧力を４１ｋＰａから４７ｋＰａとす
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２８】 請求項２５記載の半導体集積回路装置
の製造方法において、前記ウエハの直径は２００ｍｍ以
上であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２９】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ウエハの直径は２００mm以上
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３０】 請求項２７記載の半導体集積回路装置
の製造方法において、前記ウエハの直径は２００mm以上
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３１】 モノシランガスおよびアンモニアガス
を含むソースガスを、前記モノシランガスおよび前記ア
ンモニアガスの熱分解温度以上の温度に加熱された半導
体ウエハの主面近傍に供給し、前記モノシランガスおよ
び前記アンモニアガスを、コールドウォール型枚葉式熱
ＣＶＤ装置の反応室内において、前記半導体ウエハの主
面近傍で熱分解することによって、前記モノシランガス
およびアンモニアガスを含む準常圧減圧領域のガス雰囲
気中に置かれた前記半導体ウエハの主面上に窒化シリコ
ン膜を堆積する工程を有する半導体集積回路装置の製造
方法であって、 前記モノシランガスに対する前記アンモニアガスの流量
比を１００倍以上とすることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３２】 請求項３１記載の半導体集積回路装置
の製造方法において、前記ウエハの直径は２００ｍｍ以
上であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３３】 請求項３２項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２５０倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３４】 請求項３１項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２５０倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３５】 モノシランガスおよびアンモニアガス
を含むソースガスを、前記モノシランガスおよび前記ア
ンモニアガスの熱分解温度以上の温度に加熱された半導
体ウエハの主面近傍に供給し、前記モノシランガスおよ
び前記アンモニアガスを、コールドウォール型枚葉式熱
ＣＶＤ装置の反応室内において、前記半導体ウエハの主
面近傍で熱分解することによって、前記モノシランガス
およびアンモニアガスを含む準常圧減圧領域のガス雰囲
気中に置かれた前記半導体ウエハの主面上に窒化シリコ
ン膜を堆積する工程を有する半導体集積回路装置の製造
方法であって、 前記モノシランガスに対する前記アンモニアガスの流量
比を４０倍以上とし、前記ガス雰囲気の圧力を４７ｋＰ
ａ程度とするとすることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項３６】 請求項３５記載の半導体集積回路装置
の製造方法において、前記ウエハの直径は２００ｍｍ以
上であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３７】 モノシランガスおよびアンモニアガス
を含むソースガスを、前記モノシランガスおよび前記ア
ンモニアガスの熱分解温度以上の温度に加熱された半導
体ウエハの主面近傍に供給し、前記モノシランガスおよ
び前記アンモニアガスを、コールドウォール型枚葉式熱
ＣＶＤ装置の反応室内において、前記半導体ウエハの主
面近傍で熱分解することによって、前記モノシランガス
およびアンモニアガスを含む準常圧減圧領域のガス雰囲
気中に置かれた前記半導体ウエハの主面上に窒化シリコ
ン膜を堆積する工程を有する半導体集積回路装置の製造
方法であって、 前記モノシランガスに対する前記アンモニアガスの流量
比を１５０倍から７５０倍とし、前記ガス雰囲気の圧力
を３７ｋＰａから５０ｋＰａとすることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項３８】 請求項３７項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２００倍
から６５０倍とし、前記ガス雰囲気の圧力を３９ｋＰａ
から４９ｋＰａとすることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項３９】 請求項３７項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を３００倍
から５５０倍とし、前記ガス雰囲気の圧力を４１ｋＰａ
から４７ｋＰａとすることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４０】 請求項３７項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４１】 請求項３８項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４２】 請求項３９項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４３】 モノシランガスおよびアンモニアガス
を含むソースガスを、前記モノシランガスおよび前記ア
ンモニアガスの熱分解温度以上の温度に加熱された半導
体ウエハの主面近傍に供給し、前記モノシランガスおよ
び前記アンモニアガスを、コールドウォール型枚葉式熱
ＣＶＤ装置の反応室内において、前記半導体ウエハの主
面近傍で熱分解することによって、前記モノシランガス
およびアンモニアガスを含む準常圧領域のガス雰囲気中
に置かれた前記半導体ウエハの主面上に窒化シリコン膜
を堆積する工程を有する半導体集積回路装置の製造方法
であって、 前記ガス雰囲気の圧力を３７ｋＰａ以上とすることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項４４】 請求項４３項において、前記ガス雰囲
気の圧力を３９ｋＰａ以上とすることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４５】 請求項４４項において、前記ガス雰囲
気の圧力を４１ｋＰａ以上とすることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４６】 請求項４３項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４７】 請求項４４項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４８】 請求項４５項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を２００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４９】 請求項４３項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を３００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項５０】 請求項４４項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を３００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項５１】 請求項４５項において、前記モノシラ
ンガスに対する前記アンモニアガスの流量比を３００倍
以上とすることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項５２】 請求項４３項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５３】 請求項４４項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５４】 請求項４５項において、前記ウエハの
直径は２００ｍｍ以上であることを特徴とする半導体集
積回路装置の製造方法。
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