CN1233024C - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

本发明公开了一种通过在具有高图形密度区和低图形密度区的半导体晶片的主表面上淀积均匀厚度的氮化硅膜来制造半导体集成电路器件的方法。它是这样实现的：用单晶片冷壁热CVD反应器在具有高栅极图形密度区和低栅极图形密度区的衬底上淀积氮化硅膜时，设定氨(NH3)与单硅烷(SiH4)的流速比，使其与在平的衬底上淀积氮化硅膜时的流速比相比更大。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及制造半导体集成电路的技术，特别是当其应用到半导体集成电路器件的制造时更有效的技术，其中在该半导体集成电路器件的制造中具有通过热CVD(化学汽相淀积)工艺在衬底上淀积氮化硅膜的步骤。
背景技术
在近来已经采用的高度微型化和高度集成的大规模集成电路(LSI)的制造工艺中，通过利用氧化硅膜和氮化硅之间蚀刻速率的差别，在硅衬底中形成浅沟槽隔离(SGI，shallow groove isolation)或与MISFET(金属绝缘体半导体场效应晶体管)的栅极自对准形成接触孔。例如在日本专利申请未审公开No.平11(1999)-16999中描述了这种浅沟槽隔离(SGI)的形成工艺，而在日本专利申请未审公开No.平11(1999)-17147中描述了这种自对准触点(SAC，self aligncontact)的形成工艺。
氮化硅膜用在形成上述浅沟槽隔离或自对准触点的步骤中，利用单硅烷(SiH4)和氨(NH3)作为源气，通过热CVD形成氮化硅膜是普通的技术，对于CVD反应器，采用的是批量系统热壁热CVD反应器，用于对多个半导体晶片(例如100个晶片左右)同时进行热处理。该热壁热CVD反应器采用对半导体晶片进行间接加热的系统(通过管壁外侧的加热器对半导体晶片辐射加热)，其结构使得腔室(反应腔室)的内壁和腔室中的整个气氛被加热到不低于源气分解温度的温度。另外，由于源气必须弥散在该批量系统热CVD反应器的大容积的腔室中，该反应器采用低压CVD，其中膜通常在不大于0.13kPa(1乇)的减压条件下形成。
本发明人研究了通过热CVD形成氮化硅膜的技术。下面是其概述。
广泛用于形成氮化硅膜的批量系统热壁热CVD反应器的结构用来加热腔室(反应室)中的整个气氛，导致反应产物甚至淀积在腔室的内壁上，成为晶片污染的起因。另外，为了从腔室的内壁上除去该淀积物，必须频繁地进行清洗。
如上所述，在批量系统热CVD反应器中，在不高于0.13kPa(1乇)的减压条件下进行膜的形成，这样就减慢了膜的形成度。为了弥补上述的速度，同时处理大约100个晶片。伴随着晶片直径的增加，腔室的容积也增加，这就要花费大量的时间来均匀地弥散源气，导致形成膜的生产率低下。在同时处理大量晶片的批量系统反应器中，还出现了如难以在晶片面内难以保持均匀膜厚和晶片的晶格位错之类的问题。
近来，作为解决微型MISFET阈值电压减小的手段，有一种趋势是采用所谓的双栅CMOS(互补型金属氧化物半导体)结构(或称为CMIS(互补型金属绝缘体半导体))，其中n沟道型MISFET的栅极由n型多晶硅制成，p沟道型MISFET的栅极由p型多晶硅制成，并且二者都作为表面沟道型。
在这种情况下，有一种潜在的危险，即形成栅极后，通过高温热处理，由p型多晶硅制成的栅极中的p型杂质(硼)可能穿过栅氧化物膜扩散进入半导体衬底(阱)，从而引起MISFET的阈值电压波动。因此形成栅极之后淀积氮化硅膜需要精确地控制形成膜的温度条件。然而，在上述批量系统热CVD反应器中精确地设定温度条件是困难的。
已知在不引起MISFET性能波动的条件下，能够在相当低的温度淀积氮化硅膜的方法是等离子CVD。然而它有一些缺点，如由于等离子和充电导致栅氧化物膜毁坏。因此将该方法用于形成作为侧壁隔离层的氮化硅膜或用于自对准触点的氮化硅膜是困难的。
另一方面，在单晶片热CVD反应器中，该反应器是在一个腔室中一个接一个地处理晶片，与上述批量系统热CVD反应器相比，可以减小腔室的容积，这样使其能够精确地控制温度条件，能够提高大直径晶片面内的膜厚均匀度。另外，即使在1.3kPa(10乇)到93kPa(700乇)的亚大气减压条件下(该条件比批量系统热CVD的压强条件高)，源气也可以均匀迅速地弥散，这样就能够提高膜的形成速度。另外，通过一个接一个地处理晶片，不打断晶片处理的流程，使得能够缩短晶片处理的循环时间，减少处理的工作量。
为了弥补由于一个接一个地处理晶片而导致的生产率降低，该单晶片热CVD反应器采用只加热晶片及其附近的冷壁系统，不存在晶片被淀积在腔室内壁上的反应产物污染的潜在危险，减轻了腔室内壁的清洗工作。
基于这些研究结果，本发明人得出结论：对于形成需要有非常均匀的厚度的氮化硅膜来说，例如在直径大约为20-30cm的晶片上用作侧壁隔离层或自对准触点的氮化硅膜，使用单晶片冷壁热CVD反应器是有效的。
然而，在研究用于正在研究开发的存储器LSI的制造工艺中的一种单晶片冷壁热CVD的说明书时，本发明人发现了新的问题。
通常，在一个芯片中，存储器LSI包含存储块和外围电路。为了实现大规模的存储容量，在存储块中，构成存储单元的MISFET的布置有非常高的密度，而在外围电路中，MISFET布置得不是这么密集。在晶片上划分的多个芯片区的每一个上，有一个在其中形成有低密度栅极图形的区(外围电路)和一个高密度区(存储块)。
当通过热CVD在这种晶片上淀积氮化硅膜时，出现了一种现象，在多个芯片区的每个芯片区中，存储块上的氮化硅膜比外围电路上的氮化硅膜薄大约30％。据推测，这是由于在栅极的高密度区(存储块)中，晶片的每单位面积的有效面积比低密度区(外围电路)中的大，导致高密度区在源气的输送量方面出现相当匮乏的情况，结果，降低了膜的淀积量。
出现这种问题时(不均匀的膜厚)，当通过干蚀氮化硅膜在存储块的栅极的侧壁上或在外围电路的侧壁上形成侧壁隔离层、或形成与栅极或浅沟槽隔离自对准的接触孔时，对淀积在外围电路上的厚氮化硅膜进行完全的蚀刻不仅会除去淀积在存储块上的薄氮化硅膜，而且会除去底层膜(栅氧化物膜或衬底)的表面，导致构成存储单元的MISFET的特性恶化。
通常认为利用单硅烷(SiH4)和氨(NH3)作为源气。通过热CVD形成氮化硅膜的机理是一个作为单硅烷(SiH4)和氨(NH3)热分解的结果而生成氮化硅(Si3H4)的吸热反应，如下式(1)所示：
    (1)
在上述反应中，由单硅烷(SiH4)的输送量决定氮化硅的形成速度。
当在具有高图形密度区和低图形密度区的晶片上淀积氮化硅膜时，通过增加单硅烷与氨的流速比(SiH4/NH3)，可减小存储块和外围电路之间氮化硅膜的厚度差别，从而给具有更大的有效表面积的存储块供应足量的单硅烷。
用单晶片冷壁热CVD反应器在晶片上淀积氮化硅膜时，基于上述推测，本发明人增加了单硅烷的流速比。与预期的相反，存储块与外围电路之间的膜厚差别没有降低。因此本发明人探索其原因并得出如下结论。
由于热壁批量系统CVD反应器加热腔室中的整个气氛，导入腔室中的源气在到达晶片的表面之前，就被加热到不低于单硅烷和氨的分解点的温度。因此被送到晶片的表面的是热分解后的气体。另一方面，在单晶片冷壁热CVD反应器中，仅加热其上安装了晶片的平台(基座)，只有晶片及其附近的温度变高，使得源气中的单硅烷和氨进入腔室后不会立刻热分解，而是到达晶片表面附近后热分解。氨的分解温度比单硅烷的分解温度高大约250度，因此与单硅烷相比，氨的分解速度变得相对较低，导致供应到晶片表面的氮原子缺乏。在这种情况下，即使单硅烷的输送量增加，存储块上的氮化硅膜的形成速度也不会提高。
这样本发明人发现，采用传统的热壁批量系统CVD反应器时的氮化硅膜的形成机理不可能适用于利用单晶片冷壁热CVD反应器形成氮化硅膜，由于是由单硅烷(SiH4)的输送量决定膜的形成速度会出现不均匀的膜。
发明内容
本发明的目的是提供一种技术，在通过热CVD在具有低图形密度区和高图形密度区的半导体晶片上淀积氮化硅膜时，能够减小低图形密度区和高图形密度区之间的氮化硅膜的厚度差别。
通过这里的描述和附图，会显出本发明的上述目的、其他目的和新颖性的特征。
在公开于本申请的发明中，下面将概述其中一部分。
在本发明的一个技术方案中，提供一种半导体集成电路器件的制造方法，包括：(a)利用包含硅烷基气体和氨气的第一源气，通过热CVD在半导体衬底的主表面上淀积第一氮化硅膜；(b)在半导体衬底的主表面上形成多个具有低图形密度区和高图形密度区的第一图形；(c)利用包含硅烷基气体和氨气的第二源气，通过热CVD在半导体衬底的已在其上形成了多个第一图形的主表面上淀积第二氮化硅膜；其中第一源气和第二源气在所述硅烷基气体与所述氨气的流速比方面彼此不同。
在本发明的另一个技术方案中，也提供一种半导体集成电路器件的制造方法，包括(a)利用包含硅烷基气体和氨气的第一源气，通过热CVD在半导体晶片的主表面上淀积第一氮化硅膜；(b)在半导体晶片的主表面上形成多个具有低图形密度区和高图形密度区的第一图形；和(c)利用包含硅烷基气体和氨气的第二源气，通过热CVD在半导体衬底的已在其上形成了多个第一图形的主表面上淀积第二氮化硅膜；其中第二源气在所述氨气与所述硅烷基气体的流速比方面比第一源气大。
在本发明的再一个技术方案中，也提供一种半导体集成电路器件的制造方法，包括(a)利用包含硅烷基气体和氨气的第一源气，通过热CVD在半导体晶片的主表面上淀积第一氮化硅膜；(b)在半导体晶片的主表面上形成多个具有低图形密度区和高图形密度区的栅极；(c)利用包含硅烷基气体和氨气的第二源气，通过热CVD在半导体晶片的已在其上形成了所述多个栅极的主表面上淀积第二氮化硅膜；和(d)通过各向异性蚀刻第二氮化硅膜，在多个栅极中的每个的侧壁上形成由第二氮化硅膜制成的侧壁隔离层(side wall spacer)；其中第二源气在所述氨气与所述硅烷气体的流速比方面比第一源气大。
应当注意，在本申请中，除非特指，术语“半导体集成电路器件”不仅指那些形成在单晶硅衬底上的，而且指那些形成在其它衬底上的，例如SOI(硅绝缘体上)衬底或用于制造TFT(薄膜晶体管)液晶的衬底。这里所用的术语“晶片”指的是用于制造半导体集成电路器件的单晶硅衬底(通常大部分是圆片形)、SOI衬底、玻璃衬底和其它绝缘、半绝缘或半导体衬底及其组合。
术语“芯片”或“芯片区”指的是集成电路区的单元，如图1所示，对应于在所有的步骤都完成之后划分的晶片部分。
术语“亚大气减压区”通常指的是1.3kPa-93kPa范围内的压强。在本申请中，术语“亚大气增压区”指的是106kPa-133kPa范围内的压强，包含该区及大气压区的区称为“亚大气压区”。
单晶片冷壁热CVD反应器通常是一种冷壁型热处理炉CVD反应器，允许在不利用例如等离子体直接加热的情况下，将晶片加热到(电阻加热、高频感应加热或灯加热)比反应器周壁的温度高的温度，一个晶片一个晶片地形成膜。
除了反应气，气氛还可以包含载体气和稀释气、添加气。除非特指，当提到某种气体混合物时，允许包含其它的组分。
在下面描述的实施例中，要引用元件的数值(包括数量、数值、数量和范围)。然而元件的数值并不限于特定的数值，除非特指或一般明显限于特定的数值，元件可以采用比特定数值小或大的数。此外，在下面描述的实施例中，显然，除非特指或一般认为显然必不可少，组成要素(包含步骤要素等)并不总是必不可少的。
类似地，当提及组成元件的形状、位置关系等时，除非特指或一般认为明显不同，那些基本上接近或类似的情形都包含在内。这也适用于上述数值和范围。
附图说明
图1是根据本发明的一个实施例，其上形成了SRAM的半导体芯片的方框图；
图2是根据本发明的所述一个实施例，SRAM(静态存储器)的存储单元的等效电路图；
图3是根据本发明的所述一个实施例，说明MISFET的栅极图形的平面图，其中MISFET构成SRAM的存储单元；
图4是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图5是单晶片冷壁热CVD反应器的示意图，用于制造根据本发明所述的实施例的SRAM；
图6是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图7是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图8是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图9是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图10是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图11是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图12是曲线图，显示了淀积氮化硅膜时的各个参数与高图形密度区和低图形密度区之间的氮化硅膜厚度差别之间的关系；
图13显示了淀积氮化硅膜时的各种参数以及氮化硅膜的厚度差别随着每个参数的变化；
图14是曲线图，显示了单硅烷/氨流速比与高图形密度区和低图形密度区之间的氮化硅膜厚度差别之间的关系；
图15是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图16是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图17是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图18是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图19是半导体衬底的局部截面图，说明根据本发明的所述一个实施例的SRAM的制造方法；
图20是曲线图，显示了高密度区与低密度区的膜厚比与膜的形成压强之间的依赖关系；以及高密度区与低密度区的膜厚比出现最大值处的NH3/SiH4流速比与膜的形成压强之间的依赖关系；
图21是单晶片冷壁热CVD反应器的示意图，用于测量高密度区与低密度区的膜厚比以及NH3/SiH4流速比与膜的形成压强之间的依赖关系；
图22是曲线图，显示了将高图形密度区和低图形密度区的氮化硅膜的厚度比控制为85％或更大和95％或更大的NH3/SiH4流速比和膜的形成压强的两维分布；
图23(a)是用于图22的测量的晶片的局部放大图，图23(b)是其截面图；
图24(a)是显示源气(氨+单硅烷)的输送顺序图，该源气用于图22的测量，图24(b)是显示源气压强变化的图。
具体实施方式
下面将基于附图更具体地描述本发明的实施例。顺便说一下，在所有用于说明实施例的附图中，具有相同功能的元件将用相同的标号来表示，并且将省略重复的描述。
(实施例1)
图1是其上形成了本实施例的SRAM(静态随机存取存储器)的硅芯片1A的方框图。例如，其上形成了SRAM的硅芯片1A集成在便携式电子设备中，并且在其主表面上具有存储部分和外围电路，该存储部分被分为多个存储块，外围电路具有输入/输出电路(输入缓冲解码器、输出电路)、控制电路和基准电压生成电路(降压电源电路)。
图2是存储单元的等效电路图，该存储单元形成在存储部分中。SRAM的存储单元具有一对激励MISFET(Qd1、Qd2)、一对负载MISFET(Qp1、Qp2)和一对传输MISFET(Qt1、Qt2)，传输MISFET(Qt1、Qt2)设置在一对互补数据线(DL，/DL)和字线WL的交点处。激励MISFET(Qd1、Qd2)和传输MISFET(Qt1、Qt2)都由n沟道型MISFET构成，而负载MISFET(Qp1、Qp2)都由p沟道型MISFET构成。简言之，存储单元由采用4个n沟道型MISFET和2个p沟道型MISFET的完整的CMOS型构成。与采用4个n沟道型MISFET和2个高阻负载元件的负阻型存储单元相比，由于备用时漏电流量很小，该完整的CMOS型存储单元具有低的功耗。
在构成上述存储单元的6个MISFET中，激励MISFET Qd1和负载MISFET Qp1构成第一反相器(INV1)，而激励MISFET Qd2和负载MISFET Qp2构成第二反相器(INV2)。一对上述CMOS反相器(INV1、INV2)在存储单元中相互连接，构成触发电路，作为用于存储一位数据的信息存储部分。
这个触发电路的输入-输出端子之一与传输MISFET Qt1的源和漏之一连接，而另一个输入-输出端子与传输MISFET Qt2的源和漏之一连接。传输MISFET Qt1的源和漏中的另一个与数据线DL连接，而传输MISFET Qt2的源和漏中的另一个与数据线/DL连接。触发电路的一端(每个负载MISFET Qp1、Qp2的源和漏之一)与3.3V的电压(Vcc)连接，而另一端(每个激励MISFET Qd1、Qd2的源和漏之一)例如与0V的GND(接地)电压(Vss)连接。
图3是平面图，说明上述构成存储单元的6个MISFET中的每一个的栅极图形。用直线连接四个“+”标记形成的矩形区对应于一个存储单元。
构成存储单元的六个MISFET(激励MISFET Qd1、Qd2，负载MISFET Qp1、Qp2和传输MISFET Qt1、Qt2)形成在衬底1的主表面上的有源区(Ln、Lp)中，浅沟槽隔离4环绕有源区。激励MISFET Qd1、Qd2和传输MISFET Qt1、Qt2中的每一个都由n沟道型MISFET构成，形成在其中已经形成了p型阱的有源区Lp中，而负载MISFET Qp1、Qp2中的每一个都由p沟道型MISFET构成，形成在其中已经形成了n型阱的有源区Ln中。
传输MISFET Qt1、Qt2具有与字线WL一体形成的栅极9A。栅极9A由n型多晶硅膜和形成在多晶硅膜上的硅化钴层形成，该n型多晶硅膜用磷(P)进行了掺杂。
构成触发电路的第一反相器(INV1)的激励MISFET Qd1和负载MISFET Qp1具有与其一体形成的栅极，在这些栅极中，将被用作激励MISFET Qd1栅极的部分(栅极9B)由其中用磷掺杂了的n型多晶硅膜和形成在其上的硅化钴层形成，而将被用作负载MISFET Qp1栅极的部分(栅极9C)由p型多晶硅膜和形成在其上的硅化钴层形成，该p型多晶硅膜中掺杂了硼(B)。
类似地，构成触发电路的第二反相器(INV2)的激励MISFET Qd2和负载MISFETQp2具有与其一体形成的栅极。在这些栅极中，将被用作激励MISFET Qd2栅极的部分(栅极9B)由其中用磷掺杂了的n型多晶硅膜和形成在其上的硅化钴层形成，而将被用作负载MISFET Qp2栅极的部分(栅极9C)由p型多晶硅膜和形成在其上的硅化钴层形成，该p型多晶硅膜中掺杂了硼(B)。
由结合使用n沟道型MISFET和p沟道型MISFET的互补MISFET形成外围电路，例如输入/输出电路(输入缓冲解码器、输出电路)、控制电路和基准电压生成电路(降压电源电路)。n沟道型MISFET的栅极由掺杂磷的n型多晶硅膜和形成在其上的硅化钴层制成，而p沟道型MISFET的栅极由掺杂硼的p型多晶硅膜和形成在其上的硅化钴层制成。
下面将参考图4-19，描述构成上述SRAM的每个存储单元和外围电路的MISFET的制造方法。
如图4所示，衬底1(硅晶片)具有大约1-10Ωm的电阻率，由p型单晶硅制成，在大约850度热氧化衬底1，以便在该衬底的表面上形成大约10nm厚的氧化硅薄膜2。然后通过CVD在氧化硅膜2上淀积大约120nm厚的氮化硅膜3。该氮化硅膜3作为元件隔离区中蚀刻衬底1的掩膜，以形成沟槽。由于其抗氧化性能，氮化硅膜3也起防止底层衬底1表面氧化的保护膜的作用。位于氮化硅膜3下面的氧化硅膜2缓和了衬底1和氮化硅膜3之间界面上的应力，从而防止由于应力而在衬底1的表面上出现像位错之类的缺陷。
图5是单晶片冷壁热CVD反应器100的示意图，用于淀积氮化硅膜3。
在单晶片热CVD反应器100的腔室101的中心，设置了平台102，其上安装了硅晶片(衬底)1。在平台102的内部，设置了用于加热硅晶片1的加热器(未示出)。在平台102上方，设置了喷射头，用于给硅晶片1的表面输送由甲硅烷(SiH4)和氨(NH3)构成的源气以及载体气例如氮气(N2)。在腔室101的外部，设置了温度调整机构(未示出)，用于将腔室101内壁的温度设定为比平台102或硅晶片1的温度低。
在单晶片热CVD反应器100中，在一个腔室101中一个接一个地处理硅晶片，可以容易地保持精确的温度条件，并且与批量系统热CVD反应器相比，可以在晶片表面上得到均匀的膜厚。特别是，在这种形成膜时将腔室101的内壁的温度设置得比平台102或硅晶片1的温度低的冷壁CVD反应器中，大部分源气在硅晶片1的表面上反应，形成膜，而几乎没有膜淀积在具有更低温度的腔室101的内壁上。以这种方式，膜的形成可具有高生产率。
另一方面，在热壁CVD反应器中，在彻底均匀地加热腔室内侧的同时进行膜的形成，膜不仅淀积到晶片的表面上，而且不可避免地会淀积到腔室101的内壁表面上。因此，要花费更多时间以在晶片的表面上淀积所需厚度的膜，而且，必须定期地清除淀积在腔室101内壁表面上的膜。
在本实施例中，淀积氮化硅膜3的条件为：单硅烷的流速为20sccm，氨的流速为1400sccm，氮的流速为3600sccm，气压为36kPa(275乇)，硅晶片1的温度设为750摄氏度，腔室101内壁的温度设为30摄氏度。由于底层氧化硅膜2具有平的表面，因此氮化硅膜3在衬底(硅晶片)1的整个表面上具有基本上均匀的厚度。
如图6所示，通过用光致抗蚀剂膜(未示出)作为掩膜进行干蚀，从元件隔离区有选择地除去氮化硅膜3和底层氧化硅膜2，接着用氮化硅膜3作为掩膜，通过干蚀在元件隔离区的衬底1中形成大约350-400nm深的沟槽4a。
如图7所示，在衬底1上，包括沟槽4a内侧上，淀积氧化硅膜5。淀积该氧化硅膜使膜厚(例如大约450-500nm)比沟槽4a的深度大，以便用氧化硅膜5完全掩埋沟槽4a的内部。例如，利用氧和四乙氧基甲硅烷((C2H5)4Si)作为源气，通过等离子CVD淀积氧化硅膜5。
然后，为了改善埋在沟槽4a中的氧化硅膜5的质量，在约1000摄氏度热氧化衬底1使其更致密。如图8所示，通过化学机械抛光(CMP)来抛光沟槽4a上的氧化硅膜5，使其表面变平，从而形成浅沟槽隔离4。用覆盖有源区中的衬底1表面的氮化硅膜3作为停止层(stopper)，进行抛光。当氧化硅膜5的表面高度与氮化硅膜3的表面高度相同时，停止抛光。然后用热磷酸除去覆盖有源区中的衬底1表面的氮化硅膜3。
如图9所示，在衬底1的一部分中离子注入n型杂质(例如磷)和在另一部分中离子注入p型杂质(例如硼)之后，在大约950摄氏度热处理衬底1，以使上述杂质扩散，从而在衬底1的一部分中形成n型阱6，在另一部分中形成p型阱7。
如图10所示，通过用氢氟酸湿蚀而清洗衬底1的表面之后，在大约800-850摄氏度热氧化衬底1，从而在每个n型阱6和p型阱7的表面上形成了清洁的栅氧化物膜8。然后在栅氧化物膜8上形成栅极9A-9E。这些栅极9A-9E是这样形成的：通过CVD在栅氧化物膜8上淀积大约200-250nm厚的多晶硅膜，将n型杂质(磷)的离子注入到多晶硅膜的一部分中，将p型杂质(硼)离子注入到另一部分中，然后用光致抗蚀剂作为掩膜干蚀多晶硅膜。
栅极9A由掺磷的n型多晶硅膜制成，作为构成存储单元一部分的传输MISFETQt1、Qt2的栅极或字线WL。栅极9B也由n型多晶硅膜制成。用作构成存储单元一部分的激励MISFET Qd1、Qd2的栅极。栅极9C由掺硼的p型多晶硅膜制成，用作构成存储单元一部分的负载MISFET Qp1、Qp2的栅极。
栅极9D由掺磷的n型多晶硅膜制成，作为构成外围电路一部分的n沟道型MISFET(Qa)的栅极，栅极9E由掺硼的p型多晶硅膜制成，用作构成外围电路一部分的p沟道型MISFET(Qb)的栅极。
构成存储单元的六个MISFET(激励MISFET Qd1、Qd2、负载MISFET Qp1、Qp2和传输Qt1、Qt2)设置得很靠近，使得栅极9A-9C彼此也设置得很靠近。另一方面，构成外围电路的MISFET设置得不是很靠近，使得栅极9D，9E远离。当栅极9A-9E形成在硅晶片(衬底)1的主表面上时，在晶片主表面上划分的多个芯片区中的每一个区中，出现了一个其中已经形成了高密度栅极图形的区(存储块)和一个其中已经形成了低密度栅极图形的区9(外围电路)。
如图11所示，在通过将磷或砷(As)离子注入到p型阱7中形成低杂质浓度的n-型半导体区10和通过将硼离子注入到n型阱6中形成低杂质浓度的p-型半导体区11之后，在衬底1的主表面上通过CVD淀积大约50nm厚的氮化硅膜12。
对于上述氮化硅膜12的淀积，采用图5所示的单晶片冷壁热CVD反应器100。
在图12中，显示了淀积在其中已经形成了高密度栅极图形的区(存储块)中的氮化硅膜12和淀积在其中已经形成了低密度栅极图形的区(外围电路)中的氮化硅膜12之间厚度差别的变化的测量结果，是淀积氮化硅膜12的各种参数的函数。在图中的八个曲线上，从左至右，标明的是：A：氨的退火时间，B：腔室101内壁的温度，C：从平台102至喷头103的距离，D：腔室101中的气压，E：晶片的温度，F：氮的流速，G：氨的流速，和H：单硅烷的流速。当八个参数中分别设定在如图13所示的三个值(对于氨的退火时间只有两个值)时，这些曲线图显示了氮化硅膜12厚度差的变化。它们表示值越大，膜厚的差别越小。
从这些曲线发现，腔室101中的气压(D)、氨的流速(G)和单硅烷的流速(H)对膜的厚度差别的变化贡献很大。还发现随着腔室101中的气压(D)或氨气流速(G)的增加，氮化硅膜12的厚度差别变得更小，随着单硅烷流速(H)的增加，氮化硅膜12的厚度差别变大。
图14显示了当腔室101的内部气压分别设在26kPa(200乇)和46kPa(350乇)时，随着氨与单硅烷的流速之比(％)的变化，氮化硅膜12的厚度差别的变化的测量结果。从该图发现，氨的流速越大，氮化硅膜12的厚度差别越小。
上述测量结果显示为了降低淀积在高栅极图形密度区(存储块)中的氮化硅膜12和淀积在低栅极图形密度区(外围电路)中的氮化硅膜12之间的厚度差别，增加氨与单硅烷的流速比和腔室101中的气压是有效的。
具体地说，在46kPa(350乇)的气压下，为了将淀积在高栅极图形密度区(存储块)的氮化硅膜12的厚度和淀积在低密度区(外围电路)中的氮化硅膜的厚度之比调整为80％或更大(将膜的厚度差别降低到20％或更低)，要将氨与单硅烷的流速比设为40或更大。为了将上述比例调整到85％或更大(将膜厚差别降低到15％或更低)，要将氨与单硅烷的流速比设为100或更大，而为了将上述比例调整到90％或更大(将膜厚差别降低到10％或更小)，则要将上述流速比设为250或更大。
在本实施例中，在这样的条件下淀积氮化硅膜12：即单硅烷的流速为10sccm，氨的流速为5000sccm，氮的流速为5000sccm，气压为46kPa(350乇)，硅晶片1的温度设为750摄氏度(因为晶片的上表面温度比加热器的设定温度低大约50摄氏度，因此加热器的温度设为800摄氏度)，腔室101的内壁温度设为25摄氏度，这样淀积的氮化硅膜3在高栅极图形密度区(存储块)和低密度区(外围电路)中具有基本上均匀的厚度。
如图15所示，通过各向异性蚀刻氮化硅膜12，在每个栅极9A-9E的侧壁上形成侧壁隔离层12A。在本实施例中，由于氮化硅膜12在存储块和外围电路中具有基本上均匀的厚度，可以在避免引起存储块中的栅氧化膜9或衬底1蚀刻的情况下，形成侧壁隔离层12a。
如图16所示，通过将磷或砷(As)离子注入到p型阱7中形成高杂质浓度的n+型半导体区(源，漏)13，通过将硼离子注入到n型阱6中形成高杂质浓度的p+型半导体区(源，漏)14。在通过用氢氟酸湿蚀从每个n+型半导体区(源，漏)13和p+型半导体区(源，漏)14的表面除去栅氧化物膜8之后，通过溅射在衬底1上淀积钴膜，从而通过热处理引起硅化反应而在每个栅极9A-9E、n+型半导体区(源，漏)13和p+型半导体区(源，漏)14的表面上形成硅化钴层15。然后通过湿蚀除去未反应的钴膜。通过上述步骤，激励MISFET Qd、负载MISFETQp和传输MISFET Qt形成在存储块中，而n沟道型MISFET Qa和p沟道型MISFETQb形成在外围电路中。
如图17所示，在衬底1的主表面上通过CVD淀积大约厚50nm的氮化硅膜16。对于这个氮化硅膜16的淀积，采用图5所示的单晶片冷壁热CVD反应器100。该膜形成条件与用于形成上述侧壁隔离层12A的氮化硅膜12的形成条件相同。这样使得能够在高栅极图形密度区(存储块)和低密度区(外围电路)中形成厚度基本上均匀的氮化硅膜16。
如图18所示，利用如氧和四乙氧基甲硅烷作为源气，通过等离子CVD在氮化硅膜16上形成氧化硅膜17之后，用光致抗蚀剂膜(未示出)作为掩膜，依次干蚀氧化硅膜17和氮化硅膜16，从而在n+型半导体区(源，漏)13、p+型半导体区(源，漏)14和栅极9B上形成接触孔20-29。
在使氧化硅膜17的蚀刻速率比氮化硅膜16的蚀刻速率大的条件下，用氮化硅膜16作为蚀刻停止膜(stopper)，干蚀氧化硅膜17。在使得氮化硅膜16的蚀刻速率比埋置在浅沟槽隔离4中的氧化硅膜5的蚀刻速率大的情况下，进行氮化硅膜16的蚀刻。这样使得能够形成存储块的接触孔20-25，这些孔与栅极9A-9C和浅沟槽隔离4自对准。在本实施例中，在存储块和外围电路中，氮化硅膜16可以具有几乎相等的厚度，使得能够在避免埋置在存储块中的浅沟槽隔离4或衬底1中的氧化硅膜5腐蚀的情况下，形成接触孔20-29。
如图19所示，对淀积在氧化硅膜17上的金属膜布图，以形成第一级互连30-39。
(实施例2)
下面将基于图20-24和上述的图1-19描述本发明的第二实施例。除非存在另外的附图或需要不同的描述，在详细描述和附图与上述实施例基本相同的情况下，在这里不再重复描述。
如在上述实施例中所描述的，为了增加高图形密度区中的氮化硅膜与低密度区中的氮化硅膜的厚度比(换句话说，为了减小氮化硅膜的厚度差别)，控制氨与单硅烷的流速比(NH3/SiH4)和膜的形成压强是很重要的。在本实施例中，进一步详细研究了这个流速比(NH3/SiH4)和膜的形成压强。
图20显示了上述膜厚比(下文将被称为高密度区与低密度区的膜厚比)与膜的形成压强之间的关系的测量结果；以及高密度区与低密度区的膜厚比在每一膜形成压强下取得最大值时，NH3/SiH4流速比与膜的形成压强之间的关系的测量结果。
图21是用于该测量的单晶片冷壁热CVD反应器100的示意图。该装置基本上与上述实施例的图5所示的装置相同。它的腔室101具有大约6升的容积，在平台102中一体设有电阻加热型加热器。在腔室101的侧壁上，安装了用于测量膜的形成压强的压强计(BARATRON Type 624)104和带有机械增压泵105和干燥泵106的排气管107，晶片1是20cm直径的硅晶片，具有形成在如图10所示的每个芯片区中的栅极(9A-9E)。
从图中可以看出，高密度区与低密度区的膜厚比(用虚线表示)和NH3/SiH4流速比(用实线表示)在一定的膜形成压强范围内都具有一最优值。换句话说，为了将高密度区与低密度区的膜厚比升高到至少某特定值，需要将膜的形成压强和NH3/SiH4流速比控制在预定的范围内。
下一步，在图22中示出了所述条件的详细的测量结果，该条件是：允许高密度区与低密度区的氮化硅膜的厚度比不低于85％(15％或更低的膜厚差别)以及不低于95％(5％或更低的膜厚差别)。
作为晶片，采用20cm的、具有芯片区的晶片，每个芯片区被分为如图1所示的块。如图23(a)和23(b)所示，在每个芯片区的存储单元中和部分外围电路中形成栅极，形成具有100μm×100μm外尺寸的膜厚检测焊盘(inspectingpad)40。利用如图21所示的单晶片冷壁热CVD反应器，通过在该晶片上淀积100nm厚的氮化硅膜，来评估高密度区与低密度区的膜厚比，并测量存储阵列上的膜厚与检测焊盘40上的膜厚之比。
在形成膜时，晶片的温度设为750摄氏度(合适的温度范围通常是650-800摄氏度，在其它的条件下，该温度可稍加变化，拓宽到600-850摄氏度)，腔室101内壁的温度设为30摄氏度，在这些条件下，源气(氨+单硅烷)的输送顺序示于图24(a)，而源气的压强变化示于图24(b)。
从测量结果可以看出，通过将NH3/SiH4流速比设在大约150-750的范围内，膜形成压强设在大约37kPa(280乇)-50kPa(380乇)，高密度区与低密度区的膜厚比为85％或更大。图中还显示出，通过设定NH3/SiH4流速比，使其落在大约200-650的范围内，更好的是落在大约300-550的范围内，并且设定膜的形成压强在大约39kPa(295乇)-49kPa(365乇)的范围内，更好的是落在大约41kPa(310乇)-47kPa(350乇)，高密度区与低密度区的膜厚比变得更大，换句话说，膜会变得更均匀。特别是，通过设定NH3/SiH4流速比为大约450，膜的形成压强为44kPa(330乇)，可以将高密度区与低密度区的膜厚比增加到95％或更大。
不仅可以将上述膜的形成压强和NH3/SiH4流速比的优选范围应用到直径为20cm的晶片，而且可以应用到其他尺寸的晶片。应注意，随着晶片尺寸的改变，表面积也改变，使得源气的流速随着表面积增大或减小。例如，直径为30cm的晶片的表面积比直径为20cm的晶片的表面积大2.25倍，使得源气的流速必须增加到2.25倍。膜的形成压强和NH3/SiH4流速比都不需要改变。
用于形成氮化硅膜的单晶片冷壁热CVD反应器并不限于图21所示的反应器，只要不离开本发明的主题，可以采用在细节上做了修改的反应器。例如在图21所示的反应器中，晶片是通过集成在平台102中的电阻加热型加热器来加热的，但也可以通过灯加热系统来加热。灯加热系统在温度升高或降低特性方面比电阻加热系统好。另一方面，与灯加热系统相比，电阻加热系统的特征在于具有较少的热源污染。
基于一些实施例，已经具体描述了本发明人的发明。然而，应考虑到本发明并不限于这些实施例，在不离开本发明主题的情况下，可以作出变化。
在上述实施例中，采用氮气作为载体气或稀释气。也可以采用惰性气体例如氩来代替氮气或作为载体气的一部分。在气体氛围中，不仅可以加入反应气例如源气、载体气和稀释气，而且可以加入另外的添加气。
关于气体氛围的压强，除了实施例1和2所例举的亚大气压的减压区，还可以采用大气压区或亚大气增压区，后者预期会在膜的形成速度等方面带来好处，但需要采取安全措施。
在第一实施例中，本发明应用于SRAM的制造。但本发明并不限于此，也可以应用于制造任何具有通过热CVD在半导体晶片上淀积氮化硅膜的步骤的半导体集成电路器件，其中半导体晶片在每个芯片区中具有高密度区和低密度区。
在通过本申请公开的发明中，下面将简单描述通过其中的典型发明可以得到的好处。
本发明使得能够在具有高图形密度区和低图形密度区的半导体晶片的主表面上淀积具有均匀厚度的氮化硅膜。

Claims (10)

1.一种半导体集成电路器件的制造方法，包括：将包含单硅烷气体和氨气的源气输送到被加热到不低于所述单硅烷气体和所述氨气的热分解的温度的半导体晶片的主表面附近，在所述半导体晶片的主表面附近分解所述单硅烷气体和所述氨气，从而在放置在包含所述单硅烷气体和所述氨气的气氛中的所述半导体晶片的主表面上淀积氮化硅膜，
其中，所述氨气与所述单硅烷气体的流速比在150-750的范围内，所述气体氛围的压强在37kPa-50kPa的范围内。
2.根据权利要求1的方法，其中，所述氨气与所述单硅烷的流速比在200-650的范围内，所述气体氛围的压强在39kPa-49kPa的范围内。
3.根据权利要求1的方法，其中，所述氨气与所述单硅烷气体的流速比在300-550的范围内，所述气体氛围的压强在41kPa-47kPa的范围内。
4.根据权利要求1的方法，其中，将所述半导体衬底的主表面至少分为一个芯片区，每个所述芯片区具有低图形密度区和高图形密度区。
5.根据权利要求1的方法，其中，采用单晶片冷壁热CVD反应器。
6.根据权利要求5的方法，其中，所述氨气与所述单硅烷气体的流速比在200-650的范围内，所述气体氛围的压强在39kPa-49kPa的范围内。
7.根据权利要求5的方法，其中，所述氨气与所述单硅烷气体的流速比在300-550的范围内，所述气体氛围的压强在41kPa-47kPa的范围内。
8.根据权利要求5的方法，其中，所述晶片具有至少200mm的直径。
9.根据权利要求6的方法，其中，所述晶片具有至少200mm的直径。
10.根据权利要求7的方法，其中，所述晶片具有至少200mm的直径。
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