CN101068028A - 半导体结构及金属氧化物半导体元件的制作方法 - Google Patents

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Abstract

本发明提供一种半导体结构及金属氧化物半导体元件的制作方法，其中通过在栅电极和源极/漏极上的硅化层选择性地施加应力，进而在该半导体结构的沟道选择性地施加应力。通过将硅化层晶粒的较大尺寸定位于第一方向以及将较小尺寸定位于第二方向以在此硅化层选择性地产生应力，该两方向之一是平行于沟道内载流子移动的方向，且另一方向是垂直于上述载流子移动的方向。用上述半导体元件的制作方法所制作的半导体元件，具有较好的载流子迁移能力，其半导体元件也具有较好的元件性能。

Description

半导体结构及金属氧化物半导体元件的制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，其中该半导体结构是通过硅化反应以及适当地选择设置覆盖层而选择性地施加应力于该半导体结构。更特别地是，本发明涉及一半导体结构，例如一场效应晶体管(FET)或其它晶体管，具有一个或多个硅化层接触部且在这些硅化层上方形成具有应力加强覆盖层，选择硅化层的特性和品质以加强半导体元件的电性操作。本发明也是有关于具有选择特性和品质的硅化层的形成及制作方法。
背景技术
一般所知，半导体元件例如场效应晶体管(FET)或其它晶体管的载流子(电子或空穴)迁移率及其流动、驱动电流以及其它电特性会被机械的压缩和拉伸应力所影响。例如，在硅衬底或绝缘体上硅(SOI)的单轴或双轴施加拉伸应力会提高其内部一个或多个方向的电子迁移率，然而却会降低其空穴迁移率。同样地，若硅衬底在单轴或双轴施加压缩应力，则可提高上述硅衬底内部的一个或多个方向的空穴迁移率，但电子迁移率会被降低。
场效应晶体管沟道内单轴和双轴的压缩和拉伸应力被认为可由浅沟槽隔离(Sallow Trench Isolation；TSI)、氮化硅蚀刻停止层、硅化层接触部、衬底和蚀刻停止层上方的外延层及其它工艺中的加工步骤产生。然而分析这些应力及研究其原因，为了达到选择和控制载流子迁移率的提高或降低，准确的控制上述工艺已是不可避免。已经研发了产生有益的应力的一些技术，但截至目前为此，仍有许多因素，例如成本、批量生产及制造集成，限制了这些技术的采用。
发明内容
有鉴于此，本发明的第一目的在于提供一种金属氧化物半导体场效应晶体管(MOSFET)，其中该金属氧化物半导体晶体管具有一形成在一硅衬底中的沟道。通过在多晶硅栅电极和源极漏极上方形成一金属硅化层以对该沟道选择性地施加应力。该硅化层在该多晶硅内产生应力，且依次在此硅化层下方构件产生应力，其中以硅沟道为界限。该硅化层也会在部分包含源极漏极的衬底中产生应力。
形成上述硅化层，使得此硅化层内晶粒的较大尺寸排列于相同的第一方向，且此晶粒较小尺寸排列于相同的第二方向，该第一方向与该第二方向相互垂直。此外，当其中的一方向平行于沟道内载流子移动的方向时，则另一方向垂直于载流子移动的方向。
在一具体实施例中，上述MOSFET是一NMOS元件，其中该第一方向垂直于载流子移动的方向，且该第二方向平行于载流子移动的方向。在另一具体实施例中，上述MOSFET是一PMOS元件，其中该第一方向平行于载流子移动的方向，且该第二方向垂直于载流子移动的方向。两元件的载流子移动较佳的方向是沿着硅基材<110>方向，然而<100>和<111>方向也可有相同的预期结果。
根据本发明的第二目的，在于提供上述MOSFET的制作方法。一含金属的反应层在多晶硅栅电极及其中部分设置有源极漏极的硅衬底上形成。一含金属覆盖层在该反应层上形成。该覆盖层的热膨胀系数与该衬底的热膨胀系数不同。然后加热上述的组合物以反应成具有多晶硅栅电极和含有硅的源极漏极的部分反应层。上述反应在该栅电极顶上和部分含源极漏极硅衬底上方产生一金属硅化层。该覆盖层可使得金属硅化层晶粒较大和较小尺寸产生如上所述的定位。
本发明的第三目的在于提供一种半导体结构，该半导体结构包含一半导体衬底、一介电层，在该衬底表面上形成，及一电极层，在该介电层表面上形成，其中该半导体结构包括一硅化层，在该电极层表面上形成，且该硅化层的晶粒具有一较大尺寸和一较小尺寸，其中该晶粒的较大尺寸大体上定位于平行该衬底表面的第一方向，且该晶粒的较小尺寸大体上定位于平行该衬底表面的第二方向，该第一方向与该第二方向相互垂直。
本发明的第四目的在于提供一种半导体元件的制作方法，包括首先在一半导体衬底上形成一金属氧化物半导体元件，接着在该金属氧化物半导体元件上方设置一金属层，再用退火处理该金属层及该衬底，以在该金属氧化物半导体元件上方形成一金属硅化层，然后在该金属氧化半导体元件上方设置一覆盖层，最后再以退火处理该金属氧化物半导体元件，其中该反应层和该衬底的区域形成一硅化层。
本发明的另一目的，在于提供一种半导体结构，包含一半导体衬底，其中该半导体结构包括：
一硅化层，在该衬底表面上形成，该硅化层的晶粒具有一较大尺寸和一较小尺寸，该晶粒的该较大尺寸大体上定位于平行该衬底表面的第一方向，且该晶粒的该较小尺寸大体上定位于平行该衬底表面的第二方向，该第一与该第二方向相互垂直。
如上所述的半导体结构，其中该晶粒的垂直定位会在该衬底内的该第一方向和该第二方向产生不同的应力。
如上所述的半导体结构，还包括：一源极和一漏极，在该衬底中形成，以在该源极和该漏极之间限定一沟道，其中载流子在该第一方向或该第二方向之一流动。
如上所述的半导体结构，其中该衬底具有一(110)结晶结构，该载流子在<110>方向流动。
其中上述半导体结构具有较佳的载流子迁移能力，使得该半导体结构具有较好的元件性能。
本发明的另一目的，在于提供一种金属氧化物半导体元件的形成方法，包含：
在具有<110>结晶结构的衬底上形成栅极；
在该栅极的两侧形成源极和漏极，在该源极和该漏极间限定一沟道区域，其中电流在该源极和该漏极间往<110>方向流动；
在该金属氧化物半导体元件上方设置一反应层；
在该反应层上方设置一覆盖层；以及
退火该金属氧化层半导体元件，其中该反应层和该衬底的区域形成一硅化层。
如上所述的金属氧化物半导体元件的形成方法，还包括在退火处理后移除该覆盖层和该反应层的未反应部分。
如上所述的金属氧化物半导体元件的形成方法，其中该金属氧化物半导体元件为一N型金属氧化物半导体元件，且其中该覆盖层具有一厚度，该反应层具有一厚度，以及该覆盖层的该厚度与该反应层的该厚度的比值大于或等于2∶1。
如上所述的金属氧化物半导体元件的制作方法，其中该金属氧化物半导体元件为一P型金属氧化物半导体元件，且其中该覆盖层具有一厚度，该反应层具有一厚度，以及该覆盖层的该厚度与该反应层的该厚度的比值小于或等于4∶1。
如上所述的金属氧化物半导体元件的形成方法，还包括：
在设置该覆盖层之前在该反应层上形成一阻挡层。
如上所述的金属氧化物半导体元件的形成方法，其中该反应层选自由钴、铒、镍、铂、钽、钛以及钨构成的族群，或其组合物。
用上述半导体元件的制作方法所制作的半导体元件，具有较好的载流子迁移能力，所以其半导体元件也具有较好的元件性能。
以上大体概述本发明的特征及技术上的优点，接下来将更加详述本发明说明书使其更易被了解。本发明其它特征及其优点将在此后说明以构成本发明权利要求的内容。可了解的是，任何本领域普通技术人员在参阅本发明所揭示的概念和具体实施例，应该可以作修饰或设计成其它结构或方法以完成本发明的相同目的。在不脱离权利要求范围的本发明精神与范围内任何本领域普通技术人员，应该可以使用等效结构以达成本发明的目的，其都应包含在本发明范围内。
附图说明
图1为本发明实施例的一完整场效应晶体管(FET)在X-Y-Z坐标系的正视图，其中该FET设有一硅化层，该硅化层的晶粒选择性地定位且设置在多晶硅栅电极顶部及其中形成一源极/漏极的部分硅衬底上；
图2为公知方式形成在栅电极和源极漏极上部分硅化层在X-Y-Z坐标系上的示意图，该硅化层晶粒的较大和较小尺寸具有相互关于X、Y方向杂乱地定位的方向，其中载流子是在X方向移动；
图3A是与图2相似的图，但其中硅化层晶粒的较大尺寸选择性地呈相互平行，且平行于X方向和载流子移动的方向，然而晶粒的较小尺寸也呈相互平行，且平行于Y方向并垂直于X方向，因此在依据PMOS协定制作NFET可增加X方向载流子迁移率；
图3B是与图3A相似，但硅化层晶粒较大尺寸选择性地呈相互平行，且平行于Y方向并垂直于载流子移动的方向，然而晶粒较小尺寸是呈相互平行，且平行于X方向，因此通过NMOS协定制作PFET可增加X-方向载流子迁移率；
图4显示如图1和图3的FET的部分在其中的一具体实施例的制作FET的方法，其中一广义层，表示若不是已事先形成的多晶硅栅电极就是已先在硅基材上形成的源极或漏极区域，一反应层，接着，一覆盖层，所有上述元件都用退火程序处理以制作FET；
图5与图4相似，但包括一阻挡层，设置在该反应层和该覆盖层之间；
图6显示一较佳实施例定向的上视图，其中该元件沟道定位于具有电流流动的<110>方向。
其中，附图标记说明如下：
20：场效晶体管
22：半导体衬底
24：沟道
26：源极
28：漏极
30：栅极介电层
32：导电栅电极
33：栅极
34，36，38：电接触部
40：硅化层
42：结晶晶粒
50：断片
52：反应层
54：覆盖层
55：阻挡层
M：晶粒较大尺寸
m：晶粒较小尺寸
具体实施方式
接着在下列详细讨论本发明较佳实施例的制作及使用。可以了解的是，本发明提供许多可应用在广泛特定领域里用以实施的发明概念，接下来讨论的具体实施例仅是说明制作及使用本发明的一种具体方式，并不限定本发明的范围。
在本发明的较佳实施例中，为了加强含硅化层的元件的电性操作可控制此硅化层的晶粒方向和晶粒大小。但达到上述控制晶粒大小和晶粒方向的明确的机制尚未完全被了解。设置在下面的有源区推测是不对称的，且在许多工艺步骤中其晶粒会产生不同的方向使其处于应变的情况。在上述工艺步骤可以是浅沟槽隔离(Shallow Trench Isolation；STI)区域的形成步骤；例如栅氧化层形成的热处理步骤及其相似的步骤。因此有源区在平行于沟道区的方向具有低于垂直方向的压缩应变。通过使用可导入较大拉伸应力的一覆盖层(cap layer)，可产生想要的晶粒大小和晶粒方向。
例如，一具有(100)表面方向和<110>沟道方向的衬底。对NMOS元件而言，平行于沟道的方向最好具有较大拉伸应变(较低压缩应变)，但对PMOS而言，平行于沟道的方向最好具有较大的压缩应变(较小的拉伸应变)。可通过控制覆盖层厚度或应力程度以导入较大的拉伸应力而改善NMOS元件性能，或者减少拉伸应力以改善PMOS元件性能，但不需要同时兼顾。如上述同一示例晶体管，在垂直于沟道的方向具有较大的拉伸应变(较低的压缩应变)以改善NMOS和PMOS元件的性能。同样地，在上述垂直于沟道的方向通过控制覆盖层的厚度或应力程度也可导入较大拉伸应变，因此可同时改善NMOS和PMOS的元件性能。在具有(100)表面方向衬底和<100>沟道方向的晶体管，拉伸应变能够改善NMOS的元件性能，但一般认为此应变不会明显影响PMOS的元件性能。
首先请参阅图1，此图描绘本发明较佳实施例的产品外观。图1是设置于X-Y-Z坐标系的场效应晶体管20(FET)的简化正视图。上述FET 20的沟道24的载流子移动是往垂直于Y方向的X方向。此晶体管20元件的高度为Z方向。
上述FET 20包括一半导体衬底22，此半导体衬底22可以是一整体半导体或一绝缘体上硅(SOI)上的一半导体薄膜或一半导体层。此半导体衬底22是典型的硅，其中包括在P型场效应晶体管(PFET)掺杂N型离子和在N型场效应晶体管(NFET)掺杂P型离子。其中载流子(电子或空穴)选择性流动的沟道24是通过离子注入、外延生长或一般公知技术限定在半导体衬底22中，且介于源极26和漏极28之间的半导体衬底22区域。典型地，P型FET的源极26和漏极28是在半导体衬底22植入P+离子区域，而N型FET的源极26和漏极28是以N+离子植入。在此沟道24上方是由栅极介电层30和导电栅电极32同时所构成的栅极33。此导电栅电极32优选为多晶硅材料，但也可以是完全或部分的金属、硅化物或者其它导电性材料。
通常，载流子(以NMOS程序所制作的FET为电子或以PMOS程序所制作之FET为空穴)在源极26和漏极28间的沟道24内是无法流动的。施加合适的电信号于上述导电栅电极32(PFET为负；NFET为正)，可选择性地容许载流子(例如电流)通过上述沟道24。
经由覆盖于此源极26和漏极28上方的电性接触部34和36，此沟道24中的电流会从源极26流向漏极28。此接触部34和36优选为金属硅化层40。经由形成在上述导电栅电极32上方的电性接触部38提供电信号在此栅电极32，其中此接触部38优选为金属硅化层薄膜40。此金属硅化层40是使一具有多晶硅32和其中已形成源极26/漏极28的衬底22与金属薄膜50(如图4所示)反应所形成。适合的金属包括钴(Co)、铒(Er)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)及钨(W)。
公知形成多晶硅32的方式为，将此多晶硅32固定在已形成栅极介电层30的下方的衬底22上。因此，导电栅电极32上方的硅化层40固定在此衬底22上。再者，上述源极26和漏极28上方的硅化层40固定在此衬底22上。因此，在此硅化层40的任何压缩或拉伸应力最终被施加或传递到下方的衬底22。
在X方向具有拉伸应力的硅化层40(在Y方向具有压缩应力)使沟道24在X方向具有拉伸应力。沟道24在X方向的拉伸应力可用来改善载流子的迁移能力，例如沿着PMOS 20元件的沟道24的空穴迁移能力。在X-方向具有压缩应力的硅化层40(在Y-方向具有拉伸应力)，且以压缩应力的X方向设置沟道24。沟道24在X方向的压缩应力可用来改善载流子的迁移能力，例如沿着NMOS 20元件的沟道24的电子迁移能力。
根据本发明，沿X方向和Y方向选择性地对硅化层40施以拉伸性的加压或压缩性的加压，以提供一沟道24拉伸应力或压缩应力。在一较佳实施例中，X方向代表<110>硅衬底22的方向，其<100>和<111>硅衬底22的方向与上述<110>一样。在硅化层40的X方向选择性地产生拉伸应力(对NFET)或压缩应力(对PFET)，据此，施加于X方向的沟道24。
图2是以公知方式形成，而用来当作导电栅电极32上的接触部38或分别在源极26和漏极28上的接触部34、36的硅化层40部分的高度放大的上视图或平面图。在以公知方式形成之后，此硅化层40包括内部或多或少以杂乱分布的随机尺寸的结晶晶粒42。在二维空间(平面)，如图2所示，上述晶粒42是呈现不对称且具有一主要且较大尺寸或称M轴，且一次要且较小尺寸或称m轴。此较大尺寸和较小尺寸或M轴和m轴一般是呈现彼此相关的随机地定位。此晶粒42的M轴和m轴的方向也是杂乱的。本发明的要件是发现若上述晶粒42的较大尺寸M是定位于相同的第一方向(X或Y)，且较小尺寸m是定位于相同的第二方向(Y或X)，此硅化层40在第一方向具有压缩应力，且在第二方向具有拉伸应力。
众所周知，在沟道24内的电流方向或载流子流动方向施加拉伸应力可改善NMOS或NFET元件的工作性能，但却会降低PMOS或PFET元件的工作性能。在沟道24内垂直电流方向施加拉伸应力可改善PMOS或PFET元件的工作性能也是众所周知。
请再参阅图1，将沟道24电流的方向(栅极33的长)设为X，且沟道24内垂直于电流的方向(栅极33的宽)设为Y。X方向和Y方向都平行于硅化层40的平面(栅极33长和宽)；Z方向垂直于上述硅化层40的平面，在此不加详述。
在一典型的硅化层40中，上述较大尺寸M和较小尺寸m随机地定位于X和Y方向。相比之下，如图3A所示，此硅化层40的晶粒42的较大尺寸M定位于X方向，也就是说，这些较大尺寸M是平行且形成一列列于沟道24内电流的X方向，且上述较小尺寸m平行排列于Y方向。因为硅化层40固定于导电栅电极32表面，较大尺寸M和较小尺寸m的方向会在此硅化层40内产生拉伸应力。这些拉伸应力作用于沟道24(通过上述栅介电层30)的X方向，以改善NMOS或NFET元件的工作性能。
在图3B，硅化层40的晶粒42的较大尺寸M定位于Y方向，此Y方向为垂直于沟道24内电流流动的X方向。较小尺寸m对准于X方向。这些定位会在沟道24内Y方向产生拉伸应力，以改善PMOS或PFET元件的工作性能。
同样地，形成于源极26和漏极28上方的接触部34、36的硅化层40也会施加拉伸应力于上述半导体衬底22。由硅化层40施加于此衬底22的应力也会作用于上述沟道24。因此，形成接触部34、36、38的硅化层40都会影响作用于沟道24的应力的方向和强度。
在上述方法概念下，本发明提出一种制作或形成上述类型的硅化层40的方法。特别地是，本发明的较佳实施例可视FET 20元件为NFET元件或PFET元件，并在元件沟道24的X方向或Y方向选择性地产生拉伸应力。
现在请参阅图4，此图中显示FET元件20在制作流程中的一断片50。特别地是，此断片50一般表示含硅多晶硅栅电极32和已形成源极26/漏极28的硅衬底的区域。如此可推论，此元件标记50可由以下圆括号内“32或22+26或22+28”说明。
金属反应层52在上述断片50的表面上形成，使用一合适的金属，例如钴(Co)、铒(Er)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)或钨(Wu)。如一般所知，当此断片50和上述反应层52用足够高温程序处理或退火处理时，此反应层52和断片50的硅会反应形成金属硅化层40。此断片50上方有部分会被消耗而形成金属硅化层40，然而有部分反应层52可能未反应而留下。此金属硅化层40具有高度的导电特性，而作为栅电极32与源极26/漏极28以及导体或导电路径之间的有利接触位置。
在公知技术(图2)中，上述硅化晶粒42的较大尺寸M和较小尺寸m随机性地定位和分布，以致于无法预计硅化层40的应力对于沟道24的影响。
根据本发明较佳实施例，在退火处理前在上述反应层52上方形成一覆盖层54。为了有效地控制接下来所形成的硅化层40的晶粒尺寸和晶粒方位，必须注意此覆盖层54的热膨胀系数(TEC)及其厚度。此覆盖层54的热膨胀系数与衬底22的热膨胀系数的比值介于在3∶1至6∶1范围之间。此覆盖层54可以是钛(Ti)、氮化钛(TiN)或其相似物。在其它实施例中，上述覆盖层54可以是绝缘材料，例如氧化硅、氮化硅或其相似物。在另一实施例中，此覆盖层54可以由金属化合物形成。或者，此覆盖层54也可以是含氧薄膜；含有硼、磷、氟、碳的含氧薄膜；含氮薄膜或含硅薄膜。此覆盖层54最好由溅镀方式形成，然而也可使用物理气相沉积法(PVD)或化学气相沉积法(CVD)形成。例如，若欲形成90纳米技术节点的CMOS逻辑元件，此覆盖层54例如为具有约9.3×10-6的热膨胀系数的TiN覆盖层。一个有关于热膨胀系数对晶粒尺寸的影响的说明如下。图4所显示的层与层之间的体积膨胀可以使用下列方程式模拟：
                     ΔV＝α*T*V＝α*T*t*A
其中T是退火温度，A是硅化层面积，α是此覆盖层的热膨胀系数，t是此覆盖层的厚度。层与层之间体积膨胀的差异会在相邻层间引起应变，如以上所述，在形成硅化层40的过程的应变会倾向于在此硅化层40内形成较大尺寸的晶粒。
如上述90纳米元件的例子中，覆盖层54最好具有40至120的厚度，且最佳的厚度约为80。在Z方向覆盖层54与反应层52的厚度比值大于2∶1。这是因为一般认为较厚的覆盖层在完成的硅化层40内会产生较大晶粒尺寸，因此在下方的沟道区域会产生较大拉伸应变，这较有利于NMOS元件。另一方面，较大的拉伸应变会降低PMOS元件的性能，因此其较佳的厚度比值是低于4∶1。若NFET及PFET元件同时存在于衬底22时，覆盖层54的适当厚度是选择性地形成在各自元件上。虽以上仅说明单一覆盖层54厚度，但在NMOS元件上具有第一厚度和在PMOS元件上具有第二厚度的单一覆盖层仍应属本发明的范围内。
在一些实施例中，形成反应层52和覆盖层54后，再以退火程序处理。其退火程序的温度范围可以是在300℃至600℃间，且最佳退火温度大约为500℃，退火处理时间范围约为在10至60秒，最佳退火处理时间约为30秒。此反应层52和覆盖层54最好在适当环境依次形成，而不需在形成此反应层52后，再移出此元件。
在其它实施例中，硅化层40也可由一般的方法形成，先以退火直接处理反应层52，接着在硅化层40上形成覆盖层54。之后，使覆盖层54和硅化层40进行退火处理，以达到此硅化层40的再结晶以上的温度。在一较佳实施例中，此硅化层40的厚度小于250。硅化层40最好包括硅和金属，例如钴、镍、钛、铂、铒、钽、钨或相似物，也可以含有氧或含有氮。
在形成选择性应力的硅化层40后，部分或全部的覆盖层54和反应层52的未反应部分可由例如化学机械抛光(CMP)或通过暴露在蚀刻液中移除，上述蚀刻液包含硫酸、磷酸、盐酸或氟化氢。若覆盖层54为一导电材料，最好是在接下来的工艺步骤前移除整个覆盖层54。若覆盖层54为一绝缘材料，此覆盖层54只需选择部分移除，且此覆盖层54的残留部分有助于电性隔离覆盖层54下方的构件与后续所形成的构件，例如为金属层。
如先前所提到的，上述沟道24最好是沿着衬底22<110>方向，如图6所示，然而<100>和<111>方向也预期有同样的结果。通过使硅化晶粒42的较大尺寸和较小尺寸彼此呈适当的排列方式，使得这些尺寸之一平行于沟道的X方向时，另一些尺寸则垂直于此沟道的Y方向，在此沟道24内电流可被模拟成以定位晶粒尺寸影响应力的线性函数。然而此机制并未完全被了解，发明人认为通过硅化层40和覆盖层54，定位沟道的方向，使得<110>方向的电流提供下方的元件工程应力而得到较佳的效果。在一些实施例中，覆盖层54和反应层52也可以沉积成多层膜，意为至少每层可采用单一步骤、多个临场(in-situ)步骤，或多重步骤，但使用同一沉积机台而不须真空中断。较佳方式为，周期时间应被控制，例如从沉积反应层的时间至沉积覆盖层的时间消耗低于4小时。
如图5所示，在另一选择的实施例中，可在反应层52和覆盖层54之间设置阻挡层55。虽此阻挡层55可包括其它合适的材料，但较佳阻挡层55材料为二氧化硅。此阻挡层55可从上述NMOS元件选择性地移除(例如，一般的曝光光刻及蚀刻工艺)。在此方法中，在上述NMOS元件的区域此覆盖层54会引起下方的硅应变(其中移除此阻挡层55)，但在未移除阻挡层55的区域(如上述PMOS元件)可防止覆盖层54造成下方的硅化层应变。此选择性的移除如图5所示。
虽然本发明及其优点已详细说明如上，但这并非限定本发明，在不脱离本发明的精神和范围内，当可作变动与修饰，因此本发明的保护范围当视权利要求书所界定的范围为准。任何本领域普通技术人员在参阅本发明所揭示的工艺方法、装置、制造方法、关键构件、功能装置、方法或步骤，目前现有和未来发展实质上完成如上述的实施例相同功能或达成相同效果的，都可认定为利用根据本发明的精神。据此，权利要求书要包含如工艺方法、装置、制造方法、关键构件、功能装置、方法或步骤等范围内。

Claims (10)

1.一种半导体结构，包含一半导体衬底，其中该半导体结构包括：
一硅化层，在该衬底表面上形成，该硅化层的晶粒具有一较大尺寸和一较小尺寸，该晶粒的该较大尺寸大体上定位于平行该衬底表面的第一方向，且该晶粒的该较小尺寸大体上定位于平行该衬底表面的第二方向，该第一与该第二方向相互垂直。
2.根据权利要求1所述的半导体结构，其中该晶粒的垂直定位会在该衬底内的该第一方向和该第二方向产生不同的应力。
3.根据权利要求2所述的半导体结构，还包括：
一源极和一漏极，在该衬底中形成，以在该源极和该漏极之间限定一沟道，其中载流子在该第一方向或该第二方向之一流动。
4.根据权利要求3所述的半导体结构，其中：
该衬底具有一(110)结晶结构；以及
该载流子在<110>方向流动。
5.一种金属氧化物半导体元件的形成方法，包含：
在具有<110>结晶结构的衬底上形成栅极；
在该栅极的两侧形成源极和漏极，在该源极和该漏极间限定一沟道区域，其中电流在该源极和该漏极间往<110>方向流动；
在该金属氧化物半导体元件上方设置一反应层；
在该反应层上方设置一覆盖层；以及
退火该金属氧化层半导体元件，其中该反应层和该衬底的区域形成一硅化层。
6.根据权利要求5所述的金属氧化物半导体元件的形成方法，还包括在退火处理后移除该覆盖层和该反应层的未反应部分。
7.根据权利要求5所述的金属氧化物半导体元件的形成方法，其中该金属氧化物半导体元件为一N型金属氧化物半导体元件，且其中该覆盖层具有一厚度，该反应层具有一厚度，以及该覆盖层的该厚度与该反应层的该厚度的比值大于或等于2∶1。
8.根据权利要求5所述的金属氧化物半导体元件的制作方法，其中该金属氧化物半导体元件为一P型金属氧化物半导体元件，且其中该覆盖层具有一厚度，该反应层具有一厚度，以及该覆盖层的该厚度与该反应层的该厚度的比值小于或等于4∶1。
9.根据权利要求5所述的金属氧化物半导体元件的形成方法，还包括：
在设置该覆盖层之前在该反应层上形成一阻挡层。
10.根据权利要求5所述的金属氧化物半导体元件的形成方法，其中该反应层选自由钴、铒、镍、铂、钽、钛以及钨构成的族群，或其组合物。
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