CN1941418A - 存储单元以及具有该存储单元的半导体非易失性存储器的结构 - Google Patents
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Abstract
在栅极的两侧具有2个电荷存储部的存储单元中，充分增大写入前后的读出电流差。一种存储单元，其特征在于，具备形成在半导体衬底(1)上的栅极(26)，在半导体衬底(1)的表层区域且和第1栅极(26)相对的位置上形成的沟道区域(28)，形成在沟道区域(28)的两侧的电阻变化区域(30以及32)、也是其杂质浓度低于沟道区域(28)、其杂质浓度小于等于5×1017cm－3的电阻变化区域(30以及32)，形成在电阻变化区域(30以及32)的两侧、与沟道区域(28)是相反导电型的第1高浓度杂质区域(30以及32)和形成在电阻变化区域(30以及32)上、可以进行电荷的存储的电荷存储部(40)。
Description
技术领域
本发明涉及存储单元以及具有该存储单元的半导体非易失性存储器的结构。
背景技术
近年，在半导体非易失性存储器中，提出了在栅极的两侧具有2个电荷存储部的存储单元。
例如在专利文献1以及专利文献2中，公开了大概如图13那样的结构的存储单元。
该存储单元220通过以如下的方式动作而作为存储器起作用。
首先，以在漏极区域236侧写入信息的情况为例进行说明。首先设初期状态为在漏极区域236侧的电荷存储部240内没有存储电荷的状态。从该状态，通过在漏极区域236上施加正电压，在栅极226上施加正电压，并将源极区域234设为接地电压，在第2电阻变化区域232上产生热电子，并将热电子有选择地注入漏极区域236侧的电荷存储部240。这样可以在电荷存储部240内进行信息的写入。
其次，说明漏极区域236侧的读出信息的动作。
通过在源极区域234上施加正电压，在栅极226上施加正电压，并将漏极区域236设为接地电压，进行读出。这时，当在漏极区域236侧写入有信息的情况下，即当在漏极区域236侧的电荷存储部内存储有电荷的情况下，第2电阻变化区域232的电阻上升，成为很难向沟道区域228提供载流子的状态，不能流过足够的电流。另一方面，当在漏极区域236侧没有写入信息的初期状态的情况下，即当在漏极区域236侧的电荷存储部240内没有存储电荷的情况下，第2电阻变化区域232的电阻不会上升。其结果，向沟道区域228提供载流子，流过足够的电流。这样，利用写入前后的读出电流差，判别逻辑值是0还是1。
以上是在漏极区域236侧写入、读出信息时的动作，当要在源极区域234侧进行同样的动作时，替换源极区域以及漏极区域之间的电压，便可以进行同样的动作。
在专利文献2中，与具体的杂质浓度一起公开了几种合适的源/漏区域的结构(例如，参照实施方式10)。
专利文献1：特开2005-64295
专利文献2：特开2004-342927
如上述，图13所示的结构的存储单元利用写入前后的读出电流差。因而，如果不能使该电流差足够大，便很难判别逻辑值是0还是1。
但是，根据专利文献2所记载的半导体非易失性存储器，并不能使写入前后的读出电流差足够大。
发明内容
于是，为了解决上述问题，本发明的代表性的存储单元的特征在于，具备：在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域，所述杂质浓度小于等于5×1017cm-3；形成在电阻变化区域的两侧、导电型与所述沟道区域相反的第1高浓度杂质区域；以及形成在所述电阻变化区域上，可以进行电荷的存储的电荷存储部。
发明的效果
根据本发明，可以充分增大写入前后的读出电流差。
附图说明
图1是表示第1实施方式的半导体非易失性存储器的结构的剖面图。
图2是表示第1实施方式的存储单元的结构的剖面图。
图3是表示第1实施方式的存储单元的等效电路的图。
图4是表示第1实施方式的周边晶体管的结构的剖面图。
图5是表示第1实施方式的半导体非易失性存储器的制造方法的剖面图。
图6是表示第1实施方式的半导体非易失性存储器的制造方法的剖面图。
图7是表示第1实施方式的半导体非易失性存储器的制造方法的剖面图。
图8是表示第1实施方式的存储单元的、侧墙宽W1以及砷注入剂量N不同时的写入特性的曲线图。
图9是表示第1实施方式的存储单元的砷注入剂量N和电流变化率的关系的曲线图。
图10(a)是表示第1实施方式的存储单元的、砷注入剂量N＝1×1012cm-2时的X方向的杂质浓度分布的曲线图。
图10(b)是表示第1实施方式的存储单元的、砷注入剂量N＝1×1012cm-2时的Y方向的杂质浓度分布的曲线图。
图11(a)是表示第1实施方式的存储单元的、砷注入剂量N＝5×1012cm-2时的X方向的杂质浓度分布的曲线图。
图11(b)是表示第1实施方式的存储单元的、砷注入剂量N＝5×1012cm-2时的Y方向的杂质浓度分布的曲线图。
图12是表示第2实施方式的存储单元的结构的剖面图。
图13是表示以往的存储单元的结构的剖面图。
具体实施方式
以下，参照图1至图12对本发明的实施方式进行说明。再者，各图不过是以能够理解本发明的程度概略地表示各构成元件的形状、大小以及配置关系的。因而，本发明不限于图示例子。
(1)第1实施方式
用图1至图11(b)说明本发明的第1实施方式的存储单元以及具有该存储单元的半导体非易失性存储器的结构以及制造方法。
(半导体非易失性存储器的结构)
首先，用图1说明本实施方式的半导体非易失性存储器100的结构。
在图1中，由含有P型杂质的硅构成的半导体衬底1，具有形成多个用于存储信息的存储单元20的存储单元区域2和形成多个用于进行逻辑运算的周边晶体管50的周边区域5。再者，作为半导体衬底1，可以适当采用绝缘体基硅(SOI)结构、蓝宝石基外延硅(SOS)结构等其他结构的半导体衬底。
在存储单元区域2以及周边区域5的任意的区域上，在半导体衬底1上，都形成有通过STI(浅槽隔离)法得到的多个元件隔离区域7。在元件隔离区域7的半导体衬底1上形成有浅槽8，在浅槽8内埋入氧化硅薄膜9(NSG：非掺杂硅酸盐玻璃)。再者，元件隔离区域7也可以是通过LOCOS法、多晶硅隔离、气体隔离等其他的元件隔离技术形成的。
在存储单元区域2内，在被元件隔离区域7包围的作为半导体衬底1的部分区域的多个有源区域10上，在半导体衬底的表面侧区域上，形成有含有P型杂质的P阱区域12、15。
同样地在周边区域5内，在被元件隔离区域7包围的作为半导体衬底1的部分区域的多个有源区域10(有源区域)上，在半导体衬底的表面侧区域上，形成有含有P型杂质的P阱区域15。
在存储单元区域2的有源区域10上形成有存储单元20，在周边区域5的有源区域10上，形成有周边晶体管50。
再者，在本实施方式中，虽然以阱区域的导电型无论是在存储单元区域上还是在周边区域上都是P型的情况为例进行说明，但也可以都设为N型，还可以设为使它们各自不同的导电型。
(存储单元的结构)
图2是形成在存储单元区域2的有源区域10上的、N沟道型的存储单元20的放大图。
如上述，在P型半导体衬底1的表面侧区域上，形成有含有P型杂质的P阱12区域。
在半导体衬底1上，隔着栅绝缘膜22(第1栅绝缘膜)形成有栅极26(第1栅极)。栅极26由多晶硅24以及硅化钨25的叠层膜构成。栅极长度以及栅极宽度都是0.16μm。
在半导体衬底1的表层区域、且与栅极26相对的位置上，形成有高浓度(P+型)地含有P型杂质的沟道区域28(第1沟道区域)。
在沟道区域28的两侧，形成有低浓度(P-型)地含有P型杂质的电阻变化区域30以及32。电阻变化区域30以及32形成在后述的电荷存储部40的下方。另外，电阻变化区域30以及32的杂质浓度低于沟道区域28的杂质浓度。具体地说，电阻变化区域30以及32的杂质浓度小于等于5×1017cm-3。再者，关于电阻变化区域30以及32的导电型和合适的杂质浓度的范围的详细内容，在后面叙述。
在2个电阻变化区域30以及32的两侧，形成有高浓度(N+型)地含有N型杂质的源极区域34以及漏极区域36(在总称它们时，称为第1高浓度杂质区域)。源极区域34以及漏极区域36的杂质浓度，是8×1020cm-3。
在栅极26的两侧，从栅极26的侧壁到电阻变化区域30以及32之上，形成有2个电荷存储部40。电荷存储部是从下层开始依次是氧化硅薄膜38(二氧化硅：SiO2)以及氮化硅薄膜39(氮化硅：SiN)的叠层膜。该电荷存储部40之中水平地形成在半导体衬底1上的部分，在使存储单元20动作时，通过存储电荷起到作为存储器的功能。再者，在本实施方式中，由于如后述那样在电荷存储部40上形成有由氧化膜构成的第1侧墙(side wall)42，因此电荷存储部40最好是SiO2/SiN的2层膜。但是，在作为第1侧墙42没有使用氧化膜的情况下(例如在使用多晶硅的侧墙的情况下)，必须在氮化硅薄膜39上再形成氧化硅薄膜，必须是由SiO2/SiN/SiO2这3层膜构成的电荷存储部40。
沿着栅极26侧壁的电荷存储部40，形成有由NSG构成的第1侧墙42。第1侧墙42，在制造存储单元20时，作为用于形成源极区域34以及漏极区域36的掩模起作用。再者，将存储单元20的第1侧墙42的宽设为W1。
图3是存储单元20的等效电路。
是电阻变化区域30以及32作为可变电阻起作用，并在栅极的两侧连接了2个可变电阻的电路。
(周边晶体管的结构)
图4是形成在周边区域5的有源区域10上的N沟道型的周边晶体管50的放大图。
在半导体衬底1的表面侧区域上，形成有高浓度(P+)地含有P型杂质的P阱区域15。
在半导体衬底1上隔着栅绝缘膜52(第2栅绝缘膜)形成有栅极56(第2栅极)。栅极56由多晶硅54以及硅化钨55的叠层膜构成。栅极长度是0.20μm，栅极宽度是0.16μm。周边晶体管50的栅极长度比存储单元20的栅极长度要长是基于以下的理由。如后述，周边区域5的LDD区域60以及62的杂质浓度高于存储单元区域2的电阻变化区域30以及32的杂质浓度。因此由于周边晶体管50的实效栅极长度变短，故如果不将栅极长度加长到0.20μm左右，就会出现穿通现象。
在半导体衬底1的表层区域、且与栅极56相对的位置上，形成有高浓度(P+型)地含有P型杂质的沟道区域58(第2沟道区域)。
在沟道区域58的两侧，形成有低浓度(N-型)地含有N型杂质的LDD区域60以及62。LDD区域60以及62的杂质浓度，高于沟道区域58的杂质浓度，并低于后述的源极区域64以及漏极区域66。具体地说，最好设为大于等于1×1018cm-3小于等于1×1019cm-3。
在2个LDD区域60以及62的两侧，形成有高浓度(N+型)地含有N型杂质的源极区域64以及漏极区域66(在总称它们时，称为第2高浓度杂质区域)。源极区域64以及漏极区域66的杂质浓度是1×1020cm-3左右。
在栅极56的两侧，从栅极56的侧壁到LDD区域60以及62之上，形成有从下层依次由氧化硅薄膜68(二氧化硅：SiO2)以及氮化硅薄膜69(氮化硅：SiN)构成的叠层膜70。虽然该叠层膜70与构成存储单元区域2的电荷存储部40的叠层膜是相同的结构，但并不是以起到存储电荷的功能的方式动作的。
沿着栅极56侧壁的叠层膜70，形成有由二氧化硅构成的第2侧墙72。第2侧墙72，在制造周边晶体管50时，作为用于形成源极区域64以及漏极区域66的掩模起作用。
(半导体非易失性存储器的制造方法)
其次，用图5说明本实施方式的半导体非易失性存储器100的制造方法。
再者，有如下的情况，即对于和在半导体非易失性存储器100的结构的说明中所说明过的内容相同的构成元件，标以同一标号，并省略其说明。
首先，如图5(a)所示，在具有存储单元区域2和周边区域5的半导体衬底1上，通过STI法形成元件隔离区域7。即，在半导体衬底1上通过CVD(化学汽相淀积)法形成氮化硅薄膜。然后通过光致抗蚀剂涂布、图形曝光、光致抗蚀剂显影、图形蚀刻、以及光致抗蚀剂除去这些公知的光刻工序对氮化硅薄膜进行构图。然后，将氮化硅薄膜的图形作为掩模，蚀刻半导体衬底1，形成浅槽8。其次，以至少填充浅槽8的方式通过CVD法形成氧化硅薄膜9(NSG)，并通过CMP(化学机械研磨)法将半导体衬底1表面平坦化。然后，除去氮化硅薄膜。再者，在此虽然通过STI法形成元件隔离区域7，但也可以适当采用LOCOS法、多晶硅隔离、气体隔离等公知的元件隔离技术。
其次，如图5(b)所示，在周边区域5中的、被元件隔离区域7包围的作为半导体衬底1表面区域的有源区域10上，形成P阱区域15。具体地说，在周边区域5以外的区域上形成抗蚀剂掩模90，并用离子注入法导入作为P型杂质的硼(B)。离子注入能量是100keV，注入剂量(离子注入量)是2×1013cm-2。在离子注入后，除去抗蚀剂掩模。
其次，如图5(c)所示，在存储单元区域2中的有源区域10上，形成P阱区域12。具体地说，在存储单元区域2以外的区域上形成抗蚀剂掩模91，并用离子注入法分2次导入作为P型杂质的硼(B)。第1次离子注入，离子注入能量为100keV，注入剂量为3.5×1013cm-2，第2次离子注入，离子注入能量为30keV，注入剂量为1×1013cm-2。在离子注入后，除去抗蚀剂掩模91。
其次，如图6(d)所示，在存储单元2以及周边区域5的半导体衬底1上，形成栅极26以及56。即，首先，在850℃的氧气氛围中将半导体衬底1表面上氧化，形成栅极氧化膜。其次，在栅极氧化膜上，顺次将构成栅极的多晶硅以及硅化钨成膜，并通过光刻工序对栅极以及栅极氧化膜进行构图。由此，在存储单元区域的半导体衬底上，隔着第1栅绝缘膜形成由多晶硅24以及硅化钨25的叠层膜构成的第1栅极26。同时，在周边区域5的半导体衬底1上，隔着第2栅绝缘膜形成由多晶硅54以及硅化钨55的叠层膜构成的第2栅极56。另外这时，有源区域10的栅极56以外的区域，露出半导体衬底1表面。
其次，如图6(e)所示，在存储单元区域2的有源区域10上，形成电阻变化区域30以及32。即，在存储单元区域2以外的区域上形成抗蚀剂掩模92，将抗蚀剂掩模92以及栅极26作为掩模，然后通过离子注入法在半导体衬底1的表层区域上导入作为N型杂质的砷(As)。离子注入能量是30keV，注入剂量是2×1012cm-2。这样，在有源区域10的栅极26下以外的半导体衬底1的表层区域上，形成电阻变化区域30以及32。在离子注入后，除去抗蚀剂掩模92。再者，关于砷的注入剂量的合适的范围，在后面叙述。另外，导入的杂质也可以不是砷而是锑(Sb)。由于锑比砷质量重，因此可以进一步只降低半导体衬底1的表面区域的杂质浓度。故，可以制作更陡峭的浓度分布，因而可以进一步增大写入前后的读出电流差。
其次，如图6(f)所示，在周边区域5的有源区域10上，形成LDD区域60以及62。即，在周边区域5以外的区域上形成抗蚀剂掩模93，并通过离子注入法导入N型杂质磷(P)。离子注入能量是20keV，注入剂量是2×1013cm-2。在离子注入后，除去抗蚀剂掩模。
其次，如图7(g)所示，在存储单元区域2以及周边区域5上，形成电荷存储层80。首先，在包括存储单元区域2以及周边区域5的半导体衬底1上，形成氧化硅薄膜(第1氧化膜)。即，通过将形成了栅极26以及56的半导体衬底1暴露在1000℃的氧气氛围中，将元件隔离区域7表面、有源区域10的栅极26以及56之下以外的半导体衬底1表面、和栅极26以及56的上面以及侧面氧化，形成膜厚100的氧化硅薄膜(第1氧化膜)。其次，形成电荷存储氮化膜。即，在氧化硅薄膜上通过CVD法形成氮化硅薄膜(电荷存储氮化膜)。膜厚是100。由这些氧化硅薄膜以及电荷存储氮化膜构成的叠层膜，是电荷存储层80。其次，在存储单元区域2以及周边区域5上，用CVD法形成侧墙氧化膜82(NSG)。膜厚是400。
其次，如图7(h)所示，在存储单元区域2以及周边区域5上形成侧墙42以及72和电荷存储部40以及70。首先，将存储单元区域2以及周边区域5的侧墙氧化膜82进行各向异性蚀刻。由此，在第1栅极26侧面的电荷存储层80的外侧形成第1侧墙42。另外同时，在第2栅极56侧面的电荷存储层80的外侧形成第2侧墙72。其次，将第1侧墙42以及第2侧墙72作为掩模而蚀刻电荷存储层80。由此，在存储单元区域2上，通过蚀刻除去第1栅极26上的电荷存储层80和第1栅极26下以及第1侧墙42下以外的半导体衬底1上的电荷存储层80。另外同时，在周边区域5上，通过蚀刻除去第2栅极56上的电荷存储层80，第2栅极56下以及第2侧墙72下以外的半导体衬底1上的电荷存储层80。这样，在存储单元区域2上形成电荷存储部40。再者，虽然在周边区域5上也形成与电荷存储部40同样结构的叠层膜70，但如上述，该叠层膜70不是以起到存储电荷的功能的方式动作的。
其次，如图7(i)所示，在存储单元区域2的有源区域10上，形成源极区域34以及漏极区域36(第1高浓度杂质区域)。即，在存储单元区域2以外的区域上形成抗蚀剂掩模94，并将抗蚀剂掩模94、第1栅极26以及第1侧墙42作为掩模，然后用离子注入法导入作为N型杂质的砷(As)。离子注入能量是30keV，注入剂量是1.0×1015cm-2。由此，在第1栅极26下以及第1侧墙42下以外的半导体衬底1的表层区域上形成源极区域34以及漏极区域36(第1高浓度杂质区域)。在离子注入后，除去抗蚀剂掩模94。
其次，如图7(j)所示，在周边区域5的有源区域10上，形成源极区域64以及漏极区域66(第2高浓度杂质区域)。即，在周边区域5以外的区域上形成抗蚀剂掩模95，并将抗蚀剂掩模95、第2栅极56以及第2侧墙72作为掩模，然后用离子注入法导入作为N型杂质的砷(As)。离子注入能量是30keV，注入剂量是1.0×1015cm-2。由此，在第2栅极56下以及第2侧墙72下以外的半导体衬底1的表层区域上形成源极区域64以及漏极区域66(第2高浓度杂质区域)。在离子注入后，除去抗蚀剂掩模。
这样，就可以制造图1以及图2所示的本实施方式的半导体非易失性存储器100以及存储单元20。
(关于电阻变化区域的实验以及模拟)
本实施方式的存储单元20的电阻变化区域30以及32的结构以及制造方法，是以本发明者的锐意研究的结果为基础的。
即本发明者着眼于电阻变化区域30以及32的结构以及制造方法和写入前后的读出电流差(写入特性)的关系，进行了以下各图所示的实验以及模拟。
图8是表示在将本实施方式的存储单元20的侧墙宽W1设为50nm、75nm以及100nm的情况下，将作为用于形成电阻变化区域30以及32的杂质的砷(As)的导入量(注入剂量：N)分别设为0(零)、1×1012cm-2以及2×1012cm-2时的写入特性的曲线图。即，关于侧墙宽W1是3个条件，关于砷注入剂量N是3个条件，合计是9个条件。另外，写入条件是栅极电压8V，漏极电压5.5V，读出条件是栅极电压2.5V，源极电压2V。即，在漏极区域36侧写入、读出信息。在各曲线图中，横轴是写入时间(μ秒)，纵轴是进行了横轴所示的时间的写入后的读出电流(μ安培)。例如，从侧墙宽W1为50nm，砷注入剂量N为0(零)的条件的曲线图，可以看出写入时间为0(零)，即写入前的读出电流(初期电流)是大约40μ安培，进行了20μ秒的写入之后的读出电流是10μ安培，进行了100μ秒的写入之后的读出电流是大约4μ安培。
根据该实验，首先如果着眼于侧墙宽W1，可知有有如下的倾向，即，当W1为50nm这样狭窄时，电阻变化区域32的电阻值较小，因此初期电流较大，相反当W1为100nm这样较大时，电阻变化区域32的电阻值较大，因此初期电流变小。
其次，如果着眼于砷注入剂量N，可知有如下的倾向，即，当N为0这样较少时，初期电流较小，相反当N为2×1012cm-2这样较多时，初期电流较大。
当初期电流较大时，如果可以缩小写入后的单元电流，就可以增大写入前后的读出电流差，意味着写入特性良好。另一方面，当初期电流较小时，假设即便能够缩小写入后的单元电流，也不能增大写入前后的读出电流差，因此意味着写入特性较差。
从这一点来看，当砷注入剂量为零时，如果侧墙宽W1变为100nm这么大，则初期电流急剧地降低，因此考虑到侧墙宽W1的工艺偏差，达不到实用化。另一方面，当N为1×1012cm-2以及2×1012cm-2时，如果W1为100nm这么大，则虽然初期电流降低，但不会那么急剧地降低，因此如果可以将W1的工艺偏差控制在小于等于10nm左右，就可以得到足够的电流差，可以达到实用化。
图9是表示也包括进一步增加砷的注入剂量N的情况的设备模拟的结果的曲线图。这是在将侧墙宽W1分别设为30nm、100nm以及150nm的情况下，将作为写入在电荷存储层上放置了5×10-18cm-2的负的电荷，即电子时的读出电流的变化率制成曲线图的。例如，在侧墙宽W1为100nm的情况下，可以读取砷注入剂量N为2×1012cm-2时的电流变化率大约是0.3。这意味着写入后的读出电流的相对于写入前的读出电流的比是大约0.3，并意味着读出电流因写入而减少这么多。
根据该模拟，可知具有如下的倾向，即，当砷注入剂量N较少时(例如N为1×1012cm-2的情况下)，由写入导致的电流变化率较大，相反当N变多时，由写入导致的电流变化率变小。例如当N变为5×1012cm-2这么多时，电流变化率开始变小，因此如果使N比这还多，电流变化率就变小，达不到实用化。像这样一旦N增加电流变化率就变小，是因为当电阻变化区域30以及32的N型杂质的浓度变浓时，即便将该导电型的电荷注入电荷存储部40，由它导致的电阻变化区域30以及32的耗尽也会被抑制，很难实现电阻变化。
图10(a)以及图10(b)是表示通过二维工艺模拟器求出将用于形成电阻变化区域30以及32的砷注入剂量N设为1×1012cm-2时的、存储单元20的杂质浓度分布的结果的曲线图。另外图11(a)以及图11(b)是表示通过二维工艺模拟器求出将用于形成电阻变化区域30以及32的砷注入剂量N设为5×1012cm-2时的、存储单元20的杂质浓度分布的结果的曲线图。在各曲线图中，对于硼(B)、砷(As)以及总体载流子，在X轴上所示的地点的杂质浓度，在Y轴上分别用对数表示。所谓的总体载流子，意思是该地点的载流子整体的浓度。例如，在图10(a)中，X＝0.5μm的地点的硼的浓度是大约4×1017cm-3，砷的浓度是大约1×1017cm-3。由于作为P型杂质的硼比作为N型杂质的砷多，因此意味着作为整体是P型，且其总体载流子浓度是大约3×1017cm-3。另一方面，在图11(a)中，X＝0.5μm的地点的硼的浓度是大约4×1017cm-3，砷的浓度是大约5×1017cm-3。由于作为N型杂质的砷比作为P型杂质的硼多，因此意味着作为整体是N型，且其总体载流子浓度是大约2×1017cm-3。
另外，图10(a)以及图11(a)，是沿着X方向(图2的右方)切割半导体衬底1的表层区域时的杂质分布。在X≤0.49μm的区域上形成有栅极26。在图10(a)以及图11(a)的任意一幅中，由于总体载流子浓度从X＝0.46μm的地点开始减少，因此知道在X≥0.46μm的区域上形成有电阻变化区域32。另一方面，在图10(a)以及图11(a)的任意一幅中，由于砷的浓度在0.52μm≤X≤0.53μm的区域内急剧地增加，因此知道在X≥0.53μm的区域上形成有漏极区域36。因而，知道在图10(a)以及图11(a)的任意一幅中，0.46μm≤X≤0.52μm的区域是电阻变化区域32。
图10(b)以及图11(b)，是沿着Y方向(图2的下方)切割图10(a)以及图11(a)各自的X＝0.5μm的地点，即电阻变化区域32中的一个地点时的杂质分布。在图10(b)以及图11(b)的任意一幅中，0μm≤Y≤0.01μm的区域是形成氧化硅薄膜38的区域。因而，知道在Y≥0.01μm的区域上形成电阻变化区域32。另一方面，在图10(b)中，知道总体载流子浓度从Y＝0.05的地点开始向衬底表面方向(左方)减少，并在Y≤0.05的区域上形成有电阻变化区域32。另外，在图11(b)中，由于总体载流子浓度从Y＝0.07的地点向衬底表面方向(左方)减少，因此知道在Y≤0.07的区域上形成有电阻变化区域32。因而，知道在图10(b)中，0.01μm≤Y≤0.05μm的区域是电阻变化区域32，在图11(b)中，0.01μm≤Y≤0.07μm的区域是电阻变化区域32。
根据这些曲线，知道当注入电阻变化区域32的砷注入剂量N较少时，即N＝1×1012cm-2时(参照图10(a)以及图10(b))，虽然电阻变化区域32的浓度因砷的注入而降低，但由于硼的浓度依然比砷的浓度高，因此在电阻变化区域32的整体上，导电型没有变成N型而依然是P型。并且，电阻变化区域32的杂质浓度，从图10(a)读取的最大值是5×1017cm-3(X＝0.46的地点)，从图10(b)读取的最大值也是5×1017cm-3(Y＝0.05的地点)。因而，知道当N＝1×1012cm-2时，在电阻变化区域32的整体上，导电型是P型，杂质浓度小于等于5×1017cm-3。
另一方面，当注入电阻变化区域32的砷注入剂量N相当多时，即N＝5×1012cm-2(参照图11(a)以及图11(b))时，电阻变化区域32包括P型区域和N型区域这两方。即，电阻变化区域32的一部分变成N型。具体地说，在图11(a)中，在作为电阻变化区域32的0.46μm≤X≤0.52μm的区域之中，在0.46μm≤X≤0.49μm的区域中，由于硼的浓度高于砷的浓度，因此导电型是P型。但是，在0.49μm≤X≤0.52μm的区域中，由于砷的浓度变得高于硼的浓度，因此导电型是N型。另外同样地在图11(b)中，在作为电阻变化区域32的0.01μm≤Y≤0.07μm的区域之中，在0.01μm≤Y≤0.03μm的区域中，由于砷的浓度高于硼的浓度，因此导电型是N型。但是，在0.03μm≤Y≤0.07μm的区域中，由于硼的浓度高于砷的浓度，因此导电型是P型。并且该杂质浓度，从图11(a)读取的最大值，无论是在P型的情况下还是在N型的情况下都是5×1017cm-3。另外，从图11(b)读取的杂质浓度的最大值，在P型的情况下是5×1017cm-3，在N型的情况下是1.5×1017cm-3。因而，知道当N＝5×1012cm-2时的电阻变化区域32的导电型包括P型的区域和N型的区域这两方(即，电阻变化区域32的一部分是N型)，其杂质浓度无论是在P型的区域中还是在N型的区域中都小于等于5×1017cm-3。
从以上的图8至图11的实验以及模拟的结果，可以说砷注入剂量N、和电阻变化区域32的导电型以及杂质浓度的合适的范围如下。
首先探讨合适的砷注入剂量N的范围。正如根据图8的实验结果说明的那样，如果将砷注入剂量N设为零，则达不到实用化。另一方面，当将砷注入剂量N增加到5×1012cm-2时，由于如用图9说明的那样电流变化率减少，因此如果将N增加到比这还多，就达不到实用化。因而，砷注入剂量N如果是大于等于1×1012cm-2小于等于5×1012cm- 2的范围，可以达到实用化，很合适。
其次，根据图10(a)以及图10(b)所示的曲线，电阻变化区域32的砷浓度和硼浓度的差最少的X＝0.52的地点的砷浓度是1.5×1017cm-3，硼浓度是3.5×1017cm-3。从该浓度的对比来看，砷浓度和硼浓度相同，是使砷注入剂量大约为2.3(＝3.5÷1.5)倍时。由于图10(a)以及图10(b)是砷注入剂量N＝1×1012cm-2的情况，因此可以推测当使砷注入剂量N大于2.3×1012cm-2时，电阻变化区域32的导电型可能从只有P型变化为包括N型。因而，可以推测当砷注入剂量N小于等于2.3×1012cm-2时，电阻变化区域32的导电型依然只是P型。在此如果考虑加入图9的模拟结果，由于砷注入剂量N较小的一方电流变化率较大，因此当电阻变化区域32的导电型只是P型时，与电阻变化区域32的导电型变为包括N型时相比，可以得到较大的电流变化率。因而，如果砷注入剂量N是大于等于1×1012cm-2小于等于2.3×1012cm-2的范围，可以使电阻变化区域32的全部成为P型，并且可以得到更大的电流变化率，因此更合适。
其次，探讨与上述合适的注入剂量N的范围相对应的电阻变化区域32的导电型以及杂质浓度。首先，当砷注入剂量N为1×1012cm-2时，根据图10(a)、图10(b)，电阻变化区域32的全部是P型，其杂质浓度小于等于5×1017cm-3。另一方面，当砷注入剂量N为5×1012cm-2时，根据图11(a)、图11(b)，电阻变化区域32包括P型区域和N型区域这两方，其杂质浓度在P型以及N型的任意的区域中都是小于等于5×1017cm-3。因而，在砷注入剂量N为大于等于1×1012cm-2小于等于5×1012cm-2的范围内，在电阻变化区域32的导电型为P型、N型的任意一种的情况下，其杂质浓度都小于等于5×1017cm-3。
如以上所述，在电阻变化区域32的导电型为P型、N型的任意一种的情况下，当其杂质浓度小于等于5×1017cm-3时，可以达到实用化，很合适。
另外，如上述，当电阻变化区域32的全部是P型时，与电阻变化区域32的一部分变为N型的情况相比，可以得到较大的电流变化率，很合适。因而，如果电阻变化区域32的全部是P型，且其杂质浓度小于等于5×1017cm-3，可以得到更大的电流变化率，因而更合适。
(电阻变化区域和LDD区域的比较)
存储单元区域2的存储单元20的电阻变化区域30以及32，由以上的结构以及制造方法得到，但如果用和周边区域5的周边晶体管50的LDD区域60以及62的比较整理其特征，可以说如下的说法很合适。
首先，存储单元区域2的电阻变化区域30以及32的杂质浓度，最好低于周边区域5的LDD区域60以及62的杂质浓度。即，由于如上述，存储单元区域2的电阻变化区域30最好设为P型或N型的小于等于5×1017cm-3，相对于此，周边区域5的LDD区域60以及62的杂质浓度，最好设为大于等于1×1018cm-3小于等于1×1019cm-3。
另外，存储单元区域2的电阻变化区域30以及32的深度，最好比周边区域5的LDD区域60以及62的深度浅。即，虽然电阻变化区域30以及32和LDD区域60以及62的深度由导入的离子(掺杂剂)的种类、离子注入能量以及注入剂量决定，但如上述，存储单元区域2的电阻变化区域30以及32，最好通过将砷以离子注入能量为30keV，注入剂量N为大于等于1×1012cm-2小于等于5×1012cm-2的条件离子注入的方式形成。另一方面，周边区域5的LDD区域60以及62，通过将磷以离子注入能量为20keV，注入剂量为2.0×1013cm-2的条件离子注入的方式形成。在以该条件形成电阻变化区域30以及32和LDD区域60以及62时，存储单元区域2的电阻变化区域30以及32的深度，比周边区域5的LDD区域60以及62的深度浅。因而，可以说存储单元区域2的电阻变化区域30以及32的深度最好比周边区域5的LDD区域60以及62的深度浅。
另外，用于形成存储单元区域2的电阻变化区域30以及32而被导入的杂质，最好使用质量比用于形成周边区域5的LDD区域60以及62而被导入的杂质重的元素。即由于如上述，存储单元区域2的电阻变化区域30以及32，最好通过离子注入法导入砷或锑，相对于此，周边区域5的LDD区域60以及62，最好通过离子注入法导入磷。
另外，存储单元区域2的电阻变化区域30以及32，最好用比用于形成周边区域5的周边晶体管50的LDD区域60以及62的注入剂量小的注入剂量形成。即，由于如上述，形成存储单元区域2的电阻变化区域30以及32时的注入剂量N，最好设为大于等于1×1012cm-2小于等于5×1012cm-2，相对于此，形成周边区域5的LDD区域60以及62时的注入剂量是2×1013cm-2。
(2)第2实施方式
用图12说明本发明的第2实施方式的存储单元以及具有该存储单元的半导体非易失性存储器的结构以及制造方法。该第2实施方式的存储单元120，其特征在于，在第1实施方式的存储单元20的电阻变化区域30以及32之下，具备含有浓度比沟道区域28稍高的P型杂质的袋(pocket)层134。因而，第2实施方式的半导体非易失性存储单元，是具有这种存储单元120的半导体非易失性存储器。再者，对于和在第1实施方式的存储单元以及半导体非易失性存储器的结构以及制造方法中说明的构成元件相同的元件，标以同一标号，并省略其说明。
(半导体非易失性存储器的结构)
第2实施方式的半导体非易失性存储器的结构，除了在存储单元120的结构方面存在和第1实施方式不同之处之外和图1所示的第1实施方式的半导体非易失性存储器100的结构相同，因此在此省略其说明。
图13是第2实施方式的存储单元120的放大图。
在电阻变化区域30以及32之下，具备含有浓度比沟道区域28稍高的P型杂质的袋层134。除此之外与第1实施方式的存储单元20相同，因此在此省略其说明。
这样，由于在电阻变化区域30以及32之下具备袋层134，因此在写入时可以增强漏极区域36(在写入源极区域34侧时，是源极区域34)附近的电场，从而使写入变快。
(制造方法)
其次，说明第2实施方式的半导体非易失性存储器的制造方法
第2实施方式的半导体非易失性存储器的制造方法，其特征在于，在第1实施方式的半导体非易失性存储器100的制造工序中，在存储单元区域2的有源区域10上形成电阻变化区域30以及32的工序(图6(e))之后，追加形成袋层134的工序。除此之外与第1实施方式的半导体非易失性存储器100的制造方法相同。
即，在存储单元区域2的有源区域10上通过离子注入法导入N型杂质之后，不除去抗蚀剂掩模92，而将栅极26以及抗蚀剂掩模92作为掩模，然后通过离子注入法导入作为P型杂质的硼(B)。离子注入能量是40keV，注入剂量是1×1013cm-2。这样，在用40keV的能量导入硼时，由于从半导体衬底1表面到半导体衬底1内部的射程距离接近0.12μm，因此可以基本不给电阻变化区域30以及32造成影响地形成袋层134。然后，除去抗蚀剂掩模92，进行在周边区域5的有源区域10上形成LDD区域60以及62的工序。以后，与第1实施方式的半导体非易失性存储器100的制造方法相同(图6(f)至图7(j))。
再者，还可以通过代替硼，将同样作为P型杂质的铟(In)用离子注入法导入的方式形成袋层134。由于铟具有硼的10倍左右的质量，因此可以形成杂质浓度更高的P型袋层(134)。因此，可以制作更陡峭的浓度分布，故可以进一步增大写入前后的读出电流差。
Claims (18)
1.一种存储单元，其特征在于，具备：
在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；
在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；
形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域，所述杂质浓度小于等于5×1017cm-3；
形成在所述电阻变化区域的两侧、导电型与所述沟道区域相反的第1高浓度杂质区域；以及
形成所述电阻变化区域上、可以进行电荷的存储的电荷存储部。
2.如权利要求1所述的存储单元，其特征在于，所述电阻变化区域和所述第1沟道区域导电型相同。
3.如权利要求1所述的存储单元，其特征在于，所述电阻变化区域，以导入杂质砷的方式形成。
4.如权利要求1所述的存储单元，其特征在于，所述电阻变化区域，以导入杂质锑的方式形成。
5.如权利要求1所述的存储单元，其特征在于，在所述电阻变化区域之下，形成有导电型与所述第1沟道区域相同，并且杂质浓度高于所述沟道区域的袋层。
6.如权利要求5所述的存储单元，其特征在于，所述袋层，以导入杂质硼的方式形成。
7.如权利要求5所述的存储单元，其特征在于，所述袋层，以导入杂质铟的方式形成。
8.一种半导体非易失性存储器，具有具备存储单元的存储单元区域和具备周边晶体管的周边区域，其特征在于：
所述存储单元具有：
在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；
在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；
形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域；
形成在所述电阻变化区域的两侧、导电型与所述第1沟道区域相反的第1高浓度杂质区域；以及
形成在所述电阻变化区域上，可以进行电荷的存储的电荷存储部；
所述周边晶体管具备：
在所述半导体衬底上隔着第2栅绝缘膜形成的第2栅极；
在所述半导体衬底的表层区域、且和所述第2栅极相对的位置上形成第2沟道区域；
形成在所述第2沟道区域的两侧的LDD区域；以及
形成在所述LDD区域的两侧、导电型与所述第2沟道区域相反的第2高浓度杂质区域；其中
所述电阻变化区域的杂质浓度，低于所述LDD区域的杂质浓度。
9.如权利要求8所述的非易失性存储器，其特征在于，所述电阻变化区域的杂质浓度小于等于5×1017cm-3。
10.一种半导体非易失性存储器，具有具备存储单元的存储单元区域和具备周边晶体管的周边区域，其特征在于：
所述存储单元具有：
在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；
在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；
形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域；
形成在所述电阻变化区域的两侧、导电型与所述第1沟道区域相反的第1高浓度杂质区域；以及
形成在所述电阻变化区域上，可以进行电荷的存储的电荷存储部；
所述周边晶体管具备：
在所述半导体衬底上隔着第2栅绝缘膜形成的第2栅极；
在所述半导体衬底的表层区域、且和所述第2栅极相对的位置上形成第2沟道区域；
形成在所述第2沟道区域的两侧的LDD区域；以及
形成在所述LDD区域的两侧、导电型与所述第2沟道区域相反的第2高浓度杂质区域；其中
所述电阻变化区域的深度，比所述LDD区域的深度浅。
11.一种半导体非易失性存储器，具有具备存储单元的存储单元区域和具备周边晶体管的周边区域，其特征在于：
所述存储单元具有：
在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；
在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；
形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域；
形成在所述电阻变化区域的两侧、导电型与所述第1沟道区域相反的第1高浓度杂质区域；以及
形成在所述电阻变化区域上，可以进行电荷的存储的电荷存储部；
所述周边晶体管具备：
在所述半导体衬底上隔着第2栅绝缘膜形成的第2栅极；
在所述半导体衬底的表层区域、且和所述第2栅极相对的位置上形成第2沟道区域；
形成在所述第2沟道区域的两侧的LDD区域；以及
形成在所述LDD区域的两侧、导电型与所述第2沟道区域相反的第2高浓度杂质区域，其中
为了形成所述电阻变化区域而导入的杂质，使用比为了形成所述LDD区域而导入的杂质重的元素。
12.一种半导体非易失性存储器，具有具备存储单元的存储单元区域和具备周边晶体管的周边区域，其特征在于：
所述存储单元具有：
在半导体衬底上隔着第1栅绝缘膜形成的第1栅极；
在所述半导体衬底的表层区域、且和所述第1栅极相对的位置上形成的第1沟道区域；
形成在所述第1沟道区域的两侧的电阻变化区域，所述电阻变化区域的杂质浓度低于所述第1沟道区域；
形成在所述电阻变化区域的两侧、导电型与所述第1沟道区域相反的第1高浓度杂质区域；以及
形成在所述电阻变化区域上，可以进行电荷的存储的电荷存储部；
所述周边晶体管具备：
在所述半导体衬底上隔着第2栅绝缘膜形成的第2栅极；
在所述半导体衬底的表层区域、且和所述第2栅极相对的位置上形成第2沟道区域；
形成在所述第2沟道区域的两侧的LDD区域；以及
形成在所述LDD区域的两侧、导电型与所述第2沟道区域相反的第2高浓度杂质区域；其中
所述电阻变化区域，用比用于形成所述LDD区域少的注入剂量形成。
13.一种存储单元的制造方法，其特征在于，具备：
在半导体衬底上隔着第1栅绝缘膜形成第1栅极的工序；
将所述第1栅极作为掩模，以大于等于1×1012cm-2小于等于5×1012cm-2的注入剂量将导电型与所述半导体衬底相反的第1杂质导入半导体衬底的表层区域，在所述第1栅极下以外的半导体衬底的表层区域上形成电阻变化区域的工序；
在所述第1栅极侧面形成侧墙以及电荷存储部的工序；以及
将所述第1栅极以及所述侧墙作为掩模，通过将导电型与所述半导体衬底相反的第2杂质导入半导体衬底的表层区域，在所述第1栅极下以及所述侧墙下以外的半导体衬底的表层区域上形成第1高浓度杂质区域的工序。
14.一种存储单元的制造方法，其特征在于，具备：
在半导体衬底上隔着第1栅绝缘膜形成第1栅极的工序；
将所述第1栅极作为掩模，通过以大于等于1×1012cm-2小于等于2.3×1012cm-2的注入剂量将导电型与所述半导体衬底相反的第1杂质导入半导体衬底的表层区域，在所述第1栅极下以外的半导体衬底的表层区域上形成电阻变化区域的工序；
在所述第1栅极侧面形成侧墙以及电荷存储部的工序；
将所述第1栅极以及所述侧墙作为掩模，然后通过将导电型与所述半导体衬底相反的第2杂质导入半导体衬底的表层区域，在所述第1栅极下以及所述侧墙下以外的半导体衬底的表层区域上形成第1高浓度杂质区域的工序。
15.如权利要求13或14所述的存储单元的制造方法，其特征在于，所述第1杂质是砷。
16.如权利要求13或14所述的存储单元的制造方法，其特征在于，所述第1杂质是锑。
17.一种半导体非易失性存储器的制造方法，其特征在于，具备：
准备具有存储单元区域和周边区域的半导体衬底的工序；
在所述存储单元区域的所述半导体衬底上，隔着第1栅绝缘膜形成第1栅极，同时在所述周边区域的所述半导体衬底上，隔着第2栅绝缘膜形成第2栅极的工序；
在所述存储单元区域以外的区域上形成第1抗蚀剂掩模，并将所述第1抗蚀剂掩模以及所述第1栅极作为掩模，然后通过以大于等于1×1012cm-2小于等于5×1012cm-2的注入剂量将导电型与所述半导体衬底相反的第1杂质导入所述半导体衬底的表层区域，在所述存储单元区域的所述第1栅极下以外的所述半导体衬底的表层区域上形成电阻变化区域的工序；
在所述周边区域以外的区域上形成第2抗蚀剂掩模，并将所述第2抗蚀剂掩模以及所述第2栅极作为掩模，通过将导电型与所述半导体衬底相反的第2杂质导入所述半导体衬底的表层区域，在所述周边区域的所述第2栅极下以外的所述半导体衬底的表层区域上形成LDD区域的工序；
在所述存储单元区域以外的区域上形成第3抗蚀剂掩模，并将所述第3抗蚀剂掩模、所述第1栅极以及所述第1侧墙作为掩模，通过将导电型与所述半导体衬底相反的第3杂质导入半导体衬底的表层区域，在所述第1栅极下以及所述第1侧墙下以外的所述半导体衬底的表层区域上形成第1高浓度杂质区域的工序；
在所述周边区域以外的区域上形成第4抗蚀剂掩模，并将所述第4抗蚀剂掩模、所述第2栅极以及第2侧墙作为掩模，然后通过将导电型与所述半导体衬底相反的第4杂质导入所述半导体衬底的表层区域，在所述第2栅极下以及第2侧墙下以外的所述半导体衬底的表层区域上形成第2高浓度杂质区域的工序。
18.如权利要求17所述的半导体非易失性存储器的制造方法，其特征在于，所述第1杂质是比所述第2杂质重的元素。
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