KR20070037324A - 메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성메모리의 구조 - Google Patents

메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성메모리의 구조 Download PDF

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KR20070037324A
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

과제
게이트 전극의 양측에 2 개의 전하 축적부를 갖는 메모리 셀에 있어서, 기입 전후에 있어서의 판독 출력 전류차를 충분히 크게 한다.
해결 수단
반도체 기판 (1) 상에 형성된 게이트 전극 (26) 과, 반도체 기판 (1) 의 표층 영역으로서, 또한 1 게이트 전극 (26) 과 대향하는 위치에 형성된 채널 영역 (28) 과, 채널 영역 (28) 의 양측에 형성되는 저항 변화 영역 (30 및 32) 으로서, 그 불순물 농도는 채널 영역 (28) 보다 낮고, 그 불순물 농도는 5 × 1017㎝-3 이하인 저항 변화 영역 (30 및 32) 과, 저항 변화 영역 (30 및 32) 의 양측에 형성된, 채널 영역 (28) 과는 역도전형의 제 1 고농도 불순물 영역 (34 및 36) 과, 저항 변화 영역 (30 및 32) 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부 (40) 를 구비하고 있는 것을 특징으로 하는 메모리 셀.
메모리 셀, 불휘발성 메모리, 메모리 구조

Description

메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성 메모리의 구조{MEMORY CELL AND STRUCTURE OF SEMICONDUCTOR NON-VOLATILE MEMORY HAVING THAT MEMORY CELL}
도 1 은 제 1 실시 형태에 관련된 반도체 불휘발성 메모리의 구조를 나타내는 단면도.
도 2 는 제 1 실시 형태에 관련된 메모리 셀의 구조를 나타내는 단면도.
도 3 은 제 1 실시 형태에 관련된 메모리 셀의 등가 회로를 나타내는 도면.
도 4 는 제 1 실시 형태에 관련된 주변 트랜지스터의 구조를 나타내는 단면도.
도 5 는 제 1 실시 형태에 관련된 반도체 불휘발성 메모리의 제조 방법을 나타내는 단면도.
도 6 은 제 1 실시 형태에 관련된 반도체 불휘발성 메모리의 제조 방법을 나타내는 단면도.
도 7 은 제 1 실시 형태에 관련된 반도체 불휘발성 메모리의 제조 방법을 나타내는 단면도.
도 8 은 제 1 실시 형태에 관련된 메모리 셀의, 사이드월 폭 W1 및 비소 인프라 도즈량 N 이 상이한 경우의 기입 특성을 나타내는 그래프.
도 9 는 제 1 실시 형태에 관련된 메모리 셀의 비소 인프라 도즈량 N 과 전류 변화율의 관계를 나타내는 그래프.
도 10(a) 는 제 1 실시 형태에 관련된 메모리 셀의, 비소 인프라 도즈량 N = 1 × 1012㎝- 2 인 경우의 X 방향의 불순물 농도 프로파일을 나타내는 그래프.
도 10(b) 는 제 1 실시 형태에 관련된 메모리 셀의, 비소 인프라 도즈량 N = 1 × 1012㎝- 2 인 경우의 Y 방향의 불순물 농도 프로파일을 나타내는 그래프.
도 11(a) 는 제 1 실시 형태에 관련된 메모리 셀의, 비소 인프라 도즈량 N = 5 × 1012㎝- 2 인 경우의 X 방향의 불순물 농도 프로파일을 나타내는 그래프.
도 11(b) 는 제 1 실시 형태에 관련된 메모리 셀의, 비소 인프라 도즈량 N = 5 × 1012㎝- 2 인 경우의 Y 방향의 불순물 농도 프로파일을 나타내는 그래프.
도 12 는 제 2 실시 형태에 관련된 메모리 셀의 구조를 나타내는 단면도.
도 13 은 종래의 메모리 셀의 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 메모리 셀 영역
5: 주변 영역 7: 소자 분리 영역
8: 트렌치 9: 실리콘 산화막
10: 액티브 영역 12, 15: P 웰 영역
20, 120: 메모리 셀 22, 52: 게이트 절연막
24, 54: 폴리실리콘 25, 55: 텅스텐실리사이드
26, 56: 게이트 전극 28, 58: 채널 영역
30, 32: 저항 변화 영역 34, 64: 소스 영역
36, 66: 드레인 영역 38, 68: 실리콘 산화막
39, 69: 실리콘 질화막 40: 전하 축적부
42: 제 1 사이드월 50: 주변 트랜지스터
52: 게이트 절연막 60, 62: LDD 영역
70: 적층막 72: 제 2 사이드월
80: 전하 축적층 82: 사이드월 산화막
90, 91, 92, 93, 94, 95: 레지스트 마스크 100: 반도체 불휘발성 메모리
134: 포켓층
[특허 문헌 1] 일본 공개특허공보 2005-64295
[특허 문헌 2] 일본 공개특허공보 2004-342927
본 발명은, 메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성 메모리의 구조에 관한 것이다.
최근, 반도체 불휘발성 메모리에 있어서, 게이트 전극의 양측에 2 개의 전하 축적부를 갖는 메모리 셀이 제안되어 있다.
예를 들어 특허 문헌 1 및 특허 문헌 2 에는, 대체로 도 13 과 같은 구조의 메모리 셀이 개시되어 있다.
이 메모리 셀 (220) 은, 다음과 같이 동작함으로써 메모리로서 기능한다.
우선, 드레인 영역 (236) 측에 정보를 기입하는 경우를 예로 들어 설명한다. 우선 초기 상태는, 드레인 영역 (236) 측의 전하 축적부 (240) 에 전하가 축적되어 있지 않은 상태로 한다. 이 상태로부터, 드레인 영역 (236) 에 정전압을 인가하고, 게이트 전극 (226) 에 정전압을 인가하고, 소스 영역 (234) 을 접지 전압으로 함으로써, 제 2 저항 변화 영역 (232) 에 핫 일렉트론이 발생하고, 핫 일렉트론이 드레인 영역 (236) 측의 전하 축적부 (240) 에 선택적으로 주입된다. 이렇게 하여 전하 축적부 (240) 에 정보의 기입을 행할 수 있다.
다음으로, 드레인 영역 (236) 측의 정보를 판독 출력하는 동작을 설명한다.
소스 영역 (234) 에 정전압을 인가하고, 게이트 전극 (226) 에 정전압을 인가하고, 드레인 영역 (236) 을 접지 전압으로 함으로써, 판독 출력을 행한다. 이 때, 드레인 영역 (236) 측에 정보가 기입되어 있는 경우, 즉 드레인 영역 (236) 측의 전하 축적부에 전하가 축적되어 있는 경우에는, 제 2 저항 변화 영역 (232) 의 저항이 상승하고, 채널 영역 (228) 에 캐리어가 공급되기 어려운 상태가 되어, 충분한 전류가 흐르지 않는다. 한편, 드레인 영역 (236) 측에 정보가 기입되어 있지 않은 초기 상태의 경우, 즉 드레인 영역 (236) 측의 전하 축적부 (240) 에 전하가 축적되어 있지 않은 경우에는, 제 2 저항 변화 영역 (232) 의 저항은 상승하 지 않는다. 그 결과, 채널 영역 (228) 에 캐리어가 공급되어 충분한 전류가 흐른다. 이와 같이, 기입 전후의 판독 출력 전류차를 이용하여, 논리값 0 또는 1 을 판별한다.
이상은 드레인 영역 (236) 측에 정보를 기입하고, 판독 출력하는 경우의 동작이지만, 소스 영역 (234) 측에 동일한 동작을 행하기 위해서는, 소스 영역 및 드레인 영역간의 전압을 교체하여, 동일한 동작을 행할 수 있다.
특허 문헌 2 에는, 바람직한 소스/드레인 영역의 구조가, 구체적인 불순물 농도와 함께 여러 종류 개시되어 있다 (예를 들어, 실시 형태 10 참조).
상기와 같이, 도 13 에 나타내는 구조의 메모리 셀은 기입 전후의 판독 출력 전류차를 이용한다. 따라서, 이 전류차를 충분히 크게 할 수 없으면, 논리값 0 또는 1 을 판별하는 것이 곤란해진다.
그러나, 특허 문헌 2 에 기재된 반도체 불휘발성 메모리에 의해서도, 기입 전후에 있어서의 판독 출력 전류차를 충분히 크게 할 수가 없었다.
그래서, 상기 문제를 해결하기 위해서, 이 발명의 대표적인 메모리 셀은, 반도체 기판 상에 제 1 게이트 절연막을 통하여 형성된 제 1 게이트 전극과, 반도체 기판의 표층 영역으로서, 또한 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역과, 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 저항 변화 영역의 불순물 농도는 제 1 채널 영역보다 낮고, 불순물 농도는 5 × 1017㎝-3 이하인 저항 변화 영역과, 저항 변화 영역의 양측에 형성된, 채널 영역과는 역도전형의 제 1 고농도 불순물 영역과, 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있는 것을 특징으로 하는 메모리 셀을 제공한다.
발명을 실시하기 위한 최선의 형태
이하, 도 1 내지 도 12 를 참조하여, 이 발명의 실시 형태에 대하여 설명한다. 또한, 각 도는 이 발명을 이해할 수 있는 정도로 각 구성 요소의 형상, 크기 및 배치 관계를 개략적으로 나타내고 있는 것에 지나지 않는다. 따라서, 이 발명은 도시예에 한정되는 것은 아니다.
(1) 제 1 실시 형태
본 발명의 제 1 실시 형태에 관련된 메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성 메모리의 구조 및 제조 방법을, 도 1 내지 도 11(b) 를 사용하여 설명한다.
(반도체 불휘발성 메모리의 구조)
우선, 본 실시 형태에 관련된 반도체 불휘발성 메모리 (100) 의 구조를 도 1을 사용하여 설명한다.
도 1 에 있어서, P 형 불순물을 함유하는 실리콘으로 이루어진 반도체 기판 (1) 은, 정보를 기억하기 위한 메모리 셀 (20) 이 복수 형성되어 있는 메모리 셀 영역 (2) 과, 논리 연산을 행하기 위한 주변 트랜지스터 (50) 가 복수 형성되어 있 는 주변 영역 (5) 을 갖고 있다. 또한, 반도체 기판 (1) 으로서는, SOI (Silicon on Insulator) 구조, SOS (Silicon on Saphhire) 구조 등, 다른 구조의 반도체 기판을 적절하게 사용할 수 있다.
메모리 셀 영역 (2) 및 주변 영역 (5) 중 어느 영역에 있어서도, 반도체 기판 (1) 에는, STI (Shallow Trench Isolation) 법에 의한 복수의 소자 분리 영역 (7) 이 형성되어 있다. 소자 분리 영역 (7) 의 반도체 기판 (1) 에는 트렌치 (8) 가 형성되어 있고, 트렌치 (8) 에는 실리콘 산화막 (9; NSG; Non dope Silicate Glass) 가 매립되어 있다. 또한, 소자 분리 영역 (7) 은, LOCOS 법, 폴리실리콘 아이솔레이션, 에어 아이솔레이션 등, 다른 소자 분리 기술에 의해 형성된 것이어도 된다.
메모리 셀 영역 (2) 에 있어서, 소자 분리 영역 (7) 에 둘러싸인 반도체 기판 (1) 의 부분 영역인 복수의 액티브 영역 (10; 활성 영역) 에는, 반도체 기판의 표면측 영역에, P 형 불순물을 함유하는 P 웰 영역 (12, 15) 이 형성되어 있다.
마찬가지로 주변 영역 (5) 에 있어서, 소자 분리 영역 (7) 에 둘러싸인 반도체 기판 (1) 의 부분 영역인 복수의 액티브 영역 (10; 활성 영역) 에는, 반도체 기판의 표면측 영역에, P 형 불순물을 함유하는 P 웰 영역 (15) 이 형성되어 있다.
메모리 셀 영역 (2) 의 액티브 영역 (10) 에는 메모리 셀 (20) 이 형성되어 있고, 주변 영역 (5) 의 액티브 영역 (2) 에는, 주변 트랜지스터 (50) 가 형성되어 있다.
또한, 본 실시 형태에 있어서는, 웰 영역의 도전형은, 메모리 셀 영역에 있 어서도 주변 영역에 있어서도 P 형인 경우를 예로 설명하지만, 모두 N 형으로 해도 되고, 각각을 상이한 도전형으로 해도 된다.
(메모리 셀의 구조)
도 2 는, 메모리 셀 영역 (2) 의 액티브 영역 (10) 에 형성된, N 채널형의 메모리 셀 (20) 의 확대도이다.
상기한 바와 같이, P 형 반도체 기판 (1) 의 표면측 영역에는, P 형 불순물을 함유하는 P 웰 영역 (12) 이 형성되어 있다.
반도체 기판 (1) 상에, 게이트 절연막 (22; 제 1 게이트 절연막) 을 통하여 게이트 전극 (26; 제 1 게이트 전극) 이 형성되어 있다. 게이트 전극 (26) 은, 폴리실리콘 (24) 및 텅스텐실리사이드 (25) 의 적층막으로 이루어져 있다. 게이트 길이 및 게이트 폭은, 모두 0.16㎛ 이다.
반도체 기판 (1) 의 표층 영역으로서, 또한 게이트 전극 (26) 과 대향하는 위치에는, P 형 불순물을 고농도 (P+ 형) 로 함유하는 채널 영역 (28; 제 1 채널 영역) 이 형성되어 있다.
채널 영역 (28) 의 양측에는, P 형 불순물을 저농도 (P- 형태) 로 함유하는 저항 변화 영역 (30 및 32) 이 형성되어 있다. 저항 변화 영역 (30 및 32) 은, 후술하는 전하 축적부 (40) 의 아래에 형성되어 있다. 또, 저항 변화 영역 (30 및 32) 의 불순물 농도는, 채널 영역 (28) 의 불순물 농도보다 낮다. 구체적으로는, 저항 변화 영역 (30 및 32) 의 불순물 농도는 5 × 1017㎝-3 이하이다. 또 한, 저항 변화 영역 (30 및 32) 의 도전형 그리고 바람직한 불순물 농도의 범위에 대한 상세한 설명에 관해서는, 후술한다.
2 개의 저항 변화 영역 (30 및 32) 의 양측에는, N 형 불순물을 고농도 (N+ 형) 로 함유하는 소스 영역 (34) 및 드레인 영역 (36; 이들을 총칭하는 경우, 제 1 고농도 불순물 영역이라고 한다) 이 형성되어 있다. 소스 영역 (34) 및 드레인 영역 (36) 의 불순물 농도는, 8 × 1020㎝-3 정도이다.
게이트 전극 (26) 의 양측에는, 게이트 전극 (26) 의 측벽으로부터 저항 변화 영역 (30 및 32) 의 위에 걸쳐, 2 개의 전하 축적부 (40) 가 형성되어 있다. 전하 축적부는, 하층으로부터 순서대로 실리콘 산화막 (38; 이산화 실리콘; SiO2) 및 실리콘 질화막 (39; 질화 실리콘; SiN) 의 적층막이다. 이 전하 축적부 (40) 중 반도체 기판 (1) 상에 수평으로 형성되어 있는 부분은, 메모리 셀 (20) 을 동작시킬 때, 전하를 축적함으로써 메모리로서의 기능을 완수한다. 또한, 본 실시 형태에서는, 후술하는 바와 같이 전하 축적부 (40) 상에 산화막으로 이루어진 제 1 사이드월 (42) 이 형성되어 있기 때문에, 전하 축적부 (40) 는 SiO2/SiN 의 2 층막이어도 된다. 그러나, 제 1 사이드월 (42) 로서 산화막을 사용하지 않는 경우 (예를 들어, 폴리실리콘의 사이드월을 사용하는 경우) 에는, 실리콘 질화막 (39) 상에 추가로 실리콘 산화막을 형성할 필요가 있고, SiO2/SiN/SiO2 의 3 층막으로 이루어진 전하 축적부 (40) 로 할 필요가 있다.
게이트 전극 (26) 측벽의 전하 축적부 (40) 를 따라, NSG 로 이루어지는 제 1 사이드월 (42) 이 형성되어 있다. 제 1 사이드월 (42) 은, 메모리 셀 (20) 의 제조시에 소스 영역 (34) 및 드레인 영역 (36) 을 형성하기 위한 마스크로서 기능한다. 또한, 메모리 셀 (20) 의 제 1 사이드월 (42) 의 폭을 W1 로 한다.
도 3 은, 메모리 셀 (20) 의 등가 회로이다.
저항 변화 영역 (30 및 32) 이 가변 저항기로서 기능하고, 게이트의 양측에 2 개의 가변 저항기가 접속된 회로가 된다.
(주변 트랜지스터의 구조)
도 4 는, 주변 영역 (5) 의 액티브 영역 (10) 에 형성된 N 채널형의 주변 트랜지스터 (50) 의 확대도이다.
반도체 기판 (1) 의 표면측 영역에는, P 형 불순물을 고농도 (P+ 형) 로 함유하는 P 웰 영역 (15) 이 형성되어 있다.
반도체 기판 (1) 상에 게이트 절연막 (52; 제 2 게이트 절연막) 을 통하여 게이트 전극 (56; 제 2 게이트 전극) 이 형성되어 있다. 게이트 전극 (56) 은, 폴리실리콘 (54) 및 텅스텐실리사이드 (55) 의 적층막으로 이루어져 있다. 게이트 길이는 0.20㎛ 이고, 게이트 폭은 0.16㎛ 이다. 주변 트랜지스터 (50) 의 게이트 길이가 메모리 셀 (20) 의 게이트 길이보다 긴 것은 다음의 이유에 의한 것이다. 후술하는 바와 같이, 주변 영역 (5) 의 LDD 영역 (60 및 62) 의 불순물 농도 쪽이 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 의 불순물 농도보다 높다. 이 때문에 주변 트랜지스터 (50) 의 실효 게이트 길이는 짧아지므로, 게이트 길이를 0.20㎛ 정도로 길게 하지 않으면 펀치 스루해 버리기 때문이다.
반도체 기판 (1) 의 표층 영역으로서, 또한 게이트 전극 (56) 과 대향하는 위치에는 P 형 불순물을 고농도 (P+ 형) 로 함유하는 채널 영역 (58; 제 2 채널 영역) 이 형성되어 있다.
채널 영역 (58) 의 양측에는, N 형 불순물을 저농도 (N- 형태) 로 함유하는 LDD 영역 (60 및 62) 이 형성되어 있다. LDD 영역 (60 및 62) 의 불순물 농도는, 채널 영역 (58) 의 불순물 농도보다 높고, 후술하는 소스 영역 (60) 및 드레인 영역 (62) 보다 낮다. 구체적으로는, 1 × 1018㎝-3 이상 1 × 1019㎝-3 이하로 하는 것이 바람직하다.
2 개의 LDD 영역 (60 및 62) 의 양측에는, N 형 불순물을 고농도 (N+ 형) 로 함유하는 소스 영역 (64) 및 드레인 영역 (66; 이들을 총칭하는 경우, 제 2 고농도 불순물 영역이라고 한다) 이 형성되어 있다. 소스 영역 (64) 및 드레인 영역 (66) 의 불순물 농도는, 1 × 1020㎝-3 정도이다.
게이트 전극 (56) 의 양측에는, 게이트 전극 (56) 의 측벽으로부터 LDD 영역 (60 및 62) 의 위에 걸쳐, 하층으로부터 순서대로, 실리콘 산화막 (68; 이산화 실리콘; SiO2) 및 실리콘 질화막 (69; 질화 실리콘; SiN) 으로 구성되는 적층막 (70) 이 형성되어 있다. 이 적층막 (70) 은, 메모리 셀 영역 (2) 의 전하 축적부 (40) 를 구성하는 적층막과 동일한 구조이지만, 전하를 축적하는 기능을 완수하도록 동작시키는 것은 아니다.
게이트 전극 (56) 측벽의 적층막 (70) 을 따라, 이산화실리콘으로 이루어진 제 2 사이드월 (72) 이 형성되어 있다. 제 2 사이드월 (72) 은, 주변 트랜지스터 (50) 의 제조시에 소스 영역 (64) 및 드레인 영역 (66) 을 형성하기 위한 마스크로서 기능한다.
(반도체 불휘발성 메모리의 제조 방법)
다음으로, 본 실시 형태에 관련된 반도체 불휘발성 메모리 (100) 의 제조 방법을 도 5 를 사용하여 설명한다.
또한, 반도체 불휘발성 메모리 (100) 의 구조의 설명에 있어서 설명한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 그 설명을 생략하는 경우가 있다.
우선, 도 5(a) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 과 주변 영역 (5) 을 갖는 반도체 기판 (1) 에, STI 법에 의해 소자 분리 영역 (7) 을 형성한다. 즉, 반도체 기판 (1) 상에 실리콘 질화막을 CVD (Chemical Vapor Deposition) 법에 의해 막을 형성한다. 그리고 포토레지스트 도포, 패턴 노광, 포토레지스트 현상, 패턴 에칭, 및 포토레지스트 제거라는 공지된 포토리소그래피 공정에 의해 실리콘 질화막을 패터닝한다. 그리고 실리콘 질화막의 패턴을 마스크로서 반도체 기판 (1) 을 에칭하고, 트렌치 (8) 를 형성한다. 다음으로, 적어도 트렌치 (8) 를 충전하도록 실리콘 산화막 (9; NSG) 을 CVD 법에 의해 막 형성하고, CMP (Chemical and Mechanical Polishing) 법에 의해 반도체 기판 (1) 표면을 평탄화한다. 그리고, 실리콘 질화막을 제거한다. 또한, 여기에서는 STI 법에 의해 소자 분리 영역 (7) 을 형성하고 있지만, LOCOS 법, 폴리실리콘 아이솔레이션, 에어 아이솔레이션 등, 공지된 소자 분리 기술을 적절하게 채용할 수 있다.
다음으로, 도 5(b) 에 나타내는 바와 같이, 주변 영역 (5) 중의, 소자 분리 영역 (7) 에 둘러싸인 반도체 기판 (1) 의 표면 영역인 액티브 영역 (10; 활성 영역) 에, P 웰 영역 (15) 을 형성한다. 구체적으로는, 주변 영역 (5) 이외의 영역에 레지스트 마스크 (90) 를 형성하고, P 형 불순물인 보론 (B) 을 이온 주입법에 의해 도입한다. 이온 주입 에너지는 100keV, 인프라 도즈량 (이온 주입량) 은 2 × 1013㎝- 2 이다. 이온 주입 후, 레지스트 마스크를 제거한다.
다음으로, 도 5(c) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 중의 액티브 영역 (10) 에, P 웰 영역 (12) 을 형성한다. 구체적으로는, 메모리 셀 영역 (2) 이외의 영역에 레지스트 마스크 (91) 를 형성하고, P 형 불순물인 보론 (B) 을 이온 주입법에 의해, 2 회에 나누어 도입한다. 1 회째의 이온 주입은, 이온 주입 에너지가 100keV, 인프라 도즈량이 3.5 × 1013㎝- 2 이고, 2 번째의 이온 주입은, 이온 주입 에너지가 30keV, 인프라 도즈량이 1 × 1013㎝- 2 이다. 이온 주입 후, 레지스트 마스크 (91) 를 제거한다.
다음으로, 도 6(d) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 및 주변 영역 (5) 의 반도체 기판 (1) 상에, 게이트 전극 (26 및 56) 을 형성한다. 즉, 우선, 850℃ 의 산소 분위기 중에서 반도체 기판 (1) 표면 상을 산화하고, 게이트 산화막을 형성한다. 다음으로, 게이트 산화막 상에, 게이트 전극을 구성하는 폴리실리콘 및 텅스텐실리사이드를 순차 막 형성하고, 포트리소그래피 공정에 의해 게이트 전극 및 게이트 산화막을 패터닝한다. 이로써, 메모리 셀 영역의 반도체 기판 상에, 제 1 게이트 절연막을 통하여 폴리실리콘 (24) 및 텅스텐실리사이드 (25) 의 적층막으로 이루어진 제 1 게이트 전극 (26) 이 형성된다. 동시에, 주변 영역 (5) 의 반도체 기판 (1) 상에, 제 2 게이트 절연막을 통하여 폴리실리콘 (54) 및 텅스텐실리사이드 (55) 의 적층막으로 이루어진 제 2 게이트 전극 (56) 이 형성된다. 또 이 때, 액티브 영역 (10) 의 게이트 전극 (56) 이외의 영역은, 반도체 기판 (1) 의 표면이 노출되어 있다.
다음으로, 도 6(e) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 의 액티브 영역 (10) 에, 저항 변화 영역 (30 및 32) 을 형성한다. 즉, 메모리 셀 영역 (2) 이외의 영역에 레지스트 마스크 (92) 를 형성하고, 레지스트 마스크 (92) 및 게이트 전극 (26) 을 마스크로서 N 형 불순물인 비소 (As) 를 이온 주입법에 의해 반도체 기판 (1) 의 표층 영역에 도입한다. 이온 주입 에너지는 30keV, 인프라 도즈량은 2 × 1012㎝- 2 이다. 이와 같이하여, 액티브 영역 (10) 의 게이트 전극 (26) 아래 이외의 반도체 기판 (1) 의 표층 영역에, 저항 변화 영역 (30 및 32) 을 형성한다. 이온 주입 후, 레지스트 마스크 (92) 를 제거한다. 또한, 비소의 인프라 도즈량의 바람직한 범위에 관해서는 후술한다. 또, 도입하는 불순물 을 비소가 아니라 안티몬 (Sb) 으로 해도 된다. 안티몬은 비소보다 질량이 무겁기 때문에, 반도체 기판 (1) 의 표면 영역만의 불순물 농도를 보다 낮출 수 있다. 이 때문에, 보다 급준한 농도 프로파일을 만들 수 있기 때문에, 기입 전후의 판독 출력 전류차를 보다 크게 할 수 있다.
다음으로, 도 6(f) 에 나타내는 바와 같이, 주변 영역 (5) 의 액티브 영역 (10) 에, LDD 영역 (60 및 62) 을 형성한다. 즉, 주변 영역 (5) 이외의 영역에 레지스트 마스크 (93) 를 형성하고, N 형 불순물인 인 (P) 을 이온 주입법에 의해 도입한다. 이온 주입 에너지는 20keV, 인프라 도즈량은 2 × 1013㎝- 2 이다.
이온 주입 후, 레지스트 마스크를 제거한다.
다음으로, 도 7(g) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 및 주변 영역 (5) 에, 전하 축적층 (80) 을 형성한다. 우선, 메모리 셀 영역 (2) 및 주변 영역 (5) 을 포함한 반도체 기판 (1) 상에, 실리콘 산화막 (제 1 산화막) 을 형성한다. 즉, 게이트 전극 (26 및 56) 이 형성된 반도체 기판 (1) 을 1000℃ 의 산소 분위기에 노출시킴으로써, 소자 분리 영역 (7) 표면, 액티브 영역 (10) 의 게이트 전극 (26 및 56) 아래 이외의 반도체 기판 (1) 표면, 그리고 게이트 전극 (26 및 56) 의 상면 및 측면을 산화하고, 막 두께 100Å 의 실리콘 산화막 (제 1 산화막) 을 형성한다. 다음으로, 전하 축적 질화막을 형성한다. 즉, 실리콘 산화막 상에 실리콘 질화막 (전하 축적 질화막) 을 CVD 법에 의해 막 형성한다. 막 두께는 100Å 이다. 이들 실리콘 산화막 및 전하 축적 질화막으로 이루어진 적층막이, 전하 축적층 (80) 이다. 다음으로, 메모리 셀 영역 (2) 및 주변 영역 (5) 에, 사이드월 산화막 (82; NSG) 을 CVD 법에 의해 막 형성한다. 막 두께는 400Å 이다.
다음으로, 도 7(h) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 및 주변 영역 (5) 에 사이드월 (42 및 72) 및 전하 축적부 (40 및 70) 를 형성한다. 우선, 메모리 셀 영역 (2) 및 주변 영역 (5) 의 사이드월 산화막 (82) 을 이방성 에칭한다. 이로써, 제 1 게이트 전극 (26) 측면의 전하 축적층 (80) 의 외측에 제 1 사이드월 (42) 을 형성한다. 또 동시에, 제 2 게이트 전극 (56) 측면의 전하 축적층 (80) 의 외측에 제 2 사이드월 (72) 을 형성한다. 다음으로, 제 1 사이드월 (42) 및 제 2 사이드월 (72) 을 마스크로서 전하 축적층 (80) 을 에칭한다. 이로써, 메모리 셀 영역 (2) 에 있어서는, 제 1 게이트 전극 (26) 상의 전하 축적층 (80), 및, 제 1 게이트 전극 (26) 아래 및 제 1 사이드월 (42) 아래 이외의 반도체 기판 (1) 상의 전하 축적층 (80) 이 에칭에 의해 제거된다. 또 동시에, 주변 영역 (5) 에 있어서는, 제 2 게이트 전극 (26) 상의 전하 축적층 (80), 제 2 게이트 전극 (26) 아래 및 제 2 사이드월 (72) 아래 이외의 반도체 기판 (1) 상의 전하 축적층 (80) 이 에칭에 의해 제거된다. 이와 같이 하여, 메모리 셀 영역 (2) 에 전하 축적부 (40) 가 형성된다. 또한, 주변 영역 (5) 에도 전하 축적부 (40) 와 동일한 구조의 적층막 (70) 이 형성되지만, 이 적층막 (70) 은 전하를 축적하는 기능을 완수하도록 동작시키는 것이 아닌 것은, 상기 서술한 바와 같다.
다음으로, 도 7(i) 에 나타내는 바와 같이, 메모리 셀 영역 (2) 의 액티브 영역 (10) 에, 소스 영역 (34) 및 드레인 영역 (36; 제 1 고농도 불순물 영역) 을 형성한다. 즉, 메모리 셀 영역 (2) 이외의 영역에 레지스트 마스크 (94) 를 형성하고, 레지스트 마스크 (94), 제 1 게이트 전극 (26) 및 제 1 사이드월 (42) 을 마스크로서, N 형 불순물인 비소 (As) 를 이온 주입법에 의해 도입한다. 이온 주입 에너지는 30keV, 인프라 도즈량은 1.0 × 1015㎝- 2 이다. 이로써, 제 1 게이트 전극 (26) 아래 및 제 1 사이드월 (42) 아래 이외의 반도체 기판 (1) 의 표층 영역에 소스 영역 (34) 및 드레인 영역 (36; 제 1 고농도 불순물 영역) 이 형성된다. 이온 주입 후, 레지스트 마스크 (94) 를 제거한다.
다음으로, 도 7(j) 에 나타내는 바와 같이, 주변 영역 (5) 의 액티브 영역 (10) 에, 소스 영역 (64) 및 드레인 영역 (66; 제 2 고농도 불순물 영역) 을 형성한다. 즉, 주변 영역 (5) 이외의 영역에 레지스트 마스크 (95) 를 형성하고, 레지스트 마스크 (95), 제 2 게이트 전극 (56) 및 제 2 사이드월 (72) 을 마스크로서, N 형 불순물인 비소 (As) 를 이온 주입법에 의해 도입한다. 이온 주입 에너지는 30keV, 인프라 도즈량은 1.0 × 1015㎝- 2 이다. 이로써, 제 2 게이트 전극 (56) 아래 및 제 2 사이드월 (72) 아래 이외의 반도체 기판 (1) 의 표층 영역에 소스 영역 (64) 및 드레인 영역 (66; 제 2 고농도 불순물 영역) 이 형성된다.
이온 주입 후, 레지스트 마스크를 제거한다.
이렇게 하여, 도 1 및 도 2 에 나타내는 본 실시 형태의 반도체 불휘발성 메 모리 (100) 및 메모리 셀 (20) 이 제조된다.
(저항 변화 영역에 관한 실험 및 시뮬레이션)
그런데, 본 실시 형태의 메모리 셀 (20) 의 저항 변화 영역 (30 및 32) 의 구조 및 제조 방법은, 본 발명자들의 예의 연구의 결과에 기초하는 것이다.
즉, 본 발명자는, 저항 변화 영역 (30 및 32) 의 구조 및 제조 방법과 기입 전후에 있어서의 판독 출력 전류차 (기입 특성) 와의 관계에 주목하여, 이하의 각 도면에 의해 나타내는 실험 및 시뮬레이션을 행하였다.
도 8 은, 본 실시 형태의 메모리 셀 (20) 의 사이드월 폭 W1 을 50㎚, 75㎚ 및 100㎚ 로 한 경우 각각에 대하여, 저항 변화 영역 (30 및 32) 을 형성하기 위한 불순물인 비소 (As) 의 도입량 (인프라 도즈량 : N) 을, 0 (제로), 1 × 1012 ㎝-2 및 2 × 1012㎝- 2 로 한 경우의 기입 특성을 나타내는 그래프이다. 즉, 사이드월 폭 W1 에 대하여 3 조건, 비소 인프라 도즈량 N 에 대하여 3 조건이기 때문에, 합계 9 조건이다. 또, 기입 조건은 게이트 전압 8V, 드레인 전압 5.5V 이고, 판독 출력 조건은 게이트 전압 2.5V, 소스 전압 2V 이다. 즉, 드레인 영역 (36) 측에 정보를 기입하고, 판독 출력하고 있다. 각 그래프에 있어서, 가로축은 기입 시간 (μ초) 이고, 세로축은 가로축에 나타내는 시간의 기입을 행한 후의 판독 출력 전류 (μ암페어) 이다. 예를 들어, 사이드월 폭 W1 이 50㎚, 비소 인프라 도즈량 N 이 0 (제로) 인 조건의 그래프로부터는, 기입 시간이 0 (제로), 즉 기입 전의 판독 출력 전류 (초기 전류) 는 약 40μ암페어, 20μ초의 기입을 행한 후의 판독 출력 전류는 10μ암페어, 100μ초의 기입을 행한 후의 판독 출력 전류는 약 4μ암페어인 것을 알 수 있다.
이 실험에 의하면, 우선 사이드월 폭 W1 에 주목하면, W1 이 50㎚ 와 같이 좁으면 저항 변화 영역 (32) 의 저항값이 작아 초기 전류가 크지만, 반대로 W1 이 100㎚ 와 같이 넓으면 저항 변화 영역 (32) 의 저항값이 커서 초기 전류가 작아지는 경향이 있다는 것을 알 수 있다.
다음으로, 비소 인프라 도즈량 N 에 주목하면, N 이 0 과 같이 적으면 초기 전류가 작고, 반대로 N 이 2 × 1012㎝-2 와 같이 많으면 초기 전류가 커진다는 경향이 있는 것을 알 수 있다.
초기 전류가 큰 경우에는, 기입 후의 셀 전류를 작게 할 수 있으면, 기입 전후의 판독 출력 전류차를 크게 취할 수 있고, 기입 특성이 좋다는 것을 의미한다. 한편, 초기 전류가 작은 경우에는, 비록 기입 후의 셀 전류를 작게 할 수 있었다고 해도, 기입 전후의 판독 출력 전류차를 크게 취할 수 없기 때문에, 기입 특성은 나쁘다는 것을 의미한다.
이 점, 비소 인프라 도즈량 N 이 제로인 경우, 사이드월 폭 W1 이 100㎚ 와 같이 넓어지면 초기 전류가 급격하게 저하되기 때문에, 사이드월 폭 W1 의 프로세스 편차를 고려하면 실용화에는 적합하지 않다. 한편, N 이 1 × 1012㎝-2 및 2 × 1012㎝- 2 인 경우에는, W1 이 100㎚ 와 같이 넓어지면 초기 전류가 저하되지만 그다지 급격하게는 저하되지 않기 때문에, W1 의 프로세스 편차를 10㎚ 정도 이하로 제어할 수 있으면 충분한 전류차를 취할 수 있어 실용화가 가능하다.
도 9 는, 비소의 인프라 도즈량 N 을 더욱 많게 했을 경우도 포함한 디바이스 시뮬레이션의 결과를 나타내는 그래프이다. 이것은, 사이드월 폭 W1 이 30㎚, 100㎚ 및 150㎚ 각각의 경우에 대하여, 기입으로서 전하 축적층에 5 × 10-18㎝-2 의 마이너스 전하, 즉 전자를 두었을 경우의 판독 출력 전류의 변화율을 그래프로 한 것이다. 예를 들어, 사이드월 폭 W1 이 100㎚ 인 경우에 있어서, 비소 인프라 도즈량 N 이 2 × 1012㎝- 2 인 경우의 전류 변화율은 약 0.3 인 것을 판독할 수 있다. 이것은, 기입 후의 판독 출력 전류의, 기입 전의 판독 출력 전류에 대한 비가 약 0.3 인 것을 의미하고, 기입에 의해 판독 출력 전류가 그만큼 감소한 것을 의미한다.
이 시뮬레이션에 의하면, 비소 인프라 도즈량 N 이 적은 경우 (예를 들어 N 이 1 × 1012㎝- 2 인 경우) 에는 기입에 의한 전류 변화율이 크고, 반대로 N 이 많아지면 기입에 의한 전류 변화율이 작아지는 경향이 있는 것을 알 수 있다. 예를 들어 N 이 5 × 1012㎝-2 와 같이 많아지면, 전류 변화율이 작아지기 시작하기 때문에, 이보다 N 을 많게 하면 전류 변화율이 작아져, 실용화에 적합하지 않다. 이와 같이 N 이 많아지면 전류 변화율이 작아지는 것은, 저항 변화 영역 (30 및 32) 의 N 형 불순물의 농도가 진해지면, 동일 도전형의 전하가 전하 축적부 (40) 에 주입되어도 그에 따른 저항 변화 영역 (30 및 32) 의 공핍화가 억제되어, 저항 변화가 어려워지기 때문이다.
도 10(a) 및 도 10(b) 는, 저항 변화 영역 (30 및 32) 을 형성하기 위한 비소 인프라 도즈량 N 을 1 × 1012㎝- 2 로 한 경우의 메모리 셀 (20) 의 불순물 농도 프로파일을, 2 차원 프로세스 시뮬레이터에 의해 구한 결과를 나타내는 그래프이다. 또 도 11(a) 및 도 11(b) 는, 저항 변화 영역 (30 및 32) 을 형성하기 위한 비소 인프라 도즈량 N 을 5 × 1012㎝- 2 로 한 경우의 메모리 셀 (20) 의 불순물 농도 프로파일을, 2 차원 프로세스 시뮬레이터에 의해 구한 결과를 나타내는 그래프이다. 각각의 그래프에 있어서는, 보론 (B), 비소 (As) 및 토탈 캐리어 각각에 대하여, X 축으로 나타나는 지점에 있어서의 불순물 농도가, Y 축에 대수로 나타내어져 있다. 토탈 캐리어란, 그 지점에 있어서의 캐리어 전체의 농도를 의미한다. 예를 들어, 도 10(a) 에 있어서, X = 0.5㎛ 의 지점에 있어서의 보론의 농도는 약 4 × 1017㎝- 3 이며, 비소의 농도는 약 1 × 1017㎝- 3 이다. P 형 불순물인 보론 쪽이, N 형 불순물인 비소보다 많기 때문에, 전체적으로는 P 형이고, 그 토탈 캐리어 농도는 약 3 × 1017㎝-3 이라는 것을 의미한다. 한편, 도 11(a) 에 있어서, X = 0.5㎛ 의 지점에 있어서의 보론의 농도는 약 4 × 1017㎝- 3 이고, 비소의 농도는 약 5 × 1017㎝- 3 이다. N 형 불순물인 비소 쪽이, P 형 불순물인 보론보다 많기 때문에, 전체적으로는 N 형이고, 그 토탈 캐리어 농도는 약 2 × 1017㎝-3 이라는 것을 의미한다.
또, 도 10(a) 및 도 11(a) 은, 반도체 기판 (1) 의 표층 영역을 X 방향 (도 2 의 우 방향) 으로 잘랐을 경우의 불순물 프로파일이다. X ≤ 0.49㎛ 의 영역에 게이트 전극 (26) 이 형성되어 있다. 도 10(a) 및 도 11(a) 중 어느 것에 있어서도, X = 0.46㎛ 의 지점으로부터 토탈 캐리어 농도가 감소하고 있기 때문에, X ≥ 0.46㎛ 의 영역에 저항 변화 영역 (32) 이 형성되어 있는 것을 알 수 있다. 한편, 도 10(a) 및 도 11(a) 중 어느 것에 있어서도, 0.52㎛ ≤ X ≤ 0.53㎛ 의 영역에서 비소의 농도가 급준하게 증가하고 있기 때문에, X ≥ 0.53㎛ 의 영역에 드레인 영역 (36) 이 형성되어 있는 것을 알 수 있다. 따라서, 도 10(a) 및 도 11(a) 중 어느 것에 있어서도, 0.46㎛ ≤ X ≤ 0.52㎛ 의 영역이, 저항 변화 영역 (32) 인 것을 알 수 있다.
도 10(b) 및 도 11(b) 는, 도 10(a) 및 도 11(a) 각각의 X = 0.5㎛ 의 지점, 즉 저항 변화 영역 (32) 중의 한 지점을 Y 방향 (도 2 의 하 방향) 으로 잘랐을 경우의 불순물 프로파일이다. 도 10(b) 및 도 11(b) 중 어느 것이나, 0㎛ ≤ Y ≤ 0.01㎛ 의 영역은, 실리콘 산화막 (38) 이 형성되어 있는 영역이다. 따라서, Y ≥ 0.01㎛ 의 영역에, 저항 변화 영역 (32) 이 형성되어 있는 것을 알 수 있다. 한편, 도 10(b) 에 있어서는, Y = 0.05 의 지점으로부터 기판 표면 방향 (좌 방향) 을 향하여 토탈 캐리어 농도가 감소하고 있고, Y ≤ 0.05 의 영역에 저항 변화 영역 (32) 이 형성되어 있는 것을 알 수 있다. 또, 도 11(b) 에 있어 서는, Y = 0.07 의 지점으로부터 기판 표면 방향 (좌 방향) 을 향하여 토탈 캐리어 농도가 감소하고 있기 때문에, Y ≤ 0.07 의 영역에 저항 변화 영역 (32) 이 형성되어 있는 것을 알 수 있다. 따라서, 도 10(b) 에 있어서 0.01㎛ ≤ Y ≤ 0.05㎛ 의 영역이 저항 변화 영역 (32) 이고, 도 11(b) 에 있어서는 0.01㎛ ≤ Y ≤ 0.07㎛ 의 영역이 저항 변화 영역 (32) 인 것을 알 수 있다.
이들의 프로파일에, 저항 변화 영역 (32) 에 대한 비소 인프라 도즈량 N 이 비교적 적은 경우, 즉 N = 1 × 1012㎝- 2 의 경우 (도 10(a) 및 도 10(b) 참조) 에는, 비소의 주입에 의해 저항 변화 영역 (32) 의 농도는 낮아져 있지만, 아직 비소의 농도보다 보론의 농도 쪽이 높기 때문에, 저항 변화 영역 (32) 의 전부에 있어서 도전형은 N 형으로 되어 있지 않고 여전히 P 형인 것을 알 수 있다. 그리고, 저항 변화 영역 (32) 의 불순물 농도는, 도 10(a) 로부터 판독 출력할 수 있는 최대값은 5 × 1017㎝-3 (X = 0.46 의 지점) 이고, 도 10(b) 로부터 판독 출력할 수 있는 최대값도 5 × 1017㎝-3 (Y = 0.05 의 지점) 이다. 따라서, N = 1 × 1012㎝- 2 의 경우, 저항 변화 영역 (32) 의 전부에 있어서 도전형은 P 형이고, 불순물 농도는 5 × 1017㎝-3 이하인 것을 알 수 있다.
한편, 저항 변화 영역 (32) 에 대한 비소 인프라 도즈량 N 이 꽤 많은 경우, 즉 N = 5 × 1012㎝- 2 의 경우 (도 11(a) 및 도 11(b) 참조) 에는, 저항 변화 영역 (32) 은 P 형의 영역과 N 형의 영역의 양쪽 모두를 포함한다. 즉, 저항 변화 영역 (32) 의 일부가 N 형이 되어 있다. 구체적으로는, 도 11(a) 에 있어서는, 저항 변화 영역 (32) 인 0.46㎛ ≤ X ≤ 0.52㎛ 의 영역 중 0.46㎛ ≤ X ≤ 0.49㎛ 의 영역에 있어서는, 비소의 농도보다 보론의 농도 쪽이 높기 때문에 도전형은 P 형이다. 그러나, 0.49㎛ ≤ X ≤ 0.52㎛ 의 영역에 있어서는, 비소의 농도가 보론의 농도보다 높아져 있기 때문에 도전형은 N 형이다. 또 마찬가지로 도 11(b) 에 있어서는, 저항 변화 영역 (32) 인 0.01㎛ ≤ Y ≤ 0.07㎛ 의 영역 중, 0.01㎛ ≤ Y ≤ 0.03㎛ 의 영역에 있어서는, 비소의 농도가 보론의 농도보다 높아져 있기 때문에 도전형은 N 형이다. 그러나, 0.03㎛ ≤ Y ≤ 0.07㎛ 의 영역에 있어서는, 비소의 농도보다 보론의 농도 쪽이 높기 때문에 도전형은 P 형이다. 그리고 그 불순물 농도는, 도 11(a) 로부터 판독 출력할 수 있는 최대값은, P 형의 경우 에 있어서도 N 형의 경우에 있어서도 5 × 1017㎝- 3 이다. 또, 도 11(b) 로부터 판독 출력할 수 있는 불순물 농도의 최대값은, P 형의 경우에는 5 × 1017㎝-3, N 형의 경우에는 1.5 × 1017㎝- 3 이다. 따라서, N = 5 × 1012㎝- 2 인 경우의 저항 변화 영역 (32) 의 도전형은 P 형의 영역과 N 형의 영역의 양쪽 모두를 포함하고 (즉, 저항 변화 영역 (32) 의 일부가 N 형이고), 그 불순물 농도는 P 형의 영역에서나 N 형의 영역에서나 5 × 1017㎝-3 이하인 것을 알 수 있다.
이상의 도 8 내지 도 11 의 실험 및 시뮬레이션의 결과로부터, 비소 인프라 도즈량 N, 및 저항 변화 영역 (32) 의 도전형 및 불순물 농도의 바람직한 범위에 대해여 이하와 같이 말할 수 있다.
우선 바람직한 비소 인프라 도즈량 N 의 범위를 검토한다. 도 8 의 실험 결과에 관해서 설명한 바와 같이, 비소 인프라 도즈량 N 을 제로로 하면 실용화에 적합하지 않다. 한편 비소 인프라 도즈량 N 을 5 × 1012㎝-2 정도까지 많게 한 경우, 도 9 에서 설명한 바와 같이 전류 변화율이 감소하고 있기 때문에, 이보다 N 을 많게 하면 실용화에 적합하지 않다. 따라서, 비소 인프라 도즈량 N 은 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하의 범위이면 실용화가 가능하고 바람직하다.
다음으로, 도 10(a) 및 도 10(b) 에 나타내는 프로파일에 따르면, 저항 변화 영역 (32) 에 있어서의 비소 농도와 보론 농도의 차이가 가장 적은 X = 0.52 의 지점에 있어서의 비소 농도는 1.5 × 1017㎝- 3 이며, 보론 농도는 3.5 × 1017㎝- 3 이다. 이 농도의 대비로부터, 비소 농도가 보론 농도와 동일해지는 것은, 비소 인프라 도즈량을 대략 2.3 (= 3.5 ÷ 1.5) 배로 하였을 때이다. 도 10(a) 및 도 10(b) 는 비소 인프라 도즈량 N = 1 × 1012㎝- 2 의 경우이기 때문에, 비소 인프라 도즈량 N 이 2.3 × 1012㎝-2 보다 커지면, 저항 변화 영역 (32) 의 도전형은 P 형만으로부터 N 형을 포함하는 것으로 변화하는 것으로 추측된다. 따라서, 비소 인프라 도즈량 N 이 2.3 × 1012㎝-2 이하의 경우, 저항 변화 영역 (32) 의 도전 형은 여전히 P 형뿐이라고 추측된다. 여기서 도 9 의 시뮬레이션 결과를 고려하면, 비소 인프라 도즈량 N 이 작은 쪽이 전류 변화율이 크기 때문에, 저항 변화 영역 (32) 의 도전형이 P 형만으로 되어 있는 경우에는, 저항 변화 영역 (32) 의 도전형이 N 형을 포함하는 것이 되어 있는 경우보다 큰 전류 변화율을 얻을 수 있다. 따라서, 비소 인프라 도즈량 N 이 1 × 1012㎝-2 이상 2.3 × 1012㎝-2 이하의 범위이면, 저항 변화 영역 (32) 의 전부를 P 형으로 할 수 있고, 또한 보다 큰 전류 변화율을 얻을 수 있기 때문에, 보다 바람직하다.
다음으로, 상기 바람직한 인프라 도즈량 N 의 범위에 대응하는 저항 변화 영역 (32) 의 도전형 및 불순물 농도를 검토한다. 우선, 비소 인프라 도즈량 N 이 1 × 1012㎝- 2 인 경우에는, 도 10(a), 도 10(b) 로부터, 저항 변화 영역 (32) 의 전부가 P 형이며, 그 불순물 농도는 5 × 1017㎝-3 이하이다. 한편, 비소 인프라 도즈량 N 이 5 × 1012㎝- 2 인 경우에는, 도 11(a), 도 11(b) 로부터, 저항 변화 영역 (32) 은 P 형의 영역과 및 N 형의 영역의 양쪽 모두를 포함하고, 그 불순물 농도는 P 형 및 N 형 중 어느 영역에 있어서도 5 × 1017㎝-3 이하이다. 따라서, 비소 인프라 도즈량 N 이 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하의 범위에 있어서는, 저항 변화 영역 (32) 의 도전형이 P 형, N 형의 어느 경우에나, 그 불순물 농도는 5 × 1017㎝-3 이하이다.
이상으로부터, 저항 변화 영역 (32) 의 도전형이 P 형, N 형의 어느 경우에나, 그 불순물 농도는 5 × 1017㎝-3 이하인 경우가, 실용화가 가능하고 바람직하다.
또, 상기 서술한 바와 같이 저항 변화 영역 (32) 의 전부가 P 형이 되어 있는 경우에는, 저항 변화 영역 (32) 의 일부가 N 형이 되어 있는 경우보다 큰 전류 변화율을 얻을 수 있어 바람직하다. 따라서, 저항 변화 영역 (32) 의 전부가 P 형이며, 한편 그 불순물 농도가 5 × 1017㎝-3 이하이면, 보다 큰 전류 변화율을 얻을 수 있기 때문에, 보다 바람직하다.
(저항 변화 영역과 LDD 영역의 비교)
메모리 셀 영역 (2) 의 메모리 셀 (20) 의 저항 변화 영역 (30 및 32) 은 이상과 같은 구조 및 제조 방법에 의한 것이지만, 주변 영역 (5) 의 주변 트랜지스터 (50) 의 LDD 영역 (60 및 62) 과의 비교에서 그 특징을 정리하면, 이하에 설명하는 바와 같이 하는 것이 바람직하다고도 말할 수 있다.
우선, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 의 불순물 농도는, 주변 영역 (5) 의 LDD 영역 (60 및 62) 의 불순물 농도보다 낮게 하는 것이 바람직하다. 즉, 상기한 바와 같이 메모리 셀 영역 (2) 의 저항 변화 영역 (30) 은 P 형 또는 N 형의 5 × 1017㎝-3 이하로 하는 것이 바람직한데 반하여, 주변 영역 (5) 의 LDD 영역 (30 및 32) 의 불순물 농도는, 1 × 1018㎝-3 이상 1 × 1019㎝-3 이하로 하는 것이 바람직하기 때문이다.
또, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 의 깊이는, 주변 영역 (5) 의 LDD 영역 (60 및 62) 의 깊이보다 얕게 하는 것이 바람직하다. 즉, 저항 변화 영역 (30 및 32) 및 LDD 영역 (60 및 62) 의 깊이는 도입하는 이온 (불순물) 의 종류, 이온 주입 에너지 및 인프라 도즈량에 의해 정해지는 것이지만, 상기한 바와 같이 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 은, 비소를 이온 주입 에너지 30keV, 인프라 도즈량 N 을 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하의 조건에서 이온 주입함으로써 형성하는 것이 바람직하다. 한편, 주변 영역 (5) 의 LDD 영역 (60 및 62) 은, 인을 이온 주입 에너지 20keV, 인프라 도즈량 2.0 × 1013㎝- 2 의 조건에서 이온 주입함으로써 형성하고 있다. 이 조건에서 저항 변화 영역 (30 및 32) 그리고 LDD 영역 (60 및 62) 을 형성한 경우, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 의 깊이는, 주변 영역 (5) 의 LDD 영역 (60 및 62) 의 깊이보다 얕아진다. 따라서, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 의 깊이는, 주변 영역 (5) 의 LDD 영역 (60 및 62) 의 깊이보다 얕게 하는 것이 바람직하다고 할 수 있다.
또, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 을 형성하기 위해서 도입되는 불순물은, 주변 영역 (5) 의 LDD 영역 (60 및 62) 을 형성하기 위해서 도입되는 불순물보다 질량이 무거운 원소를 사용하는 것이 바람직하다. 즉, 상기한 바와 같이 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 은, 비소 또는 안티몬을 이온 주입법에 의해 도입하는 것이 바람직한 것에 반하여, 주변 영역 (5) 의 저항 변화 영역 (30 및 32) 의 불순물 농도는, 인을 이온 주입법에 의해 도입하는 것이 바람직하기 때문이다.
또, 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 은, 주변 영역 (5) 의 주변 트랜지스터 (50) 의 LDD 영역 (60 및 62) 을 형성하기 위한 인프라 도즈량보다 작은 인프라 도즈량에 의해 형성하는 것이 바람직하다. 즉, 상기한 바와 같이 메모리 셀 영역 (2) 의 저항 변화 영역 (30 및 32) 을 형성할 때의 인프라 도즈량 N 은, 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하로 하는 것이 바람직한데 반하여, 주변 영역 (5) 의 LDD 영역 (60 및 62) 을 형성할 때의 인프라 도즈량은 2 × 1013㎝-2 이기 때문이다.
(2) 제 2 실시 형태
본 발명의 제 2 실시 형태에 관련된 메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성 메모리의 구조 및 제조 방법을 도 12 를 사용하여 설명한다. 이 제 2 실시 형태에 관련된 메모리 셀 (120) 은, 제 1 실시 형태의 메모리 셀 (20) 의 저항 변화 영역 (30 및 32) 아래에, 채널 영역 (28) 보다 약간 높은 농도의 P 형 불순물을 함유하는 포켓층 (134) 을 구비하는 것을 특징으로 한다. 따라서, 제 2 실시 형태의 반도체 불휘발성 메모리 셀은, 그러한 메모리 셀 (120) 을 갖는 반도체 불휘발성 메모리이다. 또한, 제 1 실시 형태의 메모리 셀 및 반도체 불휘발성 메모리의 구조 및 제조 방법에 있어서 설명한 구성 요소와 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 그 설명을 생략한다.
(반도체 불휘발성 메모리의 구조)
제 2 실시 형태에 관련된 반도체 불휘발성 메모리의 구조는, 메모리 셀 (120) 의 구조에 제 1 실시 형태와 상이한 점이 있는 것 외에는, 도 1 로 나타낸 제 1 실시 형태의 반도체 불휘발성 메모리 (100) 의 구조와 동일하기 때문에, 여기에서는 그 설명을 생략한다.
도 13 은, 제 2 실시 형태에 관련된 메모리 셀 (120) 의 확대도이다.
저항 변화 영역 (30 및 32) 아래에, 채널 영역 (28) 보다 약간 높은 농도의 P 형 불순물을 함유하는 포켓층 (134) 을 구비하고 있다. 그 이외에는 제 1 실시 형태의 메모리 셀 (20) 과 동일하기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 저항 변화 영역 (30 및 32) 아래에 포켓층 (134) 을 구비함으로써, 기입시에 드레인 영역 (36; 소스 영역 (34) 측에 기입하는 경우에는, 소스 영역 (34)) 근방에서의 전계를 강하게 하여 기입을 빠르게 할 수 있다.
(제조 방법)
다음으로, 제 2 실시 형태에 관련된 반도체 불휘발성 메모리의 제조 방법을 설명한다.
제 2 실시 형태에 관련된 반도체 불휘발성 메모리의 제조 방법은, 제 1 실시 형태에 관련된 반도체 불휘발성 메모리 (100) 의 제조 공정 중, 메모리 셀 영역 (2) 의 액티브 영역 (10) 에 저항 변화 영역 (30 및 32) 을 형성하는 공정 (도 6(e)) 의 다음에, 포켓층 (134) 을 형성하는 공정을 추가하는 것을 특징으로 한다. 그 이외에는 제 1 실시 형태에 관련된 반도체 불휘발성 메모리 (100) 의 제조 방법 과 동일하다.
즉, 메모리 셀 영역 (2) 의 액티브 영역 (10) 에 N 형 불순물을 이온 주입법에 의해 도입한 후, 레지스트 마스크 (92) 를 제거하지 않고 , 게이트 전극 (26) 및 레지스트 마스크 (92) 를 마스크로서 P 형 불순물인 보론 (B) 을 이온 주입법에 의해 도입한다. 이온 주입 에너지는 40keV, 인프라 도즈량은 1 × 1013㎝-2 이다. 이와 같이, 보론을 40keV 의 에너지로 도입한 경우, 반도체 기판 (1) 표면으로부터 반도체 기판 (1) 내부로의 비정 거리는 0.12㎛ 가까이에 있기 때문에, 저항 변화 영역 (30 및 32) 에 지나치게 영향을 주지않고 포켓층 (134) 을 형성할 수 있다. 그리고 그 후, 레지스트 마스크 (92) 를 제거하고, 주변 영역 (5) 의 액티브 영역 (10) 에 LDD 영역 (60 및 62) 을 형성하는 공정이 행하여진다. 이후에는, 제 1 실시 형태에 관련된 반도체 불휘발성 메모리 (100) 의 제조 방법과 동일하다 (도 6(f) 내지 도 7(j)).
또한, 보론 대신에 동일하게 P 형 불순물인 인듐 (In) 을 이온 주입법에 의해 도입함으로써 포켓층 (134) 을 형성해도 된다. 인듐은, 보론의 10 배 정도의 질량이 있기 때문에, 보다 불순물 농도가 높은 P 형의 포켓층 (134) 을 형성할 수 있다. 이 때문에, 보다 급준한 농도 프로파일을 만들 수 있으므로, 기입 전후의 판독 출력 전류차를 보다 크게 할 수 있다.
본 발명에 의하면, 기입 전후에 있어서의 판독 출력 전류차를 충분히 크게 할 수 있다.

Claims (18)

  1. 반도체 기판 상에 제 1 게이트 절연막을 통하여 형성된 제 1 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역;
    상기 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 상기 저항 변화 영역의 불순물 농도는 상기 제 1 채널 영역보다 낮고, 상기 불순물 농도는 5 × 1017㎝-3 이하인 상기 저항 변화 영역;
    상기 저항 변화 영역의 양측에 형성된, 상기 채널 영역과는 역도전형의 제 1 고농도 불순물 영역; 및
    상기 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 저항 변화 영역은, 상기 제 1 채널 영역과 동일 도전형인 것을 특징으로 하는 메모리 셀.
  3. 제 1 항에 있어서,
    상기 저항 변화 영역은, 불순물로서 비소가 도입되어 형성된 것을 특징으로 하는 메모리 셀.
  4. 제 1 항에 있어서,
    상기 저항 변화 영역은, 불순물로서 안티몬이 도입되어 형성된 것을 특징으로 하는 메모리 셀.
  5. 제 1 항에 있어서,
    상기 저항 변화 영역의 아래에, 상기 제 1 채널 영역과 동일 도전형이고, 상기 채널 영역보다 불순물 농도가 높은 포켓층이 형성되어 있는 것을 특징으로 하는 메모리 셀.
  6. 제 5 항에 있어서,
    상기 포켓층은, 불순물로서 보론이 도입되어 형성된 것을 특징으로 하는 메모리 셀.
  7. 제 5 항에 있어서,
    상기 포켓층은, 불순물로서 인듐이 도입되어 형성된 것을 특징으로 하는 메모리 셀.
  8. 메모리 셀을 갖는 메모리 셀 영역과, 주변 트랜지스터를 갖는 주변 영역을 갖는 반도체 불휘발성 메모리로서,
    상기 메모리 셀은,
    반도체 기판 상에 제 1 절연막을 통하여 형성된 제 1 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역;
    상기 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 상기 저항 변화 영역의 불순물 농도는 상기 제 1 채널 영역보다 낮은 상기 저항 변화 영역;
    상기 저항 변화 영역의 양측에 형성된, 상기 제 1 채널 영역과는 역도전형의 제 1 고농도 불순물 영역; 및
    상기 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있고,
    상기 주변 트랜지스터는,
    상기 반도체 기판 상에 제 2 게이트 절연막을 통하여 형성된 제 2 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 2 게이트 전극과 대향하는 위치에 형성된 제 2 채널 영역;
    상기 제 2 채널 영역의 양측에 형성되는 LDD 영역; 및
    상기 LDD 영역의 양측에 형성된, 상기 제 2 채널 영역과는 역도전형의 제 2 고농도 불순물 영역을 구비하고 있고,
    상기 저항 변화 영역의 불순물 농도는, 상기 LDD 영역의 불순물 농도보다 낮 은 것을 특징으로 하는 반도체 불휘발성 메모리.
  9. 제 8 항에 있어서,
    상기 저항 변화 영역의 불순물 농도는 5 × 1017㎝-3 이하인 것을 특징으로 하는 반도체 불휘발성 메모리.
  10. 메모리 셀을 갖는 메모리 셀 영역과, 주변 트랜지스터를 갖는 주변 영역을 갖는 반도체 불휘발성 메모리로서,
    상기 메모리 셀은,
    반도체 기판 상에 제 1 절연막을 통하여 형성된 제 1 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역;
    상기 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 상기 저항 변화 영역의 불순물 농도는 상기 제 1 채널 영역보다 낮은 상기 저항 변화 영역;
    상기 저항 변화 영역의 양측에 형성된, 상기 제 1 채널 영역과는 역도전형의 제 1 고농도 불순물 영역; 및
    상기 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있고,
    상기 주변 트랜지스터는,
    상기 반도체 기판 상에 제 2 게이트 절연막을 통하여 형성된 제 2 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 2 게이트 전극과 대향하는 위치에 형성된 제 2 채널 영역;
    상기 제 2 채널 영역의 양측에 형성되는 LDD 영역; 및
    상기 LDD 영역의 양측에 형성된, 상기 제 2 채널 영역과는 역도전형의 제 2 고농도 불순물 영역을 구비하고 있으며,
    상기 저항 변화 영역의 깊이는, 상기 LDD 영역의 깊이보다 얕은 것을 특징으로 하는 반도체 불휘발성 메모리.
  11. 메모리 셀을 갖는 메모리 셀 영역과, 주변 트랜지스터를 갖는 주변 영역을 갖는 반도체 불휘발성 메모리로서,
    상기 메모리 셀은,
    반도체 기판 상에 제 1 절연막을 통하여 형성된 제 1 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역;
    상기 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 상기 저항 변화 영역의 불순물 농도는 상기 제 1 채널 영역보다 낮은 상기 저항 변화 영역;
    상기 저항 변화 영역의 양측에 형성된, 상기 제 1 채널 영역과는 역도전형의 제 1 고농도 불순물 영역; 및
    상기 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있고,
    상기 주변 트랜지스터는,
    상기 반도체 기판 상인 제 2 게이트 절연막을 통하여 형성된 제 2 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 2 게이트 전극과 대향하는 위치에 형성된 제 2 채널 영역;
    상기 제 2 채널 영역의 양측에 형성되는 LDD 영역; 및
    상기 LDD 영역의 양측에 형성된, 상기 제 2 채널 영역과는 역도전형의 제 2 고농도 불순물 영역을 구비하고 있으며,
    상기 저항 변화 영역을 형성하기 위해서 도입되는 불순물은, 상기 LDD 영역을 형성하기 위해서 도입되는 불순물보다 무거운 원소가 사용되는 것을 특징으로 하는 반도체 불휘발성 메모리.
  12. 메모리 셀을 갖는 메모리 셀 영역과 주변 트랜지스터를 갖는 주변 영역을 갖는 반도체 불휘발성 메모리로서,
    상기 메모리 셀은,
    반도체 기판 상에 제 1 절연막을 통하여 형성된 제 1 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 1 게이트 전극과 대향하는 위치에 형성된 제 1 채널 영역;
    상기 제 1 채널 영역의 양측에 형성되는 저항 변화 영역으로서, 상기 저항 변화 영역의 불순물 농도는 상기 제 1 채널 영역보다 낮은 상기 저항 변화 영역;
    상기 저항 변화 영역의 양측에 형성된, 상기 제 1 채널 영역과는 역도전형의 제 1 고농도 불순물 영역; 및
    상기 저항 변화 영역 상에 형성되어 있고, 전하의 축적이 가능한 전하 축적부를 구비하고 있고,
    상기 주변 트랜지스터는,
    상기 반도체 기판 상에 제 2 게이트 절연막을 통하여 형성된 제 2 게이트 전극;
    상기 반도체 기판의 표층 영역으로서, 또한 상기 제 2 게이트 전극과 대향하는 위치에 형성된 제 2 채널 영역;
    상기 제 2 채널 영역의 양측에 형성되는 LDD 영역; 및
    상기 LDD 영역의 양측에 형성된, 상기 제 2 채널 영역과는 역도전형의 제 2 고농도 불순물 영역을 구비하고 있고,
    상기 저항 변화 영역은, 상기 LDD 영역을 형성하기 위한 인프라 도즈량보다 적은 인프라 도즈량에 의해 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리.
  13. 반도체 기판 상에 제 1 게이트 절연막을 통하여 제 1 게이트 전극을 형성하는 공정;
    상기 제 1 게이트 전극을 마스크로서, 상기 반도체 기판과는 역도전형의 제 1 불순물을 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하의 인프라 도즈량으로 반도체 기판의 표층 영역에 도입함으로써, 상기 제 1 게이트 전극 아래 이외의 반도체 기판의 표층 영역에 저항 변화 영역을 형성하는 공정;
    상기 제 1 게이트 전극 측면에, 사이드월 및 전하 축적부를 형성하는 공정; 및
    상기 제 1 게이트 전극 및 상기 사이드월을 마스크로서 상기 반도체 기판과는 역도전형의 제 2 불순물을 반도체 기판의 표층 영역에 도입함으로써, 상기 제 1 게이트 전극 아래 및 상기 사이드월 아래 이외의 반도체 기판의 표층 영역에 제 1 고농도 불순물 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  14. 반도체 기판 상에 제 1 게이트 절연막을 통하여 제 1 게이트 전극을 형성하는 공정;
    상기 제 1 게이트 전극을 마스크로서, 상기 반도체 기판과는 역도전형의 제 1 불순물을 1 × 1012㎝-2 이상 2.3 × 1012㎝-2 이하의 인프라 도즈량으로 반도체 기판의 표층 영역에 도입함으로써, 상기 제 1 게이트 전극 아래 이외의 반도체 기판의 표층 영역에 저항 변화 영역을 형성하는 공정;
    상기 제 1 게이트 전극 측면에, 사이드월 및 전하 축적부를 형성하는 공정; 및
    상기 제 1 게이트 전극 및 상기 사이드월을 마스크로서 상기 반도체 기판과는 역도전형의 제 2 불순물을 반도체 기판의 표층 영역에 도입함으로써, 상기 제 1 게이트 전극 아래 및 상기 사이드월 아래 이외의 반도체 기판의 표층 영역에 제 1 고농도 불순물 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 불순물은 비소인 것을 특징으로 하는 메모리 셀의 제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 불순물은 안티몬인 것을 특징으로 하는 메모리 셀의 제조 방법.
  17. 메모리 셀 영역과 주변 영역을 갖는 반도체 기판을 준비하는 공정;
    상기 메모리 셀 영역의 상기 반도체 기판 상에 제 1 게이트 절연막을 통하여 제 1 게이트 전극을 형성함과 동시에, 상기 주변 영역의 상기 반도체 기판 상에 제 2 게이트 절연막을 통하여 제 2 게이트 전극을 형성하는 공정;
    상기 메모리 셀 영역 이외의 영역에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크 및 상기 제 1 게이트 전극을 마스크로서, 상기 반도체 기판과는 역도전형의 제 1 불순물을 1 × 1012㎝-2 이상 5 × 1012㎝-2 이하의 인프라 도 즈량으로 상기 반도체 기판의 표층 영역에 도입함으로써, 상기 메모리 셀 영역의 상기 제 1 게이트 전극 아래 이외의 상기 반도체 기판의 표층 영역에 저항 변화 영역을 형성하는 공정;
    상기 주변 영역 이외의 영역에 제 2 레지스트 마스크를 형성하고, 상기 제 2레지스트 마스크 및 상기 제 2 게이트 전극을 마스크로서, 상기 반도체 기판과는 역도전형의 제 2 불순물을 상기 반도체 기판의 표층 영역에 도입함으로써, 상기 주변 영역의 상기 제 2 게이트 전극 아래 이외의 상기 반도체 기판의 표층 영역에 LDD 영역을 형성하는 공정;
    상기 메모리 셀 영역 이외의 영역에 제 3 레지스트 마스크를 형성하고, 상기 제 3 레지스트 마스크, 상기 제 1 게이트 전극 및 상기 제 1 사이드월을 마스크로서, 상기 반도체 기판과는 역도전형의 제 3 불순물을 반도체 기판의 표층 영역에 도입함으로써, 상기 제 1 게이트 전극 아래 및 상기 제 1 사이드월 아래 이외의 상기 반도체 기판의 표층 영역에 제 1 고농도 불순물 영역을 형성하는 공정; 및
    상기 주변 영역 이외의 영역에 제 4 레지스트 마스크를 형성하고, 상기 제 4 레지스트 마스크, 상기 제 2 게이트 전극 및 상기 제 2 사이드월을 마스크로서 상기 반도체 기판과는 역도전형의 제 4 불순물을 상기 반도체 기판의 표층 영역에 도입함으로써, 상기 제 2 게이트 전극 아래 및 상기 제 2 사이드월 아래 이외의 상기 반도체 기판의 표층 영역에 제 2 고농도 불순물 영역을 형성하는 공정을 구비하는 것을 특징으로 하는, 반도체 불휘발성 메모리 셀의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 불순물은 상기 제 2 불순물보다 무거운 원소인 것을 특징으로 하는, 반도체 불휘발성 메모리의 제조 방법.
KR1020060091349A 2005-09-30 2006-09-20 메모리 셀 및 그 메모리 셀을 갖는 반도체 불휘발성메모리의 구조 KR101422277B1 (ko)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622349B2 (en) * 2005-12-14 2009-11-24 Freescale Semiconductor, Inc. Floating gate non-volatile memory and method thereof
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009049097A (ja) * 2007-08-16 2009-03-05 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法
US20090179256A1 (en) * 2008-01-14 2009-07-16 Sung-Bin Lin Memory having separated charge trap spacers and method of forming the same
US20090189212A1 (en) * 2008-01-30 2009-07-30 Spansion Llc Electronic device having a doped region with a group 13 atom
JP5469893B2 (ja) * 2009-03-26 2014-04-16 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US8835297B2 (en) * 2013-01-25 2014-09-16 Macronix International Co., Ltd. Fabricating method of non-volatile memory structure
JP6069054B2 (ja) * 2013-03-19 2017-01-25 株式会社フローディア 不揮発性半導体記憶装置
CN106328504B (zh) * 2015-06-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108630740B (zh) * 2017-03-16 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
US6670240B2 (en) * 2001-08-13 2003-12-30 Halo Lsi, Inc. Twin NAND device structure, array operations and fabrication method
KR100720899B1 (ko) * 2001-11-21 2007-05-25 샤프 가부시키가이샤 반도체 기억장치, 그 동작방법, 및 휴대전자기기
JP2004104009A (ja) * 2002-09-12 2004-04-02 Fujitsu Ltd 半導体装置及びその製造方法
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2004342767A (ja) * 2003-05-14 2004-12-02 Sharp Corp 半導体記憶装置及び半導体装置、並びに携帯電子機器
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2005064295A (ja) * 2003-08-14 2005-03-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法、及びこの半導体不揮発性メモリからの情報の読み出し方法

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