CN100547787C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括：p型硅衬底；形成在该硅衬底中的浅n阱；形成在该硅衬底中的浅n阱旁边的浅p阱；以及形成在该硅衬底中的浅p阱旁边的深n阱，并且该深n阱比该浅p阱深。此外，在该硅衬底中的浅p阱和深n阱之间形成有深p阱，该深p阱比该浅p阱深。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在诸如LSI的半导体器件中，多个MOS晶体管整体地形成在半导体衬底上。然而，所有MOS晶体管的工作电压很少会相同。通常，均在高电压下工作的MOS晶体管(高电压MOS晶体管)和均在低工作电压下工作的MOS晶体管(低电压MOS晶体管)嵌入硅衬底中。
作为这种半导体器件的实例，图1示出嵌入有非易失性存储器和逻辑电路的半导体器件的结构图。
如图1所示，在这种半导体器件中，在单元区1中形成多个闪存单元FL，其作为非易失性存储器单元。此外，在上述单元区1周围形成行选择电路2、列选择电路3、读出放大器4以及升压电路5，以作为逻辑电路。因而，每个存储器单元FL可由均连接到行选择电路2的字线WLi(i＝0，1，2，…)之一和均连接到列选择电路3的位线BLj(j＝0，1，2，…)之一选取。
通过将高电压例如5V施加到由列选择电路3选取的BL以及将高电压例如9V施加到由行选择电路2选取的WL，对每个存储器单元进行编程。
另一方面，通过将高电压例如10V施加到衬底以及将高电压例如-10V施加到WL，对存储器单元进行擦除。这时，施加到衬底的高电压例如10V经过正向偏置的漏结也被施加到所有的BL。
因此，行选择电路2和列选择电路3二者均由高电压晶体管形成。
相比之下，从每个单元读取信息的读出放大器4由工作在大约1.2V的低电压下的低电压MOS晶体管形成。
以这种方式，嵌入有非易失性存储器和逻辑电路的半导体器件具有如下结构：其中，嵌入高电压晶体管和低电压晶体管。
图2示出了上述半导体器件的更详细结构。图2的实例示出了闪存单元FL1和FL3未被选取、而闪存单元FL2被选取的状态。
图3为如上所述安装有高电压晶体管和低电压晶体管的半导体器件的横截面图。
在图3的实例中，由元件隔离绝缘膜11在p型硅衬底10中限定晶体管形成区。如图中所示，在每个晶体管形成区中形成第一n阱12、p阱13以及第二n阱14。
此外，在这些阱12至14上形成栅电极15，并且栅极绝缘膜夹在这些阱12至14与栅电极15之间。而且，在栅电极15旁边分别形成第一p型源极/漏极区18、n型源极/漏极区19以及第二p型源极/漏极区17。
因此，低电压p型MOS晶体管TRp(低)、低电压n型MOS晶体管TRn(低)以及高电压p型MOS晶体管TRp(高)分别由成对的栅电极15和对应的源极/漏极区17至19构成。
在高电压p型MOS晶体管TRp(高)中，高电压被施加到第二p型源极/漏极区17。因此，在第二p型源极/漏极区17与p型硅衬底10之间容易发生击穿现象(punch through)。
在第二n阱14浅的情况下可经常观测到击穿现象。
因此，第二n阱14一般形成得较深。
相比之下，如果第一n阱12和p阱13形成得较深，其中分别形成低电压MOS晶体管TRp(低)和TRn(低)，则各个阱中的杂质沿横向扩展。这使得例如第一p型源极/漏极区18与n型源极/漏极区19之间的距离难以缩短。从而，引起难以减小半导体器件尺寸的问题。为此，第一n阱12和p阱13一般形成为比第二n阱14浅。
然而，如果用于低电压晶体管的阱12和13比用于高电压晶体管的阱14浅，如图3所示，沿着路径P形成的寄生NPN双极晶体管成为严重问题。
图4为示出在p型硅衬底10和第一n阱12二者都设置为地电势(0V)并将高电压(10V)施加到第二n阱14的情况下，电子沿着路径P的电势高度的示意图。
如图4所示，由于起到寄生NPN双极晶体管的基极作用的p型硅衬底10的杂质浓度较低，因此使得第一n阱12与衬底10之间形成的势垒的高度V降低。因此，即使只有小基极电流IB流过，衬底10中的电子也会减少。从而，如虚线所示，电势降低，因此引起大集电极电流IC从第二n阱14流到第一n阱12。
因此，NPN双极晶体管的电流放大系数β(＝IC/IB)变得非常大，从而容易发生闩锁效应(latch-up)。闩锁效应是过量电流经由路径P在n阱12和14之间流过的现象。
这种问题在具有图5所示横截面结构的半导体器件中也会产生。
这种半导体器件是通过使第一n阱12的深度大于图4所示实例中的n阱深度，并在第一n阱12上形成高电压p型MOS晶体管TRp(高)而形成的。除此之外，该半导体器件具有与图4所示实例的半导体器件相同的结构。
在这种半导体器件中，也存在沿着路径P容易发生闩锁效应的问题，其原因与图4中所述的原因相同。
在日本专利No.3564039的说明书和日本专利No.3117428的说明书中公开了如下内容：通过在每个阱的端部形成导电类型与该阱相同的高浓度杂质层，能够抑制闩锁效应。
图6所示的结构是通过将上述高浓度杂质层应用于图5的半导体器件而获得的。
如图6所示，在这一实例中，按照日本专利No.3564039的说明书和日本专利No.3117428的说明书，在各个阱12至14的端部形成n型高浓度杂质层12a和14a以及p型高浓度杂质层13a。
然而，即使形成上述高浓度杂质层12a至14a时，NPN寄生双极晶体管的基极浓度仍然没有变化，而且仍然与图5的情况相同。从而，电子沿着路径P的电势高度依然较低。为此，沿着路径P仍然容易发生闩锁效应。
除此之外，在日本专利申请No.2003-273236的官方公报中也公开了与本发明相关的技术。
发明内容
根据本发明的一个方案，提供了一种半导体器件，其包括：第一导电类型的半导体衬底；第二导电类型的第一阱，其形成在该半导体衬底中，该第二导电类型是与该第一导电类型相反的类型；第一导电类型的第二阱，其形成在该半导体衬底中的第一阱旁边；以及第二导电类型的第三阱，其形成在该半导体衬底中的第二阱旁边，并且该第三阱比该第二阱深。此外，在该半导体器件中，在该半导体衬底中的第二与第三阱之间形成有第一导电类型的第四阱，该第四阱比该第二阱深。
在这种半导体器件中，NPN或PNP双极晶体管由第一阱、半导体衬底以及第三阱形成。在本发明中，第四阱较深地形成在第二阱与第三阱之间，并且第四阱的导电类型与半导体衬底的导电类型相同。因此，第四阱增加了上述寄生双极晶体管基极的杂质浓度。这使得可以抑制寄生双极晶体管的电流放大系数的增加。因此，可以防止寄生双极晶体管导通，从而抑制闩锁效应发生。
此外，在本发明中，使第三阱的深度比第一阱或第二阱的深度深。从而，可以使形成在第三阱中的MOS晶体管源极/漏极区与介于半导体衬底与第三阱间的p-n结之间的距离增大。因此，能够抑制使载流子在源极/漏极区与衬底之间不必要流动的击穿现象。
另一方面，第一阱或第二阱形成为具有比第三阱浅的深度。这使得第一阱或第二阱中的杂质难以沿横向扩散。从而，使半导体器件的尺寸减小成为可能。
此外，根据本发明的另一方案，提供了一种半导体器件的驱动方法，其包括：第一导电类型的半导体衬底；第二导电类型的第一阱，其形成在该半导体衬底中，该第二导电类型是与该第一导电类型相反的类型；第一导电类型的第二阱，其形成在该半导体衬底中的第一阱旁边；以及第二导电类型的第三阱，其形成在该半导体衬底中的第二阱旁边，该第三阱比该第二阱深。此外，在该半导体器件中，在该半导体衬底中的第二与第三阱之间形成有第一导电类型的第四阱，该第四阱比该第二阱深。另外，在该半导体器件中，施加到该第三阱上的电压绝对值大于施加到该第一阱上的电压绝对值或施加到该第二阱上的电压绝对值。
此外，根据本发明的再一方案，提供了一种半导体器件的制造方法。该方法包括以下步骤：在第一导电类型的半导体衬底中形成第二导电类型的第一阱，该第二导电类型是与该第一导电类型相反的类型；在该半导体衬底中的第一阱旁边形成第一导电类型的第二阱；在该半导体衬底中的第二阱旁边形成第二导电类型的第三阱，该第三阱比该第二阱深；以及在该半导体衬底中的第二与第三阱之间形成第一导电类型的第四阱，该第四阱比该第二阱深。
这里，在形成第四阱的步骤中，该第四阱形成为通过扩大该第三阱的外形获得的平面形状，从而使该第四阱围绕该第三阱。根据这一点，由于第四阱的设计数据可从第三阱的设计数据容易地获得，因此不需花费时间来设计第四阱。这使得可以产生用于形成抗蚀剂图案的光刻版的屏蔽图案，其中所述抗蚀剂图案用于分别注入杂质，并且抑制半导体器件的制造成本因形成第四阱而增加。
此外，在形成第四阱的步骤中，在该硅衬底中的第一阱旁边还形成第一导电类型的第五阱。在这种情况下，优选地，另外执行以下步骤：在第一阱和第五阱中分别形成具有互补金属氧化物半导体(CMOS)结构的MOS晶体管。由此，在形成第五阱的同时，形成第四阱，其中该第五阱用于具有CMOS结构的MOS晶体管，从而消减了形成第四阱的另外的新步骤。
附图说明
图1为根据传统实例的半导体器件的结构图；
图2为图1的半导体器件的更详细结构图；
图3为传统实例的半导体器件的横截面图，在该半导体器件中混合安装了高电压MOS晶体管和低电压MOS晶体管；
图4为示出了图3所示的半导体器件的电势高度的示意图；
图5为根据传统实例的另一半导体器件的横截面图；
图6为用于说明采用日本专利No.3564039和No.3117428中描述的现有技术不能抑制闩锁效应的横截面图；
图7A至7K为示出根据本发明第一实施例的半导体器件在制造期间的横截面图；
图8为根据本发明第一实施例的半导体器件中阱接触区的横截面图；
图9为示出根据本发明第一实施例的半导体器件的电势高度的示意图；
图10为根据本发明第二实施例的半导体器件的横截面图；
图11为根据本发明第三实施例的半导体器件的横截面图；
图12为示出根据本发明第三实施例的半导体器件的阱的平面布局的示意图；
图13为根据本发明第四实施例的半导体器件的横截面图；
图14为示出根据本发明第四实施例的半导体器件的阱的平面布局的示意图；以及
图15A至15W为示出根据本发明第五实施例的半导体器件在制造期间的横截面图。
具体实施方式
下面参照附图描述实施本发明的优选实施例。
(1)第一实施例
图7A至7K为示出根据本发明第一实施例的半导体器件在制造期间的横截面图。
首先，如图7A所示，在p型硅(半导体)衬底20中形成元件隔离沟槽20a。然后，在上述元件隔离沟槽20a中嵌入氧化硅膜，以作为元件隔离绝缘膜21。之后，在硅衬底20的上表面上形成厚度约为10nm的热氧化物膜22。
接下来，如图7B所示，在获得的硅衬底20的整个上表面上形成第一抗蚀剂图案25。然后，在使用第一抗蚀剂图案25作为掩模的同时，通过两步离子注入在硅衬底20中注入硼离子作为p型杂质，从而形成深p阱(第四阱)26。用于离子注入的条件没有特别限制。但在本实施例中，第一步离子注入采用以下条件：加速能为400keV，且剂量为1.5×1013cm-2。此外，第二步离子注入采用以下条件：加速能为100keV，且剂量为2×1012cm-2。
之后，除去第一抗蚀剂图案25。
接下来，如图7C所示，在硅衬底20的整个上表面上形成第二抗蚀剂图案27。然后，在使用第二抗蚀剂图案27作为掩模的同时，在硅衬底20中注入磷离子作为n型杂质。
通过上述离子注入，在深p阱26旁边形成深n阱(第三阱)28。此外，上述离子注入分两步执行。第一步离子注入采用以下条件：加速能为600keV，且剂量为1.5×1013cm-2。第二步离子注入采用以下条件：加速能为240keV，且剂量为3×1012cm-2。
在上述离子注入之后，除去第二抗蚀剂图案27。
接下来，如图7D所示，在获得的硅衬底20的整个上表面上形成第三抗蚀剂图案29。
之后，通过在加速能为240keV且剂量为3×1013cm-2的条件下进行离子注入，经由第三抗蚀剂图案29的窗口在获得的硅衬底20中注入硼离子作为p型杂质。从而，形成浅p阱(第二阱)30。
然后，除去第三抗蚀剂图案29。
接下来，如图7E所示，在获得的硅衬底20的整个上表面上形成第四抗蚀剂图案32。然后，在使用第四抗蚀剂图案32作为掩模的同时，在获得的硅衬底20中注入磷离子作为n型杂质。从而，在浅p阱30旁边形成浅n阱(第一阱)34。在这种情况下进行离子注入的条件没有特别限制，但本实施例采用如下条件：加速能为360keV，且剂量为3×1013cm-2。
在完成离子注入之后，除去第四抗蚀剂图案32。
接下来，如图7F所示，通过使用HF溶液的湿蚀刻，除去热氧化物膜22，其在上述各离子注入中用作穿通膜(through film)。由此，获得的硅衬底20的清洁表面露到外面。
接下来，描述获得图7G所示横截面结构所需的步骤。
首先，在衬底温度为850℃的氧化条件下，在获得的硅衬底20的上表面上形成厚度约为13nm的热氧化物膜。形成的热氧化物膜用作第一栅极绝缘膜35。
接下来，通过使用光刻技术和HF溶液的湿蚀刻，除去浅p阱30和浅n阱34上的第一栅极绝缘膜35。
之后，通过以850℃的温度加热硅衬底20，再次热氧化获得的硅衬底20的上表面。因此，在位于阱30和34上方的、获得的硅衬底20的上表面上形成厚度约为2.5nm的热氧化物膜。该热氧化物膜用作第二栅极绝缘膜36。此时，位于已形成的第一栅极绝缘膜35下方的获得的硅衬底20也被热氧化。因此，第一栅极绝缘膜35的厚度增加。
通过这两步热氧化，在获得的硅衬底20的上表面上形成厚的第一栅极绝缘膜35和薄的第二栅极绝缘膜36。
接下来，如图7H所示，在第一栅极绝缘膜35和第二栅极绝缘膜36上形成多晶硅膜。然后，通过将该多晶硅膜图案化，形成第一至第三栅电极37至39。
之后，在第二栅电极38两侧，在获得的硅衬底20中注入n型杂质离子，例如砷。从而，形成n型源极/漏极延伸区42。
此外，在第一栅电极37和第三栅电极39两侧，在获得的硅衬底20中注入硼离子作为p型杂质。从而在栅电极37旁边形成第一和第二p型源极/漏极延伸区41，并在栅电极39旁边形成第一和第二p型源极/漏极延伸区43。
需注意的是，上述n型杂质和p型杂质是通过使用抗蚀剂图案而有选择地注入的，抗蚀剂图案在图中没有示出。
接下来，描述获得图7I所示横截面结构所需的步骤。
首先，在获得的硅衬底20的整个上表面上形成绝缘膜。在本实施例中，使用CVD方法形成氧化硅膜作为绝缘膜。之后，对绝缘膜进行回蚀，从而分别在第一至第三栅电极37至39的两侧留下绝缘膜，作为绝缘侧壁45。
接下来，使用光刻技术和离子注入，在第二栅电极38两侧，在获得的硅衬底20中形成n型源极/漏极区48，并且分别在第一栅电极37和第三栅电极39两侧的、在获得的硅衬底20中形成第一p型源极/漏极区47和第二p型源极/漏极区49。
通过直到这里的步骤，在硅衬底20中形成低电压p型MOS晶体管TRp(低)、低电压n型MOS晶体管TRn(低)以及高电压p型MOS晶体管TRp(高)。
注意在本实施例以及以下的实施例中，高电压MOS晶体管是指工作电压比低电压MOS晶体管高的晶体管。也就是说，与低电压MOS晶体管相比，高电压MOS晶体管在栅极与衬底之间具有更高的电压，或者在源极与漏极之间具有更高的电压。
随后，通过使用溅射方法，在获得的硅衬底20的整个上表面上形成厚度约为8nm的钴膜。之后，对钴膜进行退火，以使钴膜与硅反应。然后，通过湿蚀刻除去元件隔离绝缘膜21等上的未反应钴膜。从而，在获得的硅衬底20的上表面上形成硅化钴层50，如图7J所示。
接下来，如图7K所示，通过使用CVD方法在获得的硅衬底20的整个上表面上形成厚度约为50nm的氮化硅膜，作为覆盖绝缘膜51。此外，在覆盖绝缘膜51上形成氧化硅膜，作为层间绝缘膜52。在获得的硅衬底20的平坦表面上，层间绝缘膜52的厚度约为1μm。之后，使用CMP方法抛光去除(polish)大约一半厚度的层间绝缘膜52。从而，将层间绝缘膜52的表面平坦化。
然后，分别将覆盖绝缘膜51和层间绝缘膜52图案化，从而形成接触孔。在接触孔中嵌入主要由钨制成的导电塞53。
图8示出了通过直到这里的步骤处理的第一至第三阱接触区CR1至CR3的横截面图。
这些区域CR1至CR3为分别用于将电压施加到浅n阱34、浅p阱30以及深n阱28的区域。如图中所示，在区域CR1和CR3中分别形成接触n型杂质扩散区48a，并且在区域CR2中形成接触p型杂质扩散区49a。这些区域48a和49a分别与上述n型源极/漏极区48和第二p型源极/漏极区49一起形成。
然后，通过在区域CR1至CR3中的每个区域形成的导电塞53，将电压独立地施加到每个阱28、30和34。在深n阱28上，形成高电压MOS晶体管TRp(高)。在这些电压中，施加到深n阱28上的电压例如为+10V或-10V。该电压的绝缘值大于分别施加到浅n阱34和浅p阱30上的电压的绝缘值(例如，0V或1.2V)，其中在浅n阱34和浅p阱30上分别形成低电压MOS晶体管TRp(低)和TRn(低)。
如上所述，完成根据本实施例的半导体器件的基本结构。
在上述实施例中，如图7K所示，同时存在分别具有不同深度的阱28、30和34。
其中，被施加高电压的n阱28形成得比其它阱30和34深。深n阱28的形成使得可以增大第二p型源极/漏极区49与介于n阱28与衬底20之间的p-n结之间的距离D。因此，能够抑制使载流子在源极/漏极区49与硅衬底20之间不必要流动的击穿现象。
与此相比，高电压没有被施加到p阱30和n阱34。因此，无需考虑这些阱的击穿，从而p阱30和n阱34可以形成得比n阱28浅。这些浅阱30和34的形成使得这些阱30和34中的杂质难以在衬底20中进行不必要地扩散。因此，通过将阱30和34的平面尺寸最小化能够减小半导体器件的尺寸。
如上所述，在本实施例中，考虑到诸如击穿和杂质扩散的问题，阱28、30和34的深度彼此不同。在这种结构中，沿着图7K所示的路径Q形成寄生NPN双极晶体管。
图9为示出在将浅n阱34设置为地电势并将高电压(10V)施加到深n阱28的情况下，电子沿着路径Q的电势高度的示意图。
在上述寄生NPN双极晶体管中，n阱28起到集电极的作用，而n阱34起到发射极的作用。
从而，基极由p型硅衬底20和p阱26构成。p型硅衬底20中的p型杂质浓度较低，而p阱26中的p型杂质浓度较高。因此，与基极仅由具有低杂质浓度的p型硅衬底构成的传统实例相比，在本实施例中基极的杂质浓度提高。这使得浅n阱34与衬底20之间形成的势垒的高度V增加。因此，基极电流IB的微小流动不会显著减少衬底20中的电子，并且不会使势垒降低。由此，能够抑制寄生NPN双极晶体管的电流放大系数β增加，从而抑制使大电流从浅n阱34流向深p阱28的闩锁效应。因此，能够提供具有高可靠性的半导体器件。
(2)第二实施例
图10为根据本实施例的半导体器件的横截面图。需注意的是，对于与第一实施例中所描述元件相同的元件在图10中以相同的附图标记表示，并且省略对它们的说明。
在第一实施例中，如图7K所示，仅在浅p阱30的一侧(深n阱28侧)形成深p阱26。
与此相比，在本实施例中，如图10所示，在浅p阱30的两侧均形成p阱26。此外，形成深n阱28以代替第一实施例的浅n阱34。此外，在n阱28上形成高电压p型MOS晶体管TRp(高)。
当如上所述在浅p阱30的两侧形成深p阱26时，两个深p阱26进一步增加沿着路径Q形成的寄生NPN双极晶体管的基极的杂质浓度。这使得上述双极晶体管的电流放大系数β更难以增加，从而有效地防止击穿现象。
(3)第三实施例
图11为根据本发明第三实施例的半导体器件的横截面图。需注意的是，对于与第一实施例中所描述元件相同的元件在图11中以相同的附图标记表示，并且省略对它们的说明。
本实施例与第二实施例的不同之处在于：在位于图11左侧的高电压p型MOS晶体管TRp(高)旁边形成高电压n型MOS晶体管TRn(高)，每个高电压晶体管具有互补金属氧化物半导体(CMOS)结构。此外，本实施例与第一实施例的不同之处在于：在位于图11右侧的高电压p型MOS晶体管TRp(高)旁边形成低电压p型MOS晶体管TRp(低)。
其中，高电压n型MOS晶体管TRn(高)主要由深p阱(第五阱)23、n型源极/漏极延伸区31、n型源极/漏极区24、第四栅电极33以及第一栅极绝缘膜35形成。
此外，低电压p型MOS晶体管TRp(低)主要由浅n阱(第六阱)55、p型源极/漏极延伸区57、p型源极/漏极区56、第五栅电极58以及第二栅极绝缘膜36形成。
另外，在浅n阱55与深n阱28之间形成隔离p阱54，以使这些阱电隔离。
需注意的是，图12为示出这些阱的平面布局的俯视图，而上述图11是对应于沿图12中的线I-I截取的横截面图。
在本发明中，隔离p阱54和深p阱23与第一实施例中描述的深p阱26同时形成。因此，在位于左侧的高电压p型MOS晶体管TRp(高)和高电压n型MOS晶体管TRn(高)均由CMOS结构构成的情况下，或者在位于右侧的高电压p型MOS晶体管TRp(高)和低电压p型MOS晶体管TRp(低)通过隔离p阱54彼此隔离的情况下，如同在第二实施例的情况下一样，不必执行用于形成深p阱26的另外的新步骤，沿着路径Q的闩锁效应能够得到抑制。
(4)第四实施例
图13为根据本发明的半导体器件的横截面图。需注意的是，对于与第三实施例中所描述元件相同的元件在图13中以相同的附图标记表示，并且省略对它们的说明。
此外，图14为示出半导体器件中这些阱的平面布局的俯视图，而上述图13为对应于沿图14中的线II-II截取的横截面图。
如图14所示，本实施例与第三实施例的不同之处在于：深p阱26和浅p阱30围绕深n阱28，从而可消减用于将深n阱28与浅n阱55电隔离的隔离p阱54(参见图12)。
在本实施例中，与第三实施例的情况相同，深p阱23与深p阱26也同时形成。因此，在位于图13左侧的高电压p型MOS晶体管TRp(高)和高电压n型MOS晶体管TRn(高)均由CMOS结构构成的情况下，无需增加用于形成深p阱26的步骤。
此外，与第三实施例相同，深p阱26使得可以抑制沿着路径Q的闩锁效应。
另外，如图14所示，由于深p阱26形成为围绕深n阱28，因此深p阱26的平面布局可以仅通过扩展深n阱28的外形即可获得。从而，深p阱26的设计数据可从深n阱28的设计数据容易地获得。由此，不需花费时间设计深p阱26。这使得可以容易地产生用于形成抗蚀剂图案的光刻版(图中未示出)的屏蔽图案，其中所述抗蚀剂图案用于有选择地注入杂质，从而防止半导体器件的制造成本因形成深p阱26而增加。
(5)第五实施例
图15A至15W为示出根据本发明第五实施例的半导体器件在制造期间的横截面图。
在本实施例中，制造场可编程门阵列(FPGA)。FPGA是通过结合闪存和逻辑电路而构成的。
首先，描述用于获得图15A所示的横截面结构的步骤。
最初，在限定了第一和第二外围电路区I和II以及单元区III的p型硅衬底60中形成STI元件隔离沟槽60a。在沟槽60a中形成氧化硅，以作为元件隔离绝缘膜61。之后，热氧化获得的硅衬底60的整个上表面，从而形成厚度约为10nm的热氧化膜。该热氧化膜用作牺牲(sacrificial)绝缘膜59。
需注意的是，硅衬底60的第二外围电路区II进一步细分为高电压晶体管形成区IIH、中间电压晶体管形成区IIM以及低电压晶体管形成区IIL。
随后，如图15B所示，在牺牲绝缘膜59上形成包括窗口62a的第一抗蚀剂图案62。经由窗口62a，单元区III和高电压晶体管形成区IIH中形成n型晶体管的一部分暴露于外界。经由窗口62a，第一外围电路区I的第一部分也暴露于外界。然后，经由窗口62a，在获得的硅衬底60中注入磷离子，其为n型杂质。从而，在获得的硅衬底60的较深部分中形成埋置的n型扩散层63。用于离子注入的条件没有特别限制，但本实施例采用以下条件：加速能为2MeV，且剂量为2×1013cm-2。
之后，除去第一抗蚀剂图案62。
接下来，如图15C所示，将光致抗蚀剂涂覆在牺牲绝缘膜59上，并通过对涂覆的光致抗蚀剂进行曝光和显影形成第二抗蚀剂图案58。第二抗蚀剂图案58包括窗口58a。经由窗口58，单元区III和高电压晶体管形成区IIH中形成n型MOS晶体管的一部分暴露于外界。经由窗口58a，第一外围电路区I的一部分也暴露于外界。
此外，在第二抗蚀剂图案58中，窗口58b形成在高电压晶体管形成区IIH与中间电压晶体管形成区IIM之间的交界处。另外，图中没有示出的另一窗口也形成在高电压晶体管形成区IIH与低电压晶体管形成区IIL之间的交界处。
然后，在使用第二抗蚀剂图案58作为掩模的同时，分别在以下条件下，在获得的硅衬底60中两次注入硼离子，其为p型杂质。第一次的条件是：加速能为400keV，且剂量为5×1013cm-2。第二次的条件是：加速能为100keV，且剂量为2×1012cm-2。从而，在获得的硅衬底60的较深部分中形成第一p阱64和第二p阱65。
在高电压晶体管形成区IIH中，形成具有高阈值电压的n型MOS晶体管和具有低阈值电压的n型MOS晶体管。在后的阈值电压被上述第一p阱64控制。
之后，除去第二抗蚀剂图案58。
随后，如图15D所示，在所有区域I至III中形成第三抗蚀剂图案67。第三抗蚀剂图案67包括窗口67a，该窗口67a位于高电压晶体管形成区IIH中将形成具有高阈值电压的n型MOS晶体管的部分上。第三抗蚀剂图案67还具有窗口67b，该窗口67b位于第二阱65上方。
然后，在使用第三抗蚀剂图案67作为掩模的同时，在加速能为100keV且剂量为6×1012cm-2的条件下，在获得的硅衬底60中注入硼离子，其为p型杂质。从而形成第三p阱68和第四p阱69。
在这些阱中，第三p阱68用于控制具有高阈值电压的n型MOS晶体管的阈值电压，该n型MOS晶体管随后将在高电压晶体管形成区IIH中形成。
之后，除去第三抗蚀剂图案67。
接下来，如图15E所示，在所有区域I至III中形成第四抗蚀剂图案71。第四抗蚀剂图案71包括窗口71a，该窗口71a位于包括高电压晶体管形成区IIH中将形成p型MOS晶体管的位置的部分上，以及包括埋置的n型扩散层63的端部的部分上。
然后，在使用第四抗蚀剂图案71作为掩模的同时，分别在以下条件下，在获得的硅衬底60中两次注入磷离子，其为n型杂质。第一次的条件是：加速能为600keV，且剂量为5×1013cm-2。第二次的条件是：加速能为240keV，且剂量为3×1012cm-2。从而，在获得的硅衬底60的较深部分形成第二n阱72。
之后，除去第四抗蚀剂图案71。
接下来，如图15F所示，在所有区域I至III中形成具有窗口75a的第五抗蚀剂图案75。窗口75a位于高电压晶体管形成区IIH中将形成具有高阈值电压的p型MOS晶体管的区域上。
然后，在使用第五抗蚀剂图案75作为掩模的同时，在加速能为240keV且剂量为6.5×1012cm-2的条件下，在获得的硅衬底60中注入磷离子，其为n型杂质。从而，形成第三n阱76。
第三n阱76用于控制具有高阈值的p型MOS晶体管的阈值电压，该p型MOS晶体管随后将在高电压晶体管形成区IIH中形成。
之后，除去第五抗蚀剂图案75。
随后，如图15G所示，在所有区域I至III中形成第六抗蚀剂图案79。该第六抗蚀剂图案79包括位于第一外围电路区I和单元区III上的窗口79a。然后，在使用第六抗蚀剂图案79作为掩模的同时，在加速能为40keV且剂量为6×1013cm-2的条件下，在获得的硅衬底60中注入硼离子，其为p型杂质。从而，形成第一p型杂质扩散区80。第一p型杂质扩散区80具有控制闪存单元的阈值电压的功能，该闪存单元随后将在单元区III中形成。
然后，除去第六抗蚀剂图案79。
通过直到这里的步骤，完成了设置在本实施例半导体器件中的多个高电压阱的形成。通过图中没有示出的阱接触区，电压被独立地施加到每个阱上。
接下来，描述用于获得图15H所示横截面结构的步骤。
首先，通过使用HF溶液的湿蚀刻除去牺牲绝缘膜59，从而使获得的硅衬底60的清洁表面暴露于外界。然后，在混合Ar和O2的气氛中将衬底温度设置为900至1050℃的条件下，通过热处理在获得的硅衬底60的上表面上形成厚度约为10nm的热氧化膜。该热氧化膜用作第一绝缘膜81。绝缘膜81将在后面成为闪存单元的隧道绝缘膜。
接下来，描述用于获得图15I所示横截面结构的步骤。
首先，利用将SiH4和PH3用作反应气体的低压CVD方法，在第一绝缘膜81上形成厚度约为90nm的多晶硅膜。该多晶硅膜被原位掺杂磷，并用作第一导电膜82。接下来，通过光刻将第一导电膜82图案化。从而，将第一导电膜膜82从第二外围电路区II除去。需注意的是，通过这次图案化，单元区III中的每个第一导电膜82均成为条形，并与字线的方向以直角相交。
随后，在第一导电膜82和第二外围电路区II中的第一绝缘膜81上，使用低压CVD方法依次形成厚度分别约为5nm和10nm的氧化硅膜和氮化硅膜。此外，在O2气氛中，在约为950℃的衬底温度下，氧化氮化硅膜的表面。从而，在氮化硅膜的表面上形成厚度约为5nm的氧化硅膜。由此，通过以该顺序堆叠氧化硅膜、氮化硅膜和氧化硅膜形成ONO膜。在整个表面上形成ONO膜作为第二绝缘膜83。
需注意的是，通过用于氧化ONO膜中氮化硅膜的热处理，并通过图15H中描述的用于形成第一绝缘膜81的热处理，在硅衬底60中形成的阱中的杂质扩散大约0.1μm至0.2μm以上。从而，阱的杂质分布变宽。
接下来，如图15J所示，在所有区域I至III中形成第七抗蚀剂图案84。第七抗蚀剂图案84包括窗口84a和84b，该窗口84a和84b分别位于在中间电压晶体管形成区IIM和低电压晶体管形成区IIL中均形成n型晶体管的部分上。
然后，在使用第七抗蚀剂图案84作为掩模并使用第一绝缘膜81和第二绝缘膜83作为穿通膜的同时，在加速能为150keV且剂量为3×1013cm-2的条件下，在获得的硅衬底60中注入硼离子，其为p型杂质。从而，在区域IIM和IIL中分别形成第五p阱70和第六p阱73。
之后，除去第七抗蚀剂图案84。
接下来，如图15K所示，在所有区域I至III中形成第八抗蚀剂图案86。第八抗蚀剂图案86包括窗口86a和86b，该窗口86a和86b分别位于此次在区域IIM和IIL中均形成p型MOS晶体管的部分上。此外，在使用第八抗蚀剂图案86作为掩模并使用第一绝缘膜81和第二绝缘膜83作为穿通膜的同时，在加速能为360keV且剂量为3×1013cm-2的条件下，在获得的硅衬底60中注入磷离子，其为n型杂质。从而，在区域IIM和IIL中分别较浅地形成第四n阱77和第五n阱78。
然后，除去第八抗蚀剂图案86。
接下来，描述用于获得图15L所示横截面结构的步骤。
首先，通过离子注入，在获得的硅衬底60中形成第二p型杂质扩散区85和第三p型杂质扩散区89以及第一n型杂质扩散区87和第二n型杂质扩散区91。杂质扩散区85、89、87和91分别用于调整MOS晶体管的阈值电压。需注意的是，图中没有示出的抗蚀剂图案被用于这次离子注入，以有选择地注入p型杂质和n型杂质。
随后，除去第二外围电路区II中的第一绝缘膜81和第二绝缘膜83，其曾用作离子注入的穿通膜。为了执行这一步骤，如图15L所示，在第二绝缘膜83上形成覆盖单元区III的第九抗蚀剂图案92。第九抗蚀剂图案92没有覆盖第一外围电路区I中第一导电膜82的接触区CR和第二外围电路区II，从而将接触区CR和第二外围电路区II暴露于外界。
接下来，在使用第九抗蚀剂图案92作为掩模的同时，通过蚀刻除去接触区CR上的第二绝缘膜83和第二外围电路区II中的第一绝缘膜81和第二绝缘膜83。这次蚀刻首先通过使用CH3和O2的混合气体作为蚀刻气体的等离子体蚀刻、然后通过使用HF溶液的湿蚀刻来进行。因此，第二绝缘膜83仅留在第一外围电路区I中除了第一导电膜82的接触区CR之外的区域和单元区III中。同时，第二外围电路区II中获得的硅衬底60暴露于外界。
然后，在通过氧灰化除去第九抗蚀剂图案92之后，通过湿处理，清洗获得的硅衬底60的上表面。
接下来，描述用于获得图15M所示横截面结构的步骤。
首先，通过采用衬底温度为850℃的氧化条件，热氧化在第二外围电路区II中暴露于外界的、获得的硅衬底60的上表面，直到厚度为13nm。这样形成的热氧化膜称为第三绝缘膜94。在此热氧化中，由热氧化膜制成的第三绝缘膜94还形成在第一导电膜82的接触区CR上，接触区CR没有被第二绝缘膜83覆盖而暴露于外界。
随后，在单元区III和高电压晶体管形成区IIH中形成第十抗蚀剂图案93。然后，在使用第十抗蚀剂图案93作为掩模的同时，以使用HF溶液的湿蚀刻方法通过蚀刻除去中间电压晶体管形成区IIM和低电压晶体管形成区IIL上的第三绝缘膜94。此外，在这次蚀刻中，位于第一导电膜82的接触区CR上的、由热氧化膜制成的第三绝缘膜94也被蚀刻，从而接触区CR暴露于外界。
之后，除去第十抗蚀剂图案93。
接下来，描述用于获得图15N所示横截面结构的步骤。
首先，通过采用在氧气氛中衬底温度约为850℃的氧化条件，热氧化在中间电压晶体管形成区IIM和低电压晶体管形成区IIL中暴露于外界的、获得的硅衬底60的上表面，直到厚度约为6nm。这样形成的热氧化膜称为第四绝缘膜96。第四绝缘膜96也形成在第一导电膜82的接触区CR上，如上述的第三绝缘膜94的情况。
接下来，在单元区III、高电压晶体管形成区IIH和中间电压晶体管形成区IIM中形成第十一抗蚀剂图案95。然后，在使用第十一抗蚀剂图案95作为掩模的同时，使用HF溶液进行湿蚀刻。从而，通过蚀刻除去接触区CR和低电压晶体管形成区IIL上的第四绝缘膜96。
之后，除去第十一抗蚀剂图案95。
接下来，描述用于获得图15O所示横截面结构的步骤。
首先，通过采用在氧气氛中衬底温度约为850℃的氧化条件，热氧化没有被第二至第四绝缘膜83、94和96覆盖的部分中的硅，直到厚度约为2.2nm。因此，在由多晶硅制成的第一导电膜82的接触区CR的上表面上和低电压晶体管形成区IIL中获得的硅衬底60的上表面上均形成厚度约为2.2nm的热氧化膜，作为第五绝缘膜97。第五绝缘膜97之一形成在第二绝缘膜83旁边。因此，第二绝缘膜83和第五绝缘膜97构成绝缘体99。
需注意的是，由于通过热氧化形成第五绝缘膜97，因此第三绝缘膜94和第四绝缘膜96的最终厚度分别为16nm和7nm。
之后，通过使用SiH4作为反应气体的低压CVD方法，在获得的硅衬底60的整个上表面上，形成厚度约为180nm的未掺杂多晶硅膜，作为第二导电膜100。
接下来，描述用于获得图15P所示横截面结构的步骤。
首先，将光致抗蚀剂涂覆在第二导电膜100上，并通过对涂覆的光致抗蚀剂进行曝光和显影形成第十二抗蚀剂图案101。然后，使用第十二抗蚀剂图案101作为蚀刻掩模，图案化第一绝缘膜82、第二绝缘膜100以及绝缘体99。上述图案化是在等离子体蚀刻室中进行的。Cl2和O2的混合气体用作由多晶硅制成的第一导电膜82和第二导电膜100的蚀刻气体。CH3和O2的混合气体用作构成绝缘体99的、由ONO膜制成的第二绝缘膜83的蚀刻气体。
由于上述图案化，第一外围电路区I上的第一导电膜82和第二导电膜100分别成为第一导体82a和第二导体100a。此外，单元区III上的第一导电膜82、第二导电膜100以及绝缘体99分别成为浮置栅极82d、控制栅极100d以及中间绝缘膜99d。同时，第二导电膜100保留在第二外围电路区II中。
之后，如图15Q所示，除去第十二抗蚀剂图案101。
然后，通过热氧化浮置栅极82d和控制栅极100d的各个侧表面，在这些侧表面上形成热氧化薄膜(未示出)。热氧化膜起到提高最终形成的闪存单元保持能力的作用。
接下来，描述用于获得图15R所示横截面结构的步骤。
首先，形成图中未示出的覆盖第二导电膜100的抗蚀剂图案。使用该抗蚀剂图案作为掩模，在获得的硅衬底60中注入As+离子作为n型杂质。离子注入的条件没有特别限制，但本实施例采用以下条件：例如，加速能为50keV且剂量为6.0×1014cm-2。由于上述离子注入，在第一导体82a的一侧形成第二n型源极/漏极延伸区102b，且在浮置栅极82d的两侧形成第三n型源极/漏极延伸区102c和第四n型源极/漏极延伸区102d。
之后，除去上述抗蚀剂图案。浮置栅极82d和控制栅极100d的侧表面被再次热氧化，从而形成图中没有示出的热氧化膜。
接下来，在整个上表面上形成氮化硅膜。然后，对该氮化硅膜进行回蚀。从而，氮化硅膜留在第二导体100a和浮置栅极82d的各个侧表面上，作为第一绝缘侧壁103。
接下来，如图15S所示，通过光刻，将第一外围电路区I上的第二导体100a和第二外围电路区II中的第二导电膜100图案化。从而，将第二导体100a的一部分从接触区CR除去，从而形成第一开口100b。同时，在第二外围电路区II中形成第一至第十栅电极100e至100n。第一至第十栅电极100e至100n是由图案化的第二导电膜100形成的。
随后，如图15T所示，在使用第一至第十栅电极100e至100n和图中没有示出的抗蚀剂图案作为掩模的同时，在获得的硅衬底60中注入n型杂质离子，例如As。从而，如图15T所示，形成第五至第十四n型源极/漏极延伸区102e至102n。类似地，在获得的硅衬底60中注入p型杂质离子，例如B。从而，如图15T所示，形成第一至第十p型源极/漏极延伸区102p至102y。需注意的是，使用图中没有示出的抗蚀剂图案进行上述离子注入中的n型杂质和p型杂质的选择性注入。在完成离子注入之后，除去抗蚀剂图案。
接下来，描述用于获得图15U所示横截面结构的步骤。
首先，使用CVD方法在整个上表面上形成氧化硅膜。然后，对该氧化硅膜进行回蚀，从而在第二导体100a、控制栅极100d以及第一至第十栅电极100e至100n的各个侧表面上形成第二绝缘侧壁104。随后，在上述回蚀处理之后，执行过蚀刻。从而，在第五绝缘膜97中形成第二开口99a。同时，除去第三至第五绝缘膜94、96和97，其形成在第二外围电路区II中不需要的部分上。
此外，通过上述回蚀过程，通过使用第二绝缘侧壁104作为掩模，将第一绝缘膜81图案化。从而，图案化的第一绝缘膜81保留在第一导体82a和浮置栅极82d下方，分别作为栅极绝缘膜81a和隧道绝缘膜81b。
此外，在第二外围电路区II中，通过使用第一至第十栅电极100e至100n作为掩模，将第三至第五绝缘膜94、96和97图案化。从而，保留这些绝缘膜，分别作为栅极绝缘膜94a至94d、96a和96b、以及97a至97d。
之后，形成第一至第十四n型源极/漏极区105a至105n以及第一至第十p型源极/漏极区105p至105y。如图15V所示，通过离子注入，使用第二绝缘侧壁104、控制栅极100d以及第一至第十栅电极100e至100n作为掩模。使用图中没有示出的抗蚀剂图案进行上述离子注入中的n型杂质和p型杂质的选择性注入。在完成离子注入之后，除去抗蚀剂图案。
通过直到这里的步骤，在高电压晶体管形成区IIH和低电压晶体管形成区IIL中分别形成n型MOS晶体管TRn(低Vth)和TRn(高Vth)以及p型MOS晶体管TRp(低Vth)和TRp(高Vth)。上述MOS晶体管用于构成逻辑电路，例如读出放大器。将表达“低Vth”和“高Vth”中的任一个分配给每个晶体管，并且该表达表示该晶体管的阈值电压大小为高或低。
当如上所述混合具有高阈值电压的晶体管和具有低阈值电压的晶体管时，使用具有低阈值电压的MOS晶体管，可使电路高速运行。此外，在待机(stand-by)时，通过保持具有低阈值电压的MOS晶体管处于截止状态并且改为使用具有高阈值电压的MOS晶体管，能够抑制待机期间产生的漏电流。
此外，在上述MOS晶体管中，形成在高电压晶体管形成区IIH中的晶体管为具有5-10V电压的高电压MOS晶体管，所述5-10V的电压被施加到栅电极。而且，形成在低电压晶体管形成区IIL中的晶体管为具有1.2V电压的低电压MOS晶体管。
然后，如图15U所示，在中间电压晶体管形成区IIM中形成n型MOS晶体管TRn和p型MOS晶体管TRp。在两个晶体管中，施加到栅电极的电压为2.5V或3.3V，用于I/O电路。
另一方面，在单元区III中形成闪存单元FL。闪存单元FL由控制栅极100d、中间绝缘膜99d、浮置栅极82d、隧道绝缘膜81b以及第三和第四n型源极/漏极区105c和105d构成。
此外，尽管没有清楚地指明，但第一导体82a在硅衬底60上延伸，并与第二n型源极/漏极区105b和图中没有示出的第一n型源极/漏极区一起构成参考晶体管。
接下来，描述用于获得图15V所示横截面结构的步骤。
首先，使用溅射方法，在整个上表面上形成厚度约为8nm的钴膜。然后，对钴膜进行退火，以使钴膜与硅反应。之后，通过湿蚀刻除去元件隔离绝缘膜61等上的未反应钴膜。从而，在获得的硅衬底60的上表面上形成硅化钴层106b至106y。
接下来，使用CVD方法，形成厚度约为50nm的氮化硅膜。该氮化硅膜称为蚀刻停止膜(etching stopper film)107。然后，使用CVD方法，在蚀刻停止膜107上形成氧化硅膜作为第六绝缘膜108。从而，蚀刻停止膜107和第六绝缘膜108构成第一层间绝缘膜109。在获得的硅衬底60的平坦表面上第六绝缘膜108的厚度约为1μm。
随后，使用CMP方法抛光第一层间绝缘膜109的上表面以将其平坦化。之后，通过光刻将第一层间绝缘膜109图案化，从而形成第一孔109a和第三至第二十五孔109c至109y。在这些孔中，第一孔109a位于第一导体82a的接触区CR上，并且形成在第一开口100b和第二开口99a之内。此外，其余的第三至第二十五孔109c至109y分别形成在硅化钴层106b至106y上。
此外，使用溅射方法，在第一孔109a以及第三至第二十五孔109c至109y之内和第一层间绝缘膜109上，依次形成Ti膜和TiN膜。Ti膜和TiN膜用作胶膜(glue film)。然后，通过使用六氟化钨作为反应气体的CVD方法，在胶膜上形成W膜。从而，第一孔109a以及第三至第二十五孔109c至109y的内侧完全被胶膜和W膜填充。随后，通过使用CMP方法，除去形成在第一层间绝缘膜109上的过量W膜和胶膜。同时，将这些膜留在第一孔109a以及第三至第二十五孔109c至109y之内作为第一导电塞110a以及第三至第二十五导电塞110c至110y。
接下来，描述用于获得图15W所示横截面结构的步骤。
首先，在整个上表面上形成涂覆型低介电常数绝缘膜111。然后，在低介电常数绝缘膜111上形成氧化硅膜作为覆盖绝缘膜112。低介电常数绝缘膜111和覆盖绝缘膜112构成第二层间绝缘膜113。
接下来，通过光刻将第二层间绝缘膜113图案化，从而形成布线沟槽113a。
之后，使用溅射方法，在整个上表面上形成Cu膜作为籽晶层。然后，通过为籽晶层供电，在籽晶层上形成电解铜镀膜。随后，用铜镀膜完全填充每个布线沟槽113a。然后，通过使用CMP方法，除去形成在第二层间绝缘膜113上的过量籽晶层和铜镀膜。同时，将这些膜留在每个布线沟槽113a中作为铜互连(copper interconnection)114。
如上所述，完成了根据本实施例的半导体器件的基本结构。
根据如上所述的本实施例，如图15S所示，第二p阱65较深地形成在第二n阱72与第五p阱70之间。第二n阱72较深地形成在p型硅衬底60中，并且第五p阱70较浅地形成在其中。因此，深第二p阱65增加了由浅第四n阱77、p型硅衬底60以及深第二n阱72构成的寄生NPN双极晶体管基极的杂质浓度。从而，NPN双极晶体管的电流放大系数减小。这使得可以防止沿着图15S所示路径R的闩锁效应，并且提供具有更高可靠性的逻辑嵌入式闪存(logic embedded flash memory)。
如上所述，详细描述了本发明的实施例，但本发明不限于上述实施例。例如，在第一至第五实施例中，使用p型衬底作为硅衬底。然而，也可改为使用n型硅衬底。在这种情况下，每个阱的导电类型是与上述导电类型相反的类型。
根据本发明，第四阱较深地形成在半导体衬底中，从而提高了寄生双极晶体管的基极的杂质浓度。这使得可以防止寄生双极晶体管导通，从而抑制闩锁效应发生。

Claims (20)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
第二导电类型的第一阱，其形成在该半导体衬底中，该第二导电类型是与该第一导电类型相反的类型；
第一导电类型的第二阱，其形成在该半导体衬底中的第一阱旁边；以及
第二导电类型的第三阱，其形成在该半导体衬底中的第二阱旁边，该第三阱比该第二阱深，
其中，在该半导体衬底中的第二与第三阱之间形成有第一导电类型的第四阱，该第四阱比该第二阱深。
2.根据权利要求1所述的半导体器件，其中该第四阱还形成在该半导体衬底中的第一阱与第二阱之间。
3.根据权利要求2所述的半导体器件，其中该第一阱比该第二阱深。
4.根据权利要求1所述的半导体器件，其中该第四阱形成为围绕该第三阱。
5.根据权利要求1所述的半导体器件，其中：
在该半导体衬底中的第一阱旁边形成有第一导电类型的第五阱；以及
在该第一阱和该第五阱中均形成具有CMOS结构的MOS晶体管。
6.根据权利要求1所述的半导体器件，其中：
在该半导体衬底中的第三阱旁边并排形成有第一导电类型的隔离阱和第二导电类型的第六阱；以及
该第三阱与该第六阱通过该隔离阱彼此隔离。
7.根据权利要求1所述的半导体器件，其中在上述第一阱至第三阱中分别形成有第一至第三MOS晶体管。
8.根据权利要求1所述的半导体器件，其中在该半导体衬底中形成有闪存单元。
9.一种半导体器件的驱动方法，该半导体器件包括：
第一导电类型的半导体衬底；
第二导电类型的第一阱，其形成在该半导体衬底中；
第一导电类型的第二阱，其形成在该半导体衬底中的第一阱旁边，该第二导电类型是与该第一导电类型相反的类型；以及
第二导电类型的第三阱，其形成在该半导体衬底中的第二阱旁边，该第三阱比该第二阱深，
其中：
在该半导体衬底中的第二与第三阱之间形成有第一导电类型的第四阱，该第四阱比该第二阱深；以及
施加到该第三阱上的电压绝对值大于施加到该第一阱上的电压绝对值和施加到该第二阱上的电压绝对值中的任一个。
10.根据权利要求9所述的半导体器件的驱动方法，其中该第四阱还形成在该半导体衬底中的第一阱与第二阱之间。
11.根据权利要求9所述的半导体器件的驱动方法，其中该第一阱比该第二阱深。
12.根据权利要求9所述的半导体器件的驱动方法，其中该第四阱形成为围绕该第三阱。
13.根据权利要求9所述的半导体器件的驱动方法，其中：
在上述第一至第三阱中分别形成有第一至第三MOS晶体管；以及
该第三MOS晶体管的工作电压高于该第一MOS晶体管的工作电压和该第二MOS晶体管的工作电压中的任一个。
14.根据权利要求9所述的半导体器件的驱动方法，其中在该半导体衬底中形成有闪存单元。
15.一种半导体器件的制造方法，包括以下步骤：
在第一导电类型的半导体衬底中形成第二导电类型的第一阱，该第二导电类型是与该第一导电类型相反的类型；
在该半导体衬底中的第一阱旁边形成第一导电类型的第二阱；
在该半导体衬底中的第二阱旁边形成第二导电类型的第三阱，该第三阱比该第二阱深；以及
在该半导体衬底中的第二与第三阱之间形成第一导电类型的第四阱，该第四阱比该第二阱深。
16.根据权利要求15所述的半导体器件的制造方法，其中在形成该第四阱的步骤中，该第四阱形成为通过增大该第三阱的外形获得的平面形状，以围绕该第三阱。
17.根据权利要求15所述的半导体器件的制造方法，还包括以下步骤：
在形成该第四阱的步骤中，在该半导体衬底中的第一阱旁边形成第一导电类型的第五阱；以及
在该第一阱和该第五阱中均形成具有CMOS结构的MOS晶体管。
18.根据权利要求15所述的半导体器件的制造方法，还包括以下步骤：
在该半导体衬底中形成第二导电类型的第六阱，
其中，在形成该第四阱的步骤中，在该半导体衬底中的第三阱与第六阱之间形成第一导电类型的隔离阱，并且该第三阱与该第六阱通过该隔离阱彼此隔离。
19.根据权利要求15所述的半导体器件的制造方法，还包括在上述第一至第三阱中分别形成第一至第三MOS晶体管的步骤。
20.根据权利要求15所述的半导体器件的制造方法，还包括在该半导体衬底中形成闪存单元的步骤。
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