CN1417853A - 互补型金属氧化物半导体器件及其制造方法 - Google Patents
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 230000003647 oxidation Effects 0.000 claims description 54
- 238000007254 oxidation reaction Methods 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 36
- 230000001413 cellular effect Effects 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 238000010276 construction Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 230000001052 transient effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 31
- 230000015572 biosynthetic process Effects 0.000 description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 230000005527 interface trap Effects 0.000 description 7
- 238000003949 trap density measurement Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- -1 boron ion Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种互补型金属氧化物半导体器件及其制造方法。该方法在单元NMOS与周围PMOS的栅极氧化物膜上分别进行退耦等离子体氮化处理，从而在栅极氧化物膜表面上形成氮化硅。此外，具有表面沟道的单栅极CMOS可通过总体上简单的工艺更轻易地形成，而无需单独的瞬时离子注入处理，即或是使用n+多晶硅层时也这样。该CMOS的单元NMOS的临限电压约为+0.9V，周围PMOS的临界电压约为－0.5V及以上，周围NMOS的临界电压约为+0.5V或以下。此外，因单元NMOS已具+0.9V的临界电压，故不须另提供反向偏压来获得+0.9V的临界电压，且顺利地形成具低功耗的器件。本发明的制造方法对于提高器件特性、产量和可靠性非常有利。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种互补型金属氧化物半导体(以下简称CMOS场效晶体管)器件及其制造方法
背景技术
一般而言，CMOS器件包括低功耗PMOS晶体管和对称形成的可高速运行的NMOS晶体管。虽然其集成度低，且制造过程繁复，但是CMOS通常仍具有低功耗特性。
图1是示出一半导体器件的单元区及周围电路区的平面图。
如图1所示，于CMOS器件中，单元区100内的NMOS临界电压(threshold voltage)约为+1V，以减少器件运行期间的漏电流(off current)，且周围电路区200内的PMOS与NMOS的临界电压应当高于-0.5V并低于+0.5V，以增加操作速度。为达成该种结果，需要单独的掩模(mask)及额外的离子注入，这使得制造过程极为复杂。
CMOS栅极电极传统上由具高熔点的多晶硅层所形成，可使薄膜易于沉积，并易于作线路图，对氧化气氛具稳定性，且易于平坦化。
传统栅极电极利用n+多晶硅作为NMOS与PMOS区。但是，因PMOS区中的反掺杂(counter doping)，故将形成掩埋沟道(burried channel)，导致短沟道效应(short channel effect)因而增加泄漏电流。
为了克服上述缺点，在NMOS区中的栅极电极使用n+多晶硅，而在PMOS区中的栅极电极则使用p+多晶硅，因而作为双栅极电极，可在NMOS区与PMOS区上形成一表面沟道(surface channel)。
图2a至2e是剖视图，说明现有CMOS的制造方法，其中，″A″表示其上可形成单元区NMOS的区间，″B″表示其上可形成周围电路区PMOS的区间，而″C″表示其上可形成周围电路区NMOS的区间。
如图2a所示，界定一有源区域的一场氧化物13形成在一半导体衬底11上。
之后，利用一离子注入掩模，选择性地将p型和n型杂质注入半导体衬底11，并进行一驱入(druve-in)处理，形成p阱15及n阱17。
如图2b所示，藉一热氧化物处理，使第一氧化物膜19生成于半导体衬底11上，且可供调整临界电压的杂质离子则注入于所得的结构中。此处，第一氧化物膜19的作用是在杂质离子的注入而须调整临界电压的期间，可防止半导体衬底产生表面缺陷。
如图2c所示，第一氧化物膜19已被移除，且在所得的衬底上形成一第二氧化物膜21与一未掺杂多晶硅层23。
接着，借着利用n阱掩模(未示)而实行离子注入，p阱15上的多晶硅层23掺杂以诸如含磷(P)或砷(As)离子的n型杂质。
其次，借着利用p阱掩模而实行离子注入，n阱17上的多晶硅层23乃掺杂以诸如硼(B)或BF2离子的p型杂质。
如图2d所示，多晶硅层23上形成一金属层29。
利用一栅极电极掩模而实行一照像处理，可选择性地蚀刻金属层29，多晶硅层23及第二氧化物膜21，因而可分别在p阱15及n阱17的顶侧形成第二氧化物膜21的一栅极氧化物及一栅极电极31。此处，栅极电极31包括多晶硅层23与金属层29的叠层构造。
如图2e所示，在作驱入处理后，接着利用n阱掩模(未示)进行n型杂质离子的离子注入，则p阱15中的栅极电极31两侧，即形成一低浓度的n型杂质区33。
之后，在作驱入处理后，接着利用p阱掩模(未示)进行p型杂质离子的离子注入，则n阱17中的栅极电极31两侧，即形成一低浓度的p型杂质区35。
之后，于栅极电极的一侧壁上形成一氮化物间隔物37。
此后，在作驱入处理后，接着利用n阱掩模(未示)进行n型杂质离子高浓度的离子注入；则p阱15中的栅极电极15包括间隔物37的两侧上，乃形成一高浓度的n型杂质区39。
其后，在作驱入处理后，接着利用p阱掩模(未示)进行p型杂质离子高浓度的离子注入，则n阱17中的栅极电极31包括间隔物37的两侧上，形成一高浓度的p型杂质区41。
如上述，因现有CMOS器件及其制造方法包含双多硅栅极电极的形成，故现有CMOS器件的特性即因下述效应而降低。
第一，当PMOS区中的p+多晶硅栅极电极的栅极氧化物膜区内的硼未活化时，CMOS多晶硅栅极电极处将产生栅极电极的栅极耗尽效应(gatedepletion effect)，因而减低了反向电容(reverse capacitance)，并增加了临界电压。
第二，在多晶硅栅极电极中残存有硼离子的现象，将贯穿栅极氧化物膜而扩散至半导体衬底的沟道区内，亦即，将发生硼贯穿现象。结果，平带电压(flat band voltage)与临界电压均将变化，栅极氧化物的完整性(GOI)特性劣化。
发明内容
因此本发明的目的是提供一种CMOS器件及其制造方法，其中，通过在一单元区NMOS及一周围电路PMOS的栅极氧化物膜上进行DPN(退耦等离子体氮化，Decoupled Plasma Nitridation)处理，并且在栅极氧化物膜表面上形成氮化硅膜，形成一种具有表面沟道(surface channel)的单栅极CMOS，从而毋须任何多余的离子注入处理，即可非常容易地形成具有表面沟道的单栅极CMOS，即便使用n+多晶硅层的栅极电极时也这样。该单栅极CMOS的单元区NMOS的临界电压可约为+0.9V，周围电路PMOS的临界电压可约在-0.5V及以下，而周围电路NMOS的临界电压约可在+0.5V及以下。
为实现上述目的，提供一种半导体器件的CMOS，包括：一半导体衬底，具有位于周围电路区内的一n阱及一p阱，及位于单元区中的一p阱；一栅极氧化物膜，具有一氮化表面，其形成在周围电路区的n阱与单元区的p阱的半导体衬底上；及一栅极电极，其形成于栅极氧化物膜上。
本发明的另一目的是提供一种半导体器件的CMOS的制造方法，包括下述步骤：于周围电路区中含有n阱与p阱以及在单元区中含有p阱的半导体衬底上形成一栅极氧化物膜；氮化周围电路区的n阱与单元区的p阱上的该栅极氧化物膜的表面；以及在该栅极氧化物膜上形成一栅极电极。
本发明的原理为，单元NMOS与周围电路PMOS的栅极氧化物膜经过DPN(退耦等离子体氮化)处理以在栅极氧化物膜的表面上形成一氮化硅，从而形成一个具有表面沟道的单栅极CMOS。因此，即便使用n+多晶硅层的栅极电极，单元区NMOS的临界电压仍可约为+0.9V，周围PMOS的临界电压亦可约为-0.5V及以下，且周围NMOS的临界电压可为+0.5V及以下，而无需另外进行瞬时离子注入处理。
附图说明
结合附图，通过以下的说明和所附权利要求，本发明的上述及其它目的和特点将变得更加清晰。这些附图仅示出了本发明的优选实施例，而不应视作对其范围的限制，本发明将配合以下附图说明其特点及细节，其中：
图1为表示单元区及周围电路的平面图；
图2a至2e为表示传统器件的CMOS制造方法的剖视图；
图3a至3e为表示本发明第一实施例的CMOS制造方法的剖视图；
图4a至4e为表示本发明第二实施例的CMOS制造方法的剖视图；
图5为曲线图，表示在一栅极氧化物膜上进行退耦等离子体氮化(DPN)处理后，MOS的电容-电压(C-V)曲线；
图6为一特性图，表示栅极氧化物膜未经DPN处理的Dit(界面陷阱密度，Interface trap density)特性。
图7为一特性图，表示栅极氧化物膜经DPN处理后的Dit(界面陷阱密度)特性。
附图中的附图标记说明如下：
100 单元区 200 周围电路区
11 半导体衬底 13 场氧化物
15 p阱 17 n阱
19 第一氧化物膜 21 第二氧化物膜
23 未掺杂多晶硅层 29 金属层
31 栅极电极 33 低浓度n型杂质区
35 低浓度p型杂质区 37 氮化物间隔物
39 高浓度n型杂质区 51 半导体衬底
53 器件隔离膜 55 p阱
57 n阱 59 第一氧化物膜
61 第一光致抗蚀剂膜图形 63 氮化硅
65 多晶硅层 67 金属层
69 栅极电极 71 低浓度n型杂质区
73 低浓度p型杂质区 75 氮化硅间隔物
77 高浓度n型杂质区 79 高浓度杂质区
具体实施方式
现将参照附图说明本发明的优选实施例。在以下描述中，各附图中均以相同标号表示相同构件。而说明中所界定的特殊结构，诸如一电路中的详细结构及元件等，仅提供来帮助全面理解本发明。因此，本领域技术人员知晓，本发明可通过不同的结构来实现。同时，现有的功能与结构在说明书中未详细描述，因为其将使本发明在不须要的细节上造成模糊不清。
图3a至3e为制造根据本发明第一实施例的CMOS器件的方法的剖视图。图中，″A″表示其上拟形成NMOS区的区域，″B″表示其上拟形成周围电路PMOS的区域，而″C″表示其上拟形成周围电路NMOS的区域。
参考图3a所示，在一半导体衬底51上，形成一界定一有源区的一器件隔离膜53。
之后，利用一离子注入掩模，将p型或n型杂质选择性地离子注入到半导体衬底51中，并进行一驱入处理(drive-in process)，以形成一p阱55及一n阱57。
其次，其为一栅极氧化物膜的第一氧化物膜59，藉热氧化物半导体衬底51的方式而生成为5至100的厚度。一种诸如Al2O3、HfO2、Hf·SiO2或Zr·SiO2膜的不与多晶硅发生反应的高介电膜亦可用以取代热氧化物膜。
如图3b所示，第一氧化物膜59上被覆有一第一光致抗蚀剂膜。之后，将该第一光致抗蚀剂膜曝光并使其显影，以形成一第一光致抗蚀剂图形61，此一图形可覆盖拟形成周围电路NMOS的区域B。
其后，利用光致抗蚀剂膜图形作为掩模进行DPN处理，将位于拟形成单元区NMOS的区域B中与拟形成周围电路PMOS的区域C中的栅极氧化物膜59的表面予以氮化，从而形成一氮化硅63。
此处，DPN处理在温度为0～400℃、反应室真空度为5～20mT、RF等离子体功率为100～700W的条件下，且在氮的流量为10～500sccm的氮气氛中进行50～100秒。
此外，DPN处理除使用氮气(N2)外，亦可使用选自NH3、N2O、NF3及NO组成的组的一种气体、或其混合物。
作完栅极氧化物膜59的DPN处理后，在N2、Ar或真空中，或其联合环境中，施行温度为100～800℃，时间为1～30分钟的热处理。
如图3c所示，去除第一光致抗蚀剂膜图形61，并在含有厚度为100至1000的栅极氧化物膜59的所得结构上，分别形成一多晶硅层65及一金属层67。此处，多晶硅层65由掺杂有其功函数(work function)为4.1～4.3eV的n型杂质的多晶硅层所形成。此外，金属层67由W/WN层所形成，以降低栅极电阻(gate resistance)。可形成一硅化物以取代金属层67。
如图3d所示，金属层67与多晶硅层65通过利用一栅极电极掩模进行一光刻工序而蚀刻。此处，包括多晶硅层65与金属层67的叠层结构的栅极电极69分别形成在拟形式单元区NMOS的区域A、拟形成周围电路NMOS的区域B、以及拟形成周围电路PMOS的区域C的半导体衬底51上。
如图3e所示，在拟形成单元区NMOS的区域A与在拟形成周围电路NMOS的区域B内的栅极电极69的两侧的p阱55的表面上，藉离子注入低浓度n型杂质，形成低浓度n型杂质区。
类似的，在拟形成周围电路PMOS的区域C内的栅极电极两侧的n阱57的表面上，藉离子注入低浓度p型杂质，形成低浓度p型杂质区73。
之后，在栅极电极69的侧壁上形成氮化硅间隔物75。
其次，在拟形成单元区NMOS的区域与在拟形成周围电路NMOS的区域B内的氮化硅间隔物75的两侧的p阱55的表面上，藉离子注入高浓度n型杂质，形成高浓度n型杂质区77，从而形成一具有LDD(轻微掺杂漏极，lightly doped drain)结构的n型源极/漏极杂质区。
其后，在拟形成周围电路PMOS的区域C内的氮化硅隔离物75两侧的n阱57的表面上，藉离子注入高浓度p型杂质，形成高浓度杂质区79，从而形成具有LDD结构的p型源极/漏极杂质区。
图4a至4e为剖视图，示出了根据本发明第二实施例的半导体CMOS的制造方法。图中，″A″表示其上拟形成单元区NMOS的区域，″B″表示其上拟形成周围电路PMOS的区域，而″C″表示其上拟形成周围电路NMOS的区域。
如图4a所示，界定一有源区的器件隔离膜53形成于半导体衬底51上。
之后，利用一离子注入掩模，选择性地将p型或n型杂质离子注入到半导体衬底51中，并施行驱入处理，以形成p阱55及n阱57。
其次，其为栅极氧化物膜的第一氧化物膜59通过热氧化该半导体衬底51生长至厚度为5至100。此处，该第一氧化物膜59，亦可使用诸如Al2O3、HfO2、Hf·SiO2或Zr·SiO2膜的不与多晶硅发生反应的高介电膜，以取代热氧化物膜。
如图4b所示，第一光致抗蚀剂膜被覆于栅极氧化物膜59上，且第一光致抗蚀剂膜得以曝光并显影，以形成仅覆盖其处拟形成周围电路NMOS的区域C的第一光致抗蚀剂膜。
其后，利光第一光致抗蚀剂膜图形61作为掩模，进行DPN处理，以氮化拟形成单元区NMOS的区域A与拟形成周围电路PMOS的区域C内的栅极氧化物膜59的表面，从而形成氮化硅63。
此处，DPN处理在温度为0～400℃、反应室真空度为5～20mT、RF等离子体功率为100～700W的条件下，在氮气流量为10～500sccm的氮气氛中，进行50～100秒。
此外，选自NH3、N2O、NF3和NO组成的组的一种含氮气体，或其混合物亦可取代DPN处理用的氮气。
栅极氧化物膜59作完DPN处理后，即在温度为100～800℃，在N2、Ar或其混合物的气氛中，或在真空中，进行1～30分钟的热处理。
如图4c所示，去除第一光致抗蚀剂膜图形61，且在包括厚度为100至1000的栅极氧化物膜59的所得结构上，分别形成一第一金属层64及一第二金属层66。
此处，第一金属层由功函数为4.1至4.3eV的诸如TaNx、TaSixNy或Ta层的一种层所形成。
此外，第二金属层66由一W/WN层所形成，以减少栅极电阻。亦可形成硅化物以取代第二金属层67。
如图4d所示，第二金属层67与第一金属层65通过利用一栅极电极掩模进行光刻处理而得以蚀刻。此处，包括第一金属层65与第二金属层67的叠层结构的栅极电极69分别形成于拟形成单元区NMOS的区域A、拟形成周围电路NMOS的区域B、以及拟形成周围电路PMOS的区域C内的半导体衬底51上。
如图4e所示，在拟形成单元区NMOS的区域A和拟形成周围电路NMOS的区域B内的栅极电极69的两侧的p阱55的表面上，藉离子注入低浓度n型杂质，形成低浓度n型杂质区71。
类似的，藉离子注入低浓度p型杂质，在拟形成周围电路PMOS的区域C内的栅极电极69两侧的n阱57的表面上，形成一低浓度p型杂质区73。
之后，通过在包括栅极电极69的前侧上形成氮化硅，并通过蚀刻该附属膜(subject film)，在栅极电极69的侧壁上形成氮化硅间隔物75。
其次，在拟形成单元区NMOS的区域A、和拟形成周围电路NMOS的区域B内的氮化硅间隔物75两侧的p阱55的表面上，藉注入高浓度n型杂质，形成高浓度n型杂质区77，从而形成一具有LDD结构的n型源极/漏极杂质区。
其后，在拟形成周围电路PMOS的区域C内的氮化硅间隔离物75两侧的n阱57的表面上，藉注入高浓度p型杂质离子的方式，形成一高浓度杂质区79，从而形成一种具有LDD结构的p型源极/漏极杂质区。
图5是一曲线图，示出了具有和不具有退耦等离子体氮化(DPN)处理过的栅极氧化物膜的MOS的电容-电压(C-V)曲线。图6是一曲线图，示出了具有未经DPN处理的栅极氧化物膜的NMOS的Dit(Interface trap density，界面陷阱密度)特性，以及图7是一曲线图，示出了具有经DPN处理的栅极氧化物膜的NMOS的Dit特性。
参考图5，具有DPN处理过的栅极氧化物膜的NMOS，其临界电压较具有未经DPN处理的栅极氧化物膜的NMOS的高出+0.4V至+0.5V。
如图6及图7所示，具有经DPN处理(1×1011/eV-cm2)的栅极氧化物膜的NMOS，其Dit特性优于具有未经DPN处理(1×1010/eV-cm2)的栅极氧化物膜的NMOS的Dit(界面陷阱密度(Interface trap density))特性。
具有一表面沟道的单栅极CMOS因下述理由而具有驱动电压低、性能良好、器件产量高且可靠性好等优点，该表面沟道包括通过在单元区NMOS与周围电路PMOS的栅极氧化物膜上施行DPN处理而形成于栅极氧化物膜表面上的氮化物。
第一，在使用包括n+多晶硅层的栅极电极的情况下，不须额外的离子注入处理，即可形成具表面沟道的CMOS，其单元区NMOS的临界电压为+0.9V，周围电路PMOS的临界电压为-0.5V及以上，且周围电路NMOS的临界电压为+0.5V及以下。
第二，由于栅极氧化物膜的DPN处理而使单元区NMOS具有+0.9V的临界电压，所以不需要+0.9V的临界电压的另外的反向偏压(back bias)，因而实现了更低的功耗。
第三，因为在形成单元区NMOS期间，不需要用以调整临界电压所需的单独的离子注入处理，故可简化处理过程。
最后，因为在形成栅极电极期间，并不使用掺杂处理，故栅极电极的耗尽效应或传统双多晶硅栅极电极中所见的硼贯穿现象可加以防止。
虽然本发明已经参照优选实施例详述如上，但是对本领域技术人员明显的是，本发明的范围不限于这些实施例。相反，本发明涵盖所附权利要求的精髓和范围所包含的所有装置和方法。
Claims (14)
1.一种制造互补型金属氧化物半导体器件的方法，该方法包括步骤：
在包括位于一周围电路区内的n阱与p阱，以及位于一单元区内的一p阱的一半导体衬底上，形成一栅极氧化物膜；
氮化周围电路区的n阱与单元区的p阱上的所述栅极氧化物膜的表面；以及
在该栅极氧化物膜上形成一栅极电极。
2.如权利要求1所述的方法，其中该栅极氧化物膜的厚度为5至100。
3.如权利要求1所述的方法，其中该氮化的步骤包括：
在温度为0至400℃，反应室真空度为5至20mT，且RF等离子体功率为100至700W条件下，将退耦等离子体氮化处理进行50至100秒，以及
进行一热处理。
4.如权利要求3所述的方法，其中该退耦等离子体氮化处理使用选自N2、NH3、N2O、NF3和NO构成的组的至少一种气体，且其流量为10至500sccm。
5.如权利要求3所述的方法，其中该热处理在一N2、Ar或其混合物的气氛中，或在真空中，在100至800℃的温度下，进行1至30分钟。
6.如权利要求1所述的方法，其中栅极氧化物膜包括一高介电膜。
7.如权利要求6所述的方法，其中该高介电膜包括选自Al2O3、HfO2、Hf·SiO2和Zr·SiO2构成的组的一种材料。
8.如权利要求1所述的方法，其中该栅极电极包括一多晶硅层与一金属层的叠层结构。
9.如权利要求8所述的方法，其中，该多晶硅层包括一掺杂有其功函数为4.1至4.3eV的n型杂质的多晶硅层。
10.如权利要求8所述的方法，其中该金属层包括一W/WN层。
11.如权利要求1所述的方法，其中该栅极电极包括一第一金属层与一第二金属层的叠层结构。
12.如权利要求11所述的方法，其中该第一金属层包括选自功函数为4.1至4.3eV的TaNx、TaSixNy和Ta构成的组的一种金属。
13.如权利要求11所述的方法，其中该第二金属层包括一W/WN层。
14.一种互补型金属氧化物半导体器件，包括：
一半导体衬底，其在一周围电路区中含有n阱与p阱，而在单元区中含有p阱；
一栅极氧化物膜，具有一氮化表面，该表面形成在周围电路区中的n阱与单元区中的p阱的半导体衬底上；以及
一栅极电极，其形成在栅极氧化物膜上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0067849A KR100400323B1 (ko) | 2001-11-01 | 2001-11-01 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| KR67849/2001 | 2001-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1417853A true CN1417853A (zh) | 2003-05-14 |
| CN1215554C CN1215554C (zh) | 2005-08-17 |
Family
ID=19715604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021479496A Expired - Lifetime CN1215554C (zh) | 2001-11-01 | 2002-10-31 | 互补型金属氧化物半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6828185B2 (zh) |
| JP (1) | JP4271920B2 (zh) |
| KR (1) | KR100400323B1 (zh) |
| CN (1) | CN1215554C (zh) |
| TW (1) | TW578270B (zh) |
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- 2002-08-28 TW TW091119502A patent/TW578270B/zh not_active IP Right Cessation
- 2002-08-29 US US10/230,345 patent/US6828185B2/en not_active Expired - Lifetime
- 2002-09-25 JP JP2002279826A patent/JP4271920B2/ja not_active Expired - Fee Related
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|---|---|
| JP4271920B2 (ja) | 2009-06-03 |
| TW578270B (en) | 2004-03-01 |
| CN1215554C (zh) | 2005-08-17 |
| KR20030037347A (ko) | 2003-05-14 |
| US6828185B2 (en) | 2004-12-07 |
| JP2003188276A (ja) | 2003-07-04 |
| KR100400323B1 (ko) | 2003-10-01 |
| US20030082863A1 (en) | 2003-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050817 |