CN1913111A - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其形成方法。一种互补型金属氧化物半导体晶体管的补偿间隙壁及其制造方法。在基板上形成栅极电极，及在该栅极电极和基板上形成一补偿掩膜。该补偿掩膜可为一氧化层且在注入时作为一掩膜，如口袋注入和轻掺杂漏极注入。之后，在补偿掩膜上靠近栅极电极处形成一第二注入间隙壁，并以另一注入程序可形成深掺杂漏极区。本发明所述的半导体元件及其形成方法，可减少沉积和清洗的时间及成本，此外，补偿掩膜的使用将更容易控制。

Description

半导体元件及其形成方法
技术领域
本发明是关于半导体元件，特别有关于互补型金属氧化物半导体晶体管的补偿间隙壁。
背景技术
互补型金属氧化物半导体晶体管(CMOS)技术是现今超大型集成电路常用的技术。近十多年，半导体尺寸的缩小促使速度、效能、电路密度的增加，及成本的降低。而CMOS尺寸持续的缩小仍是目前主要的挑战。
例如，减少CMOS中栅极的长度，当栅极长度小于30纳米，会增加源极/漏极区与沟道的相互作用，及增强对沟道电位和栅极介电层的影响，而导致栅极电极在控制开关时不稳定。而此在短沟道所导致栅极控制降低的现象称为短沟道效应。
现有一种降低短沟道效应的方法，是在形成源/漏极时，以补偿间隙壁控制注入过程。传统的补偿间隙壁通常是在栅极电极上沉积一或多个介电层。且沿着栅极电极进行蚀刻以形成间隙壁。而补偿间隙壁的均匀度是取决于蚀刻的过程，但此道蚀刻的过程却难以控制。而且当栅极电极大小改变时，补偿间隙壁也要配合缩小宽度，但这却使得原本已经难以控制的蚀刻步骤更加困难。
因传统的补偿间隙壁通常应用于补偿宽度大于100埃时，因此其设计容许度较宽裕。但在较小的设计上，例如，设计补偿间隙壁小于100埃时，该传统的补偿间隙壁会难以控制。因此需要一可容易控制且可配合栅极持续缩小化的补偿间隙壁。
发明内容
本发明提供一种半导体元件及其形成方法，本发明的补偿间隙壁包括在栅极电极上形成一补偿掩膜层，此补偿掩膜层是由介电层所构成，如一氧化物，其有均匀的厚度。此补偿掩膜层可用来以第一注入程序来形成轻掺杂漏极及/或口袋掺杂(pocketimplant)。因为此补偿掩膜层不需经过蚀刻程序，所以其厚度和均匀度较传统间隙壁的沉积及蚀刻更容易控制。
在其他的实施例上，利用一或多个增加的间隙壁及注入程序在邻近栅极电极的补偿掩膜层上形成深掺杂漏极。
本发明可使用于形成P型金属氧化物半导体晶体管(PMOS)及/或N型金属氧化物半导体晶体管(NMOS)以作为存储元件、核心元件、I/O元件等。
本发明是这样实现的：
本发明提供一种形成半导体元件的方法，该形成半导体元件的方法包括：
提供一基板；
在该基板上形成一栅极电极；
在该栅极电极上形成一补偿掩膜，该补偿掩膜与该基板互相接触；以及
在该栅极电极的基板两侧形成一源极/漏极区，该源极/漏极区至少有一部分是利用离子注入透过该补偿掩膜所形成的。
本发明提供一种形成半导体元件的方法，该栅极的长度小于25纳米。
本发明提供一种形成半导体元件的方法，更包括在该补偿掩膜上形成一注入间隙壁，且利用该注入间隙壁为掩膜将离子注入在该源极/漏极区。
本发明提供一种形成半导体元件的方法，该补偿掩膜包含一氧化物。
本发明提供一种形成半导体元件的方法，该补偿掩膜的厚度小于10纳米。
本发明提供一种形成半导体元件的方法，该补偿掩膜至少有一部分含有离子注入。
本发明提供一种形成半导体元件的方法，更包括在形成该补偿掩膜后，在该源极/漏极区内形成一口袋注入区。
本发明还提供一种半导体元件，该半导体元件包括：一基板；一栅极电极，形成在该基板上；一源极/漏极区，形成在该基板上的栅极电极的两侧；以及一补偿掩膜，形成在该栅极电极和该基板上，且该补偿掩膜沿着该栅极电极的区域中至少有一部分含有离子注入。
本发明所述的半导体元件，该栅极电极的长度小于25纳米。
本发明所述的半导体元件，更包括在邻近该栅极电极的补偿掩膜上有一注入间隙壁。
本发明所述的半导体元件，该补偿掩膜包括一氧化物。
本发明所述的半导体元件，该补偿掩膜的厚度小于10纳米。
本发明所述的半导体元件及其形成方法，可减少沉积和清洗的时间及成本，此外，补偿掩膜的使用将更容易控制。
附图说明
图1显示一晶圆包括一基板，在该基板上具有一N型金属氧化物半导体晶体管区和一P型金属氧化物半导体晶体管区，在基板上形成一介电质层和导电层；
图2显示在晶圆的介电层及导电层上形成栅极介电层及栅极电极；
图3显示在晶圆上形成补偿掩膜；
图4显示在晶圆上形成选择性的口袋注入区；
图5显示在晶圆上形成一第一N型注入区及一第一P型注入区；
图6显示在晶圆上形成第一注入间隙壁及在此实施例上形成第二N型注入区和第二P型注入区。
具体实施方式
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图示，作详细说明如下：
图1至图6显示本发明利用补偿间隙壁来于制造一NMOS和一PMOS。本发明可应用于各种电路上。例如，I/O元件、核心元件、存储元件、系统晶片(SoC)元件、或其他集成电路。本发明可普遍应用于常发生短沟道效应的65纳米以下制程。
请参阅图1，晶圆100包含一基板110，具有一NMOS区102和一PMOS区104。在此实施例中，基板110上含有一P型基体(bulk)硅基板，在NMOS区102中形成一P型阱120及在PMOS区104中形成一N型阱122。此外，基板110亦可使用锗、硅锗合金或类似物质。且基板110也可为绝缘层上半导体(semiconductor-on-insulator)的一主动层或多层结构，例如，在基体硅层上形成硅锗合金层。
可利用硼离子在1e12至1e14atoms/cm2的浓度及在30至300KeV的能量下注入形成P型阱120。其他的P型掺质如铝、镓、铟等离子也可使用。也可以磷离子在1e12至1e14atoms/cm2的浓度及在30至300KeV的能量下注入形成N型阱122。其他N型掺质如氮、砷、锑等离子同样也可使用。
在基板110上可形成浅沟槽绝缘层(STIs)112，或其他隔离结构如场氧化层以隔绝主动层。在基板110上蚀刻沟槽后以介电质如二氧化硅、高密度等离子氧化物(high density plasma oxide，HDP oxide)等填充沟槽来形成浅构槽绝缘层112。
接着在基板110上形成介电层114和导电层116。介电层114包括一介电材料如二氧化硅、氮氧化硅、氮化硅、含氮氧化物、高介电常数金属氧化物(high-K metal oxide)的化合物。利用氧化方法，例如，干或湿式的热氧化法或化学气相沉积法(CVD)如低压化学气相沉积氧化、等离子增强式化学气相沉积氧化(PECVD)等，或原子层级化学气相沉积氧化(ALCVD oxide)来形成二氧化硅介电层。在此实施例中，介电层114厚度约为10埃至40埃之间。
上述的导电层116包括一导电物质，例如，金属(如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(如硅化钛、硅化钴、硅化镍、硅化钽)、氮化物(如氮化钛、氮化钽等)、掺杂多晶硅或其他导电物质。在一实施例中可先沉积非晶硅再将之结晶形成多晶硅。此多晶硅层可用低压化学气相沉积氧化法(LPCVD)或快速热制程化学气相沉积法(RTCVD)来形成，其厚度在200埃至2000埃之间，最好约1000埃。NM0S区102及PMOS区104上的导电层116可分开掺杂，掺杂时可用掩膜分别遮盖另一区。
图2表示图1所示晶圆100上形成介电层114及导电层116后可形成栅极介电层220和栅极电极222。栅极介电层220和栅极电极222以微影与蚀刻技术来图案化。在形成图案化光致抗蚀剂掩膜后，以非等向性蚀刻(anisotropic etching)来移除介电层114(图1)和导电层116(图1)不需要的部分，来形成栅极介电层220和栅极电极222。
栅极电极222的栅极长度可依不同的应用有所更改，本发明特别适用于可能会有短沟道效应的栅极长度，约25纳米或更短。
图3表示图2的晶圆100上形成一补偿掩膜层310。补偿掩膜层310最好为顺应性氧化层。在一实施例中，补偿掩膜层310包含一氧化物，例如以原子层沉积(ALD)法来形成二氧化硅层。也可使用其他方法，例如，化学气相沉积法、低压化学气相沉积法等；及其他物质，例如，氮氧化硅、硅或其组合物等。补偿掩膜层310厚度在20埃至100埃之间，最佳厚度为大于20埃。此补偿掩膜层310的厚度会决定间隙壁的宽度，而影响后续的口袋注入与源/漏极区。
图4表示图3的晶圆100上形成选择性的口袋注入区410及412。本实施例中，在基板110上的NMOS区102以硼离子等P型杂质在1e13至1e14atoms/cm2的浓度及在3至10KeV的能量下注入形成口袋注入区410。此外，也可用其他P型杂质如二氟化硼离子、铝、镓、铟等。
另一方面，在基板110上的PMOS区104可以砷离子等N型杂质在1e13至1e14atoms/cm2的浓度及在30至100KeV的能量下注入形成口袋注入区412。此外，也可使用其他N型杂质如磷、锑等。
在注入形成口袋注入区410及412时，以栅极电极222及其邻近的补偿掩膜层310作为注入掩膜。其中，可利用注入角度(如和该基板110的表面垂直、倾斜等)及注入的能量来控制口袋注入区410及412的深度及宽度。此外，可形成额外的掩膜(未显示)来控制口袋注入区的宽度和栅极电极222到口袋注入区410及412间的距离。口袋注入区410及412的尺寸及密度可依实际的应用和栅极长度来客制化。在口袋注入区410及412形成后，最好以退火(anneal)法来活化此注入的离子并使之往横向扩散。
虽然在图式中为方便起见，将在NMOS区102及PMOS区104中的口袋注入区410及412绘制成类似的形状。但两者实际的形状或位置也可能不同，再者应注意的是，也可能只形成口袋注入区410或412其中之一。
图5显示晶圆100上形成第一N型注入区510及第一P型注入区512。于NMOS区102的第一N型注入区510是作为NMOS的轻掺杂漏极(LDD)区。在较佳实施例中，可先在PMOS区104上形成掩膜，再以磷离子在5e14至2e15atoms/cm2的浓度及在2至5KeV的能量下进行N型掺杂来形成第一N型注入区510。也可使用其他的N型杂质进行掺杂，例如，砷、氮、锑等。在形成第一N型注入区510后可将掩膜移除。
在一实施例中，可在与基板呈90度的表面上注入形成轻掺杂漏极(LDD)区(如第一N型注入区510及一第一P型注入区512)，离子可穿过补偿掩膜层310水平的位置，但会残留在补偿掩膜层310垂直的地方，以此方法，轻掺杂漏极(LDD)区可与栅极电极隔开，因此能减少短沟道效应。
PMOS区104的第一P型注入区512是作为PMOS的轻掺杂漏极(LDD)区，本实施例中，可先在NMOS区102上形成一掩膜，再以硼离子在5e14至2e15atoms/cm2的浓度及在0.3至1KeV的能量下进行P型掺杂来形成第一P型注入区512。此外，也可用其他的P型杂质如铝、镓、铟等进行掺杂。在形成第一P型注入区512后可将掩膜移除。
应注意的是，可用相同或不同的掩膜来对NMOS区102及PMOS区104进行口袋注入。在注入形成一或多个的口袋注入区410、412及/或一或多个注入区510、512时，补偿掩膜层310也会被轻掺杂。
图6显示在图5的晶圆100上形成一第一注入间隙壁610及一第二N型注入区612和一第二P型注入区614。在源极/漏极区上进行第二次离子注入时，第一注入区间隙壁610可作为注入掩膜，其最好包含一含氮层如氮化硅Si3N4、氮氧化硅SiOXNY、氮氢氧化硅SiOXNYHZ等；或包含一含碳层如碳化硅。在实施例中，第一注入间隙壁610为一含氮化硅(Si3N4)层，其可以硅烷(silane)和氨气或其他前驱气体以化学气相沉积法(CVD)来形成，也可用其他的方法。且补偿掩膜层310和第一注入间隙壁610之间的蚀刻选择比愈高愈好。
参照图6，以等向性(isotropic)或非等向性(anisotropic)蚀刻法来形成第一注入间隙壁610，例如，等向性蚀刻法以磷酸溶液(H3PO4)蚀刻第一注入间隙壁610时会在补偿掩膜层310停止蚀刻。因在邻近栅极电极222区域的Si3N4(或其他物质)层厚度较厚，因此等向性(isotropic)蚀刻法可移除邻近栅极电极222区域以外的Si3N4，并形成第一注入间隙壁610。
在NMOS区102注入N型杂质时，可以用掩膜来保护PMOS区104，而在PMOS区注入P型杂质时，可以用掩膜来保护NMOS区102。
此外，也可用不同的间隙壁和掺杂轮廓，以不同的掺杂轮廓来形成NMOS及PMOS。例如，用额外的间隙壁及注入形成NMOS及/或PMOS的源极/漏极区。此外，用于NMOS的间隙壁可较宽或较窄于PMOS的间隙壁。也可用较少的注入来形成NMOS及/或PMOS。
之后，可用一般标准的半导体制程技术，例如，硅化源极/漏极区和栅极电极、形成介层窗及接触窗、构成金属线等来完成完整的半导体元件。
本发明提供许多优点。例如，传统的补偿间隙壁是经由多次沉积和蚀刻步骤所形成的。本发明实施例利用单一补偿掩膜层且不需经过蚀刻步骤，因此可减少沉积和清洗的时间及成本。
此外，补偿掩膜的使用将更容易控制。补偿掩膜不需要先前技术的蚀刻过程，所以补偿掩膜的厚度将更容易控制。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例作出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：晶圆
110：基本
102：N型金属氧化物半导体晶体管区
104：P型金属氧化物半导体晶体管区
120：P型阱
122：N型阱
112：浅构槽绝缘层
114：介电质层
116：导电层
220：栅极介电层
222：栅极电极
310：补偿掩膜层
410、412：口袋注入区
510：第一N型注入区
512：第一P型注入区
610：第一注入间隙壁
612：第二N型注入区
614：第二P型注入区。

Claims (12)

1.一种形成半导体元件的方法，该形成半导体元件的方法包括：
提供一基板；
在该基板上形成一栅极电极；
在该栅极电极上形成一补偿掩膜，该补偿掩膜与该基板互相接触；以及
在该栅极电极的基板两侧形成一源极/漏极区，该源极/漏极区至少有一部分是利用离子注入透过该补偿掩膜所形成的。
2.根据权利要求1所述的形成半导体元件的方法，其特征在于，该栅极的长度小于25纳米。
3.根据权利要求1所述的形成半导体元件的方法，其特征在于，更包括在该补偿掩膜上形成一注入间隙壁，且利用该注入间隙壁为掩膜将离子注入在该源极/漏极区。
4.根据权利要求1所述的形成半导体元件的方法，其特征在于，该补偿掩膜包含一氧化物。
5.根据权利要求1所述的形成半导体元件的方法，其特征在于，该补偿掩膜的厚度小于10纳米。
6.根据权利要求1所述的形成半导体元件的方法，其特征在于，该补偿掩膜至少有一部分含有离子注入。
7.根据权利要求1所述的形成半导体元件的方法，其特征在于，更包括在形成该补偿掩膜后，在该源极/漏极区内形成一口袋注入区。
8.一种半导体元件，该半导体元件包括：
一基板；
一栅极电极，形成在该基板上；
一源极/漏极区，形成在该基板上的栅极电极的两侧；以及
一补偿掩膜，形成在该栅极电极和该基板上，且该补偿掩膜沿着该栅极电极的区域中至少有一部分含有离子注入。
9.根据权利要求8所述的半导体元件，其特征在于，该栅极电极的长度小于25纳米。
10.根据权利要求8所述的半导体元件，其特征在于，更包括在邻近该栅极电极的补偿掩膜上有一注入间隙壁。
11.根据权利要求8所述的半导体元件，其特征在于，该补偿掩膜包括一氧化物。
12.根据权利要求8所述的半导体元件，其特征在于，该补偿掩膜的厚度小于10纳米。
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