JP2002280550A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JP2002280550A JP2001082484A JP2001082484A JP2002280550A JP 2002280550 A JP2002280550 A JP 2002280550A JP 2001082484 A JP2001082484 A JP 2001082484A JP 2001082484 A JP2001082484 A JP 2001082484A JP 2002280550 A JP2002280550 A JP 2002280550A
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Abstract

(57)【要約】 【課題】 ドーパントの突き抜けに起因するしきい値電
圧の変動を適切に抑制し得る半導体装置の製造方法を得
る。 【解決手段】 アモルファスシリコン膜２１内に高濃度
の水素イオン４０をイオン注入する。水素イオン４０の
イオン注入により、水素イオン注入層４１がアモルファ
スシリコン膜２１内に形成される。次に、熱処理を行う
ことにより、水素イオン注入層４１が形成されている部
分以外のアモルファスシリコン膜２１内においては、柱
状グレインが形成される。一方、水素イオン注入層４１
内においては、粒状グレインが形成される。粒状グレイ
ン層４２は、ポリシリコン膜４４ａの膜厚方向に沿って
延在するグレインバウンダリや、ポリシリコン膜４４ａ
の膜厚方向以外の方向に沿って延在するグレインバウン
ダリ等、多方向に延びる多数のグレインバウンダリを有
している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法及び半導体装置に関し、特に、ＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor）
の製造方法及び構造に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴い、ＭＯＳＦＥ
Ｔのドレイン電流を向上させて回路の動作速度を高速化
する試みの一つとして、ゲート、ソース、及びドレイン
に金属シリサイドを形成する技術が実用されている。金
属シリサイドは、ドープトポリシリコンよりも抵抗値が
低いことを特徴とする物質である。金属シリサイドは、
シリコン上に高融点金属膜を堆積した後、ＲＴＡ（Rapi
d Thermal Annealing）等の熱処理を施してシリコンと
高融点金属とを反応させることによって形成される。ゲ
ート、ソース、及びドレインに金属シリサイドを形成す
ることにより、各領域の抵抗値が下がるため、ドレイン
電流を向上することができる。
【０００３】金属シリサイドの種類としては、チタンシ
リサイド（ＴｉＳｉ2）、タングステンシリサイド（Ｗ
Ｓｉ2）、ニッケルシリサイド（ＮｉＳｉ）、プラチナ
シリサイド（ＰｔＳｉ）、及びコバルトシリサイド（Ｃ
ｏＳｉ2）等が知られている。このうち、コバルトシリ
サイドは、ゲート長が０．１μｍ以下の微細なゲート電
極に適用しても、ゲート電極を低抵抗化できることが知
られている。一方、チタンシリサイドは、ゲート長が
０．１５μｍ以下のゲート電極に適用した場合、細線効
果によって、却ってゲート電極の抵抗が上昇することが
知られている。コバルトシリサイド、ニッケルシリサイ
ド、及びプラチナシリサイドでは、かかる細線効果は発
生しない。
【０００４】ここで、コバルト（Ｃｏ）とシリコン（Ｓ
ｉ）との反応について説明する。４００℃でＣｏとＳｉ
とが反応し始めてＣｏ2Ｓｉが形成され、シート抵抗は
徐々に上昇する。４５０〜５００℃でＣｏＳｉが形成さ
れ、シート抵抗が最大になる。６００℃以上でＣｏＳｉ
2が形成され、シート抵抗は低くなる。
【０００５】コバルトシリサイドの形成プロセスにおい
ては、まず、ファーストＲＴＡを４５０〜６００℃で行
う。次に、未反応のＣｏを除去した後、シート抵抗を下
げるために、セカンドＲＴＡを６５０〜８００℃で行
う。なお、セカンドＲＴＡの温度を９００℃まで上げる
と、金属シリサイド中のＣｏがシリコン基板内へ拡散
し、ソース・ドレイン領域のｐｎ接合付近にまで到達す
るため、リーク電流が増大する。
【０００６】図２８は、コバルトシリサイドが形成され
た、一般的なＭＯＳＦＥＴの構造を示す断面図である。
シリコン基板１０１の上面内には、ＳＴＩ（Shallow Tr
enchIsolation）１０２が選択的に形成されている。シ
リコン基板１０１の上面上には、ゲート絶縁膜１０３を
介してゲート電極１０４が選択的に形成されている。ゲ
ート電極１０４上には、コバルトシリサイド１０６が形
成されている。また、シリコン基板１０１の上面内に
は、ＳＴＩ１０２の側面に接触し、ゲート電極１０４の
下方のチャネル領域を挟んで対を成すソース・ドレイン
領域１１１が形成されている。ソース・ドレイン領域１
１１上には、コバルトシリサイド層１１２が形成されて
いる。ゲート電極１０４の側面には、第１及び第２のオ
フセット膜１０７，１０８を介してサイドウォール１０
９が形成されている。
【０００７】シリサイド化は、高融点金属がシリコン側
へ拡散することによって反応が進行する。そのため、図
２８に示したように、第２のオフセット膜１０８とシリ
コン基板１０１との界面に沿ってコバルトが潜り込み、
コバルトシリサイド層１１２の潜り込み部１１４が形成
される。また、ＳＴＩ１０２とシリコン基板１０１との
界面に沿ってコバルトが潜り込み、コバルトシリサイド
層１１２の潜り込み部１１５が形成される。
【０００８】半導体装置の微細化に伴い、サイドウォー
ル１０９の幅が１０ｎｍ以下になると、コバルトシリサ
イド層１１２の潜り込み部１１４がゲート絶縁膜１０３
にまで到達し、ゲート部でのリーク電流が増大すること
になる。また、ソース・ドレイン領域１１１とシリコン
基板１０１との界面に形成されるｐｎ接合の深さが、シ
リコン基板１０１の上面から０．０５μｍよりも浅くな
ると、コバルトシリサイド層１１２の潜り込み部１１５
がｐｎ接合の空乏層にまで到達し、ソース・ドレイン部
でのリーク電流が増大することになる。
【０００９】また、シリサイド化の反応過程において
は、結晶の相転移時に発生するストレス等に起因して、
金属シリサイドがスパイク状に異常成長する場合があ
る。図２８には、異常成長したコバルトシリサイドのス
パイク１１３が示されている。コバルトシリサイドは４
００〜４５０℃の温度で異常成長し、スパイク１１３が
形成される。半導体装置の微細化に伴い、ソース・ドレ
イン領域１１１とシリコン基板１０１との界面に形成さ
れるｐｎ接合の深さが、シリコン基板１０１の上面から
０．１μｍよりも浅くなると、スパイク１１３がｐｎ接
合の空乏層にまで到達し、ソース・ドレイン部でのリー
ク電流が増大することになる。
【００１０】コバルトシリサイドの異常成長に起因する
スパイクの発生を抑制する方法の一つとして、プリアモ
ルファス化法が知られている。これは、コバルト膜を堆
積する前に、窒素やゲルマニウムのイオン注入によって
シリコン基板を予めアモルファス化し、その後コバルト
シリサイドを形成するものである。シリコン基板のプリ
アモルファス化により、反応時にシリサイドとシリコン
との界面に生じるストレスが緩和されて、スパイクの発
生が抑制される。
【００１１】図２９〜３５は、プリアモルファス化法に
よる、Ｎ型ＭＯＳＦＥＴの従来の製造方法を工程順に示
す断面図である。図２９を参照して、まず、シリコン基
板１０１の上面内にＳＴＩ１０２を選択的に形成する。
次に、ウェル、チャネルストッパ層、及びチャネルドー
プ層（いずれも図示しない）を形成するためのイオン注
入を行う。次に、シリコン基板１０１の上面上にシリコ
ン酸化膜１２０を形成する。次に、ＣＶＤ法によって、
全面にアモルファスシリコン膜１２１を堆積する。次
に、イオン注入法によって、アモルファスシリコン膜１
２１内にリンイオン１２２を注入する。
【００１２】図３０を参照して、次に、写真製版法及び
異方性ドライエッチング法によって、アモルファスシリ
コン膜１２１及びシリコン酸化膜１２０をパターニング
して、ゲート電極１０４及びゲート絶縁膜１０３を形成
する。次に、ＣＶＤ法によって、ＴＥＯＳ（Tetra Etyl
e Ortho Silicate）膜１２３等の酸化シリコン系の絶縁
膜を全面に堆積する。この堆積時の温度により、ゲート
電極１０４において、アモルファスシリコンのポリシリ
コン化が始まる。
【００１３】図３１を参照して、次に、ＴＥＯＳ膜１２
３を異方性エッチングすることにより、ゲート絶縁膜１
０３及びゲート電極１０４から成るゲート構造の側面
に、第１のオフセット膜１０７を形成する。次に、ヒ素
イオン１２４をイオン注入することにより、シリコン基
板１０１の上面内にエクステンション領域１１０を形成
する。また、ホウ素イオン１２５をイオン注入すること
により、シリコン基板１０１内にポケット注入領域（図
示しない）を形成する。第１のオフセット膜１０７は、
イオン注入時にゲート絶縁膜１０３を保護すること、実
効チャネル長Ｌｅｆｆを増大させることによってしきい
値電圧のばらつきを低減すること、及び、ゲート電極１
０４とエクステンション領域１１０とによって構成され
る容量（ゲートオーバーラップ容量）を低減すること、
を目的として形成される。また、ポケット注入領域の形
成により、しきい値電圧のroll-offが緩和されるととも
に、表面パンチスルーの発生が抑制される。ヒ素イオン
１２４及びホウ素イオン１２５は、ゲート電極１０４内
にもイオン注入される。
【００１４】図３２を参照して、次に、ＣＶＤ法によっ
て、ＴＥＯＳ膜１２６及びシリコン窒化膜１２７を、こ
の順に全面に堆積する。この堆積時の温度により、ゲー
ト電極１０４のポリシリコン化がさらに進行する。
【００１５】図３３を参照して、次に、シリコン窒化膜
１２７及びＴＥＯＳ膜１２６を異方性エッチングするこ
とにより、サイドウォール１０９及び第２のオフセット
膜１０８を形成する。次に、ヒ素イオン１２８をイオン
注入することにより、ソース・ドレイン領域１１１を形
成する。ヒ素イオン１２８は、ゲート電極１０４内にも
イオン注入される。次に、シリコン基板１０１内に導入
したヒ素イオン１２４，１２８及びホウ素イオン１２５
を電気的に活性化させるために、１１００℃のＲＴＡを
行う。この熱処理により、イオン注入によってシリコン
基板１０１内に発生した欠陥は回復する。また、この熱
処理によって、ゲート電極１０４には、ゲート電極１０
４の膜厚方向に沿って延在するグレインバウンダリ１０
５を有する柱状グレインが形成される。
【００１６】図３４を参照して、次に、ソース・ドレイ
ン領域１１１の上面をアモルファス化するために、即ち
上記プリアモルファス化を行うために、ゲルマニウムイ
オン（図示しない）をイオン注入する。次に、例えば、
アルゴン雰囲気下でのスパッタリングによって、ソース
・ドレイン領域１１１の表面に形成されている自然酸化
膜（図示しない）を除去する。自然酸化膜を除去するの
は、自然酸化膜に起因して金属シリサイドの抵抗値が上
昇することを回避するためである。次に、コバルト膜１
２９及びチタンナイトライド膜１３０を、この順に全面
に堆積する。チタンナイトライド膜１３０を形成するの
は、コバルト膜１２９が自然酸化したり、ウェハの搬送
中や装置内での処理中にコバルト膜１２９内へ酸素が混
入する等して、シート抵抗が上昇することを防止するた
めである。
【００１７】図３５を参照して、次に、ファーストＲＴ
Ａを４００℃で行う。次に、チタンナイトライド膜１３
０と、未反応のコバルト膜１２９とを除去した後、セカ
ンドＲＴＡを７００℃で行う。これにより、ゲート電極
１０４の上面がシリサイド化されてコバルトシリサイド
層１０６が形成されるとともに、ソース・ドレイン領域
１１１の上面がシリサイド化されてコバルトシリサイド
層１１２が形成される。
【００１８】
【発明が解決しようとする課題】しかしながら、以上の
ようなＭＯＳＦＥＴの従来の製造方法には、以下のよう
な問題点があった。
【００１９】第１の問題点．図３３に示したように、ゲ
ート電極１０４には、ゲート電極１０４の膜厚方向に沿
って延在するグレインバウンダリ１０５を有する柱状グ
レインが形成される。グレインバウンダリに沿って拡散
するドーパントの拡散係数は、グレイン中を拡散するド
ーパントの拡散係数よりも大きいため、ゲート電極１０
４内に導入されたドーパントは、主にグレインバウンダ
リ１０５に沿って拡散して、ゲート電極１０４とゲート
絶縁膜１０３との界面に到達する。ゲート空乏化を抑制
するためには、この界面付近において多くのドーパント
が活性化されることが望ましい。しかしながら、この界
面付近に到達するドーパントの量が多くなり過ぎると、
一部のドーパントはゲート絶縁膜１０３を突き抜けてシ
リコン基板１０１内にまで到達し、その結果、ＭＯＳＦ
ＥＴのしきい値電圧が設計値からずれてしまう。この現
象は、「ドーパントの突き抜け」と称されている。
【００２０】ドーパントの突き抜けに起因するしきい値
電圧の変動を抑制するためには、ゲート電極１０４とゲ
ート絶縁膜１０３との界面に到達するドーパントの量
を、何らかの方法で低減する必要がある。ところで、ゲ
ート電極１０４内へは、ポリシリコンが縮退する程度に
まで高濃度にドーパントをイオン注入する必要がある。
従って、ゲート電極１０４内にイオン注入するドーズ量
を単に下げたのでは、ゲート電極１０４の抵抗値が上昇
する問題や、ゲート空乏化に起因して電流駆動能力が低
下する等の問題が発生する。従って、ドーズ量を単に下
げるという方法は採用できない。
【００２１】このようにＭＯＳＦＥＴの従来の製造方法
によると、ドーパントの突き抜けに起因するしきい値電
圧の変動を適切に抑制することができないという問題が
あった。
【００２２】第２の問題点．図２８と図３５とを比較す
ると分かるように、プリアモルファス化法によるＭＯＳ
ＦＥＴの従来の製造方法によると、シリサイドの異常成
長に起因するスパイク１１３の発生は回避又は抑制され
ている。しかしながら、プリアモルファス化法によって
も、コバルトシリサイド層１１２の潜り込み部１１４，
１１５の発生は回避できない。
【００２３】このようにＭＯＳＦＥＴの従来の製造方法
によると、コバルトシリサイド層１１２の潜り込み部１
１４，１１５が依然として形成される。従って、半導体
装置の微細化に伴って、ゲート部やソース・ドレイン部
でのリーク電流が増大するという問題があった。
【００２４】また、図３０に示した工程において、アモ
ルファスシリコン膜１２１を異方性エッチングすること
によってゲート電極１０４が形成されるが、この異方性
エッチング工程で用いられるガスは、ＣＦx等のラジカ
ルである。ラジカルの一部は、エッチング装置内のプラ
ズマシースとウェハとの間の電界により加速されて、シ
リコン基板１０１内に混入する。シリコン基板１０１内
に混入したラジカルは、シリコン原子との原子核散乱に
よって、Ｃ原子とＦ原子とに解離する。Ｆ原子は、熱処
理によってＦ2分子となり、あるいはシリコン基板１０
１中の水素原子と化学結合してＨＦ分子となり、シリコ
ン基板１０１外に揮発する。これに対して、Ｃ原子はシ
リコン基板１０１内に残留し、リーク電流の発生源にな
るという問題もあった。
【００２５】また、約０．１５μｍ以下の狭い領域に金
属シリサイドを形成する場合には、高抵抗のＣｏＳｉか
ら低抵抗のＣｏＳｉ2へ相転移する温度が上昇する。従
って、約８００℃以上の高温加熱時に金属シリサイドの
凝集が起こり、金属シリサイドが断線するという問題も
あった。
【００２６】第３の問題点．ショートチャネル効果の発
生を抑制するために、エクステンション領域１１０は、
シリコン基板１０１の上面内に浅く形成される傾向にあ
る。しかしながら、エクステンション領域１１０の深さ
が浅くなるとシート抵抗が大きくなり、それに伴って、
ＭＯＳＦＥＴの電流駆動能力が低下するという問題があ
った。
【００２７】本発明はこれらの問題点を解決するために
成されたものであり、第１に、ゲート電極内の不純物濃
度を低下させることなく、ドーパントの突き抜けに起因
するしきい値電圧の変動を適切に抑制し得る半導体装置
の製造方法及び半導体装置を得ることを目的とする。ま
た、第２に、ゲート電極のオフセット膜とシリコン基板
との界面や、ＳＴＩとシリコン基板との界面に、金属シ
リサイドの潜り込み部が形成されることを回避すること
により、ゲート部やソース・ドレイン部でのリーク電流
を低減し得る半導体装置の製造方法及び半導体装置を得
ることを目的とする。また、第３に、シリコン基板内に
浅いエクステンション領域が形成された場合であって
も、エクステンション領域のシート抵抗が増大すること
を抑制することにより、ＭＯＳＦＥＴの電流駆動能力を
向上し得る半導体装置の製造方法及び半導体装置を得る
ことを目的とする。
【００２８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）半導体基板を
準備する工程と、（ｂ）非晶質の半導体膜を、絶縁膜を
介して半導体基板の主面上に形成する工程と、（ｃ）低
抵抗化のための不純物を、半導体膜内に導入する工程
と、（ｄ）半導体膜内に水素イオンあるいは重水素イオ
ンを導入する工程と、（ｅ）工程（ｄ）よりも後に実行
され、熱処理を施すことにより、非晶質を多結晶化する
工程と、（ｆ）半導体膜をパターニングすることによ
り、半導体基板の主面上に、ゲート絶縁膜を介してゲー
ト電極を形成する工程とを備えるものである。
【００２９】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、（ｇ）半導体基板の主面内に、素子
分離絶縁膜を選択的に形成する工程と、（ｈ）半導体基
板内に、水素イオンあるいは重水素イオンを導入する工
程と、（ｉ）素子分離絶縁膜によって規定される素子形
成領域内において、半導体基板の主面内に、ゲート電極
を挟んで対を成すソース・ドレイン領域を形成する工程
と、（ｊ）ソース・ドレイン領域上に、金属−半導体化
合物層を形成する工程とをさらに備えることを特徴とす
るものである。
【００３０】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ｄ）及び工程（ｈ）は、工程
（ｆ）よりも後に、同一工程によって実行されることを
特徴とするものである。
【００３１】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項１〜３のいずれか一つに
記載の半導体装置の製造方法であって、（ｋ）半導体基
板の主面内に、ゲート電極を挟んで対を成すエクステン
ション領域を形成する工程と、（ｌ）エクステンション
領域上に、低抵抗化のための不純物が導入された半導体
層を形成する工程とをさらに備えることを特徴とするも
のである。
【００３２】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、（ａ）半導体基板を準備する工
程と、（ｂ）半導体基板の主面内に、素子分離絶縁膜を
選択的に形成する工程と、（ｃ）素子分離絶縁膜によっ
て規定される素子形成領域内において、半導体基板の主
面上に、ゲート電極を、ゲート絶縁膜を介して選択的に
形成する工程と、（ｄ）半導体基板内に、水素イオンあ
るいは重水素イオンを導入する工程と、（ｅ）素子形成
領域内において、半導体基板の主面内に、ゲート電極を
挟んで対を成すソース・ドレイン領域を形成する工程
と、（ｆ）ソース・ドレイン領域上に、金属−半導体化
合物層を形成する工程とを備えるものである。
【００３３】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｄ）において、水素イオンあ
るいは重水素イオンは、少なくとも、素子分離絶縁膜の
底面と側面とによって規定される角部付近に導入される
ことを特徴とするものである。
【００３４】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｄ）において、水素イオンあ
るいは重水素イオンは、少なくとも、素子分離絶縁膜の
側面と半導体基板の主面とによって規定される角部付近
に導入されることを特徴とするものである。
【００３５】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｄ）において、水素イオンあ
るいは重水素イオンは、少なくとも、ゲート電極の端部
付近における半導体基板の主面内に導入されることを特
徴とするものである。
【００３６】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項５〜８のいずれか一つに
記載の半導体装置の製造方法であって、工程（ｆ）は、
（ｆ−１）ソース・ドレイン領域上に金属膜を形成する
工程と、（ｆ−２）熱処理を施すことにより、ソース・
ドレイン領域と金属膜とを反応させる工程とを有し、工
程（ｆ−２）における熱処理は、水素雰囲気あるいは重
水素雰囲気で実行されることを特徴とするものである。
【００３７】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、（ａ）半導体基板を準備する
工程と、（ｂ）半導体基板の主面上に、ゲート構造を選
択的に形成する工程と、（ｃ）半導体基板の主面内に、
ゲート構造を挟んで対を成すエクステンション領域を形
成する工程と、（ｄ）エクステンション領域上に、低抵
抗化のための不純物が導入された半導体層を形成する工
程とを備えるものである。
【００３８】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、請求項１０に記載の半導体装
置の製造方法であって、（ｅ）半導体層内に水素イオン
あるいは重水素イオンを導入する工程と、（ｆ）工程
（ｅ）よりも後に実行され、半導体層上に、金属−半導
体化合物層を形成する工程とをさらに備えることを特徴
とするものである。
【００３９】また、この発明のうち請求項１２に記載の
半導体装置の製造方法は、請求項１０又は１１に記載の
半導体装置の製造方法であって、（ｇ）工程（ｄ）より
も後に実行され、ゲート構造の側面に接触するサイドウ
ォールを形成する工程と、（ｈ）ゲート構造及びサイド
ウォールを注入マスクに用いて半導体基板内に不純物を
イオン注入することにより、ソース・ドレイン領域を形
成する工程とをさらに備えることを特徴とするものであ
る。
【００４０】また、この発明のうち請求項１３に記載の
半導体装置は、半導体基板と、半導体基板の主面上にゲ
ート絶縁膜を介して選択的に形成され、低抵抗化のため
の不純物が導入された多結晶のゲート電極とを備え、ゲ
ート電極は、ゲート電極の膜厚方向に沿って延在しない
グレインバウンダリを有する粒状グレイン層を含むこと
を特徴とするものである。
【００４１】また、この発明のうち請求項１４に記載の
半導体装置は、請求項１３に記載の半導体装置であっ
て、半導体基板の主面内に選択的に形成された素子分離
絶縁膜と、半導体基板内に選択的に形成された、水素あ
るいは重水素の拡散層と、素子分離絶縁膜によって規定
される素子形成領域内において、半導体基板の主面内に
形成され、ゲート電極を挟んで対を成すソース・ドレイ
ン領域と、ソース・ドレイン領域上に形成された金属−
半導体化合物層とをさらに備えることを特徴とするもの
である。
【００４２】また、この発明のうち請求項１５に記載の
半導体装置は、請求項１３又は１４に記載の半導体装置
であって、半導体基板の主面内に形成され、ゲート電極
を挟んで対を成すエクステンション領域と、エクステン
ション領域上に形成され、低抵抗化のための不純物が導
入された半導体層とをさらに備えることを特徴とするも
のである。
【００４３】また、この発明のうち請求項１６に記載の
半導体装置は、半導体基板と、半導体基板の主面内に選
択的に形成された素子分離絶縁膜と、素子分離絶縁膜に
よって規定される素子形成領域内において、半導体基板
の主面上にゲート絶縁膜を介して選択的に形成されたゲ
ート電極と、半導体基板内に選択的に形成された、水素
あるいは重水素の拡散層と、素子形成領域内において、
半導体基板の主面内に形成され、ゲート電極を挟んで対
を成すソース・ドレイン領域と、ソース・ドレイン領域
上に形成された金属−半導体化合物層とを備えるもので
ある。
【００４４】また、この発明のうち請求項１７に記載の
半導体装置は、請求項１６に記載の半導体装置であっ
て、拡散層は、少なくとも、素子分離絶縁膜の底面と側
面とによって規定される角部付近に形成されていること
を特徴とするものである。
【００４５】また、この発明のうち請求項１８に記載の
半導体装置は、請求項１６に記載の半導体装置であっ
て、拡散層は、少なくとも、素子分離絶縁膜の側面と半
導体基板の主面とによって規定される角部付近に形成さ
れていることを特徴とするものである。
【００４６】また、この発明のうち請求項１９に記載の
半導体装置は、請求項１６に記載の半導体装置であっ
て、拡散層は、少なくとも、ゲート電極の端部付近にお
ける半導体基板の主面内に形成されていることを特徴と
するものである。
【００４７】また、この発明のうち請求項２０に記載の
半導体装置は、半導体基板と、半導体基板の主面上に選
択的に形成されたゲート構造と、半導体基板の主面内に
形成され、ゲート構造を挟んで対を成すエクステンショ
ン領域と、エクステンション領域上に形成され、低抵抗
化のための不純物が導入された半導体層とを備えるもの
である。
【００４８】また、この発明のうち請求項２１に記載の
半導体装置は、請求項２０に記載の半導体装置であっ
て、半導体層内に形成された、水素あるいは重水素の拡
散層と、半導体層上に形成された金属−半導体化合物層
とをさらに備えることを特徴とするものである。
【００４９】また、この発明のうち請求項２２に記載の
半導体装置は、請求項２０又は２１に記載の半導体装置
であって、半導体層上に形成され、ゲート構造の側面に
接触するサイドウォールと、ゲート構造及びサイドウォ
ールが形成されていない部分の半導体基板内に形成され
たソース・ドレイン領域とをさらに備えることを特徴と
するものである。
【００５０】
【発明の実施の形態】実施の形態１．図１〜１０は、本
発明の実施の形態１に係るＮ型ＭＯＳＦＥＴの製造方法
を工程順に示す断面図である。図１を参照して、まず、
周知のトレンチ分離技術によって、シリコン基板１の上
面内にＳＴＩ２を選択的に形成する。次に、ウェル、チ
ャネルストッパ層、及びチャネルドープ層（いずれも図
示しない）を形成するためのイオン注入を行う。次に、
ＳＴＩ２によって規定される素子形成領域（活性領域）
内において、熱酸化法によって、シリコン基板１の上面
上にシリコン酸化膜２０を形成する。次に、ＣＶＤ法に
よって、全面にアモルファスシリコン膜２１を堆積す
る。次に、ゲート電極の低抵抗化のために、イオン注入
法によって、アモルファスシリコン膜２１内にリンイオ
ン２２を注入する。
【００５１】図２を参照して、次に、イオン注入法によ
って、アモルファスシリコン膜２１内に高濃度の水素イ
オン４０を注入する。水素イオン４０のドーズ量は、１
×１０15〜１×１０17／ｃｍ2程度である。水素イオン
４０のイオン注入により、水素イオン注入層４１がアモ
ルファスシリコン膜２１内に形成される。なお、図２で
は、水素イオン注入層４１がアモルファスシリコン膜２
１内の中層部のみに形成された場合を示しているが、上
層部のみあるいは下層部のみに形成してもよい。また、
アモルファスシリコン膜２１の上面から底面にわたっ
て、水素イオン注入層４１を形成してもよい。また、イ
オン注入法によるのではなく、水素原子のラジカルビー
ムを用いて、アモルファスシリコン膜２１内に水素ラジ
カルを導入してもよい。後述の実施の形態２，３につい
ても同様である。ラジカルビームは、ＥＣＲプラズマ源
やＲＦプラズマ源を用いたり、熱フィラメント方式を用
いる等の、周知の方法によって生成することができる。
【００５２】図３を参照して、次に、窒素雰囲気あるい
はアルゴン雰囲気下で、４００〜６００℃程度の熱処理
を行う。例えば、アモルファスシリコンのポリシリコン
化（結晶化）が始まる温度である５５０℃程度で熱処理
を行う。これにより、水素イオン注入層４１が形成され
ている部分以外のアモルファスシリコン膜２１内におい
ては、アモルファスシリコン膜２１の膜厚方向に沿って
延在するグレインバウンダリを有する柱状グレインが形
成される。一方、水素イオン注入層４１内においては、
シリコン原子の不飽和結合手は水素原子によって終端さ
れているため、水素イオン注入層４１内での結晶化速度
は、アモルファスシリコン膜２１のその他の部分での結
晶化速度よりも遅くなる。その結果、水素イオン注入層
４１内での結晶化によって形成されるグレインの大きさ
は、その他の部分での結晶化によって形成される柱状グ
レインの大きさよりも小さくなり、粒状グレインが形成
される。図３に示すように、アモルファスシリコン膜２
１に熱処理を施すことによって形成されるポリシリコン
膜４４ａは、上層部及び下層部に柱状グレイン層４３を
有し、中層部に粒状グレイン層４２を有している。そし
て、粒状グレイン層４２は、ポリシリコン膜４４ａの膜
厚方向に沿って延在するグレインバウンダリや、ポリシ
リコン膜４４ａの膜厚方向以外の方向に沿って延在する
グレインバウンダリ等、多方向に延びる多数のグレイン
バウンダリを有している。
【００５３】図４を参照して、次に、写真製版法及び異
方性ドライエッチング法によって、ポリシリコン膜４４
ａ及びシリコン酸化膜２０をパターニングして、ゲート
電極４４及びゲート絶縁膜３を形成する。次に、ＣＶＤ
法によって、ＴＥＯＳ膜２３等の酸化シリコン系の絶縁
膜を全面に堆積する。
【００５４】但し、ゲートパターニングの前に熱処理を
施してアモルファスシリコンの結晶化を行う（図３）の
ではなく、図１０に示すように、ＴＥＯＳ膜２３を堆積
する際の温度を４００℃〜６００℃程度に設定すること
によって、アモルファスシリコンの結晶化を併せて行っ
てもよい。
【００５５】図５を参照して、次に、ＴＥＯＳ膜２３を
異方性エッチングすることにより、ゲート絶縁膜３及び
ゲート電極４４から成るゲート構造の側面に、第１のオ
フセット膜７を形成する。次に、ヒ素イオン２４をイオ
ン注入することにより、シリコン基板１の上面内にエク
ステンション領域１０を形成する。また、ホウ素イオン
２５をイオン注入することにより、シリコン基板１内に
ポケット注入領域（図示しない）を形成する。
【００５６】図６を参照して、次に、ＣＶＤ法によっ
て、ＴＥＯＳ膜２６及びシリコン窒化膜２７を、この順
に全面に堆積する。図７を参照して、次に、シリコン窒
化膜２７及びＴＥＯＳ膜２６を異方性エッチングするこ
とにより、サイドウォール９及び第２のオフセット膜８
を形成する。第２のオフセット膜８は、第１のオフセッ
ト膜７の側面及びシリコン基板１の上面上に形成されて
いる。サイドウォール９は、第１及び第２のオフセット
膜７，８を介して、ゲート電極４４の側面に形成されて
いる。次に、ヒ素イオン２８をイオン注入することによ
り、シリコン基板１の上面内にソース・ドレイン領域１
１を形成する。次に、シリコン基板１内に導入したヒ素
イオン２４，２８及びホウ素イオン２５を電気的に活性
化させるために、１１００℃のＲＴＡを行う。この熱処
理により、イオン注入によってシリコン基板１内に発生
した欠陥は回復する。
【００５７】図８を参照して、次に、ソース・ドレイン
領域１１の上面をアモルファス化するために、即ちプリ
アモルファス化を行うために、ゲルマニウムイオン（図
示しない）をイオン注入する。次に、例えば、アルゴン
雰囲気下でのスパッタリングによって、ソース・ドレイ
ン領域１１の表面に形成されている自然酸化膜（図示し
ない）を除去する。次に、コバルト膜２９及びチタンナ
イトライド膜３０を、この順に全面に堆積する。但し、
チタンナイトライド膜３０の代わりに、タングステンナ
イトライド膜を形成してもよい。
【００５８】図９を参照して、次に、ファーストＲＴＡ
を４００℃で行う。次に、チタンナイトライド膜３０
と、未反応のコバルト膜２９とを除去した後、セカンド
ＲＴＡを７００℃で行う。これにより、ゲート電極４４
の上面がシリサイド化されてコバルトシリサイド層６が
形成されるとともに、ソース・ドレイン領域１１の上面
がシリサイド化されてコバルトシリサイド層１２が形成
される。
【００５９】このように本実施の形態１に係るＭＯＳＦ
ＥＴの製造方法によれば、アモルファスシリコン膜２１
内に水素イオン４０を導入して水素イオン注入層４１を
形成することにより、その後の熱処理によって、少なく
とも一部に粒状グレイン層４２を有するポリシリコン膜
４４ａを形成する。図３に示したように、粒状グレイン
層４２は、ポリシリコン膜４４ａの膜厚方向に沿って延
在しないグレインバウンダリを含む、多方向に延びる多
数のグレインバウンダリを有している。従って、ポリシ
リコン膜４４ａやゲート電極４４内に導入されたドーパ
ントは、粒状グレイン層４２内では、多方向に延びる多
数のグレインバウンダリに沿って、多方向に拡散する。
従って、ゲート電極４４とゲート絶縁膜３との界面に到
達するドーパントの量を低減することができる。その結
果、ゲート電極４４内の不純物濃度を低下させることな
く、ドーパントの突き抜けに起因するしきい値電圧の変
動を適切に抑制することができる。
【００６０】また、酸素、炭素、フッ素等の不純物がゲ
ート中に取り込まれた場合、これらの不純物がシリコン
と結合して絶縁物を形成し、ゲート電極が高抵抗化する
という問題が生じる。しかしながら、本実施の形態１に
係るＭＯＳＦＥＴの製造方法によると、２００℃以上の
熱処理が行われることによって、ゲート中に導入された
水素原子（あるいは後述の重水素原子）がこれらの不純
物と結合して揮発することにより、ゲート中から上記不
純物を除去することができる。その結果、ゲート電極の
高抵抗化を抑制することができる。
【００６１】なお、以上の説明では、図２に示した工程
で、アモルファスシリコン膜２１内に水素イオン４０を
イオン注入していたが、水素イオン（Ｈ+）の代わり
に、重水素イオン（Ｄ+）をイオン注入してもよい。後
述の実施の形態２，３についても同様である。結晶化の
ための熱処理の温度が高くなると、Ｓｉ−Ｈ結合は切断
され、ポリシリコン膜４４ａ内の水素原子は水素分子
（Ｈ2）となって膜外に揮発する。そして、残されたシ
リコン原子は、他のシリコン原子との間でＳｉ−Ｓｉ結
合を形成し、ポリシリコン化が過度に進行する。しか
し、Ｓｉ−Ｄ結合の結合エネルギーはＳｉ−Ｈ結合の結
合エネルギーよりも大きいため、同じ温度で熱処理を行
った場合、熱処理により重水素分子（Ｄ2）となって揮
発する量は、水素分子の揮発量よりも抑制される。その
結果、過度のポリシリコン化（ひいては柱状化）も抑制
される。それゆえ、重水素イオンを用いた方が、粒状グ
レインを形成する際に、より高い温度で熱処理を行うこ
とが可能となる。
【００６２】また、以上の説明では、図３に示した工程
で、結晶化のための熱処理を窒素雰囲気あるいはアルゴ
ン雰囲気下で行ったが、水素雰囲気下（重水素イオンを
注入する場合は重水素雰囲気下）で行ってもよい。これ
により、ポリシリコン膜４４ａ中に残留する水素あるい
は重水素の量を増加することができ、粒状グレインの形
成を促進することができる。
【００６３】実施の形態２．図１１〜１７は、本発明の
実施の形態２に係るＮ型ＭＯＳＦＥＴの製造方法を工程
順に示す断面図である。まず、上記実施の形態１と同様
の工程を経て、図１に示した構造を得る。図１１を参照
して、次に、写真製版法及び異方性ドライエッチング法
によって、アモルファスシリコン膜２１及びシリコン酸
化膜２０をパターニングして、ゲート電極５０及びゲー
ト絶縁膜３を形成する。
【００６４】図１２を参照して、次に、ＣＶＤ法によっ
て、ＴＥＯＳ膜２３を全面に堆積する。但し、ＴＥＯＳ
膜２３の代わりに、ＨＴＯ膜、酸窒化シリコン膜、シリ
コン窒化膜、あるいはこれらの多層膜を形成してもよ
い。次に、ＴＥＯＳ膜２３を異方性エッチングすること
により、ゲート絶縁膜３及びゲート電極５０から成るゲ
ート構造の側面に、第１のオフセット膜７を形成する。
次に、ヒ素イオン２４をイオン注入することにより、シ
リコン基板１の上面内にエクステンション領域１０を形
成する。また、ホウ素イオン２５をイオン注入すること
により、シリコン基板１内にポケット注入領域（図示し
ない）を形成する。
【００６５】図１３を参照して、次に、イオン注入法に
よって、シリコン基板１内及びゲート電極５０内に、高
濃度の水素イオン５１を注入する。水素イオン５１のド
ーズ量は、１×１０13〜１×１０15／ｃｍ2程度であ
る。水素イオン５１のイオン注入により、水素イオン注
入層５２がゲート電極５０の底部に形成されるととも
に、水素イオン注入層５３がシリコン基板１内に形成さ
れる。図１３において、水素イオン注入層５３は、ＳＴ
Ｉ２の底面と側面とによって規定される角部付近を含む
深さに形成されている。
【００６６】また、図１４を参照して、図１３に示した
工程に加えて、あるいは図１３に示した工程に代えて、
別の水素イオン注入層５４，５５を形成してもよい。水
素イオン注入層５４は、ゲート電極５０の上面内に形成
されている。また、水素イオン注入層５５は、ＳＴＩ２
の側面とシリコン基板１の上面とによって規定される角
部付近、及び、ゲート電極５０の端部付近を含む、シリ
コン基板１の上面内に形成されている。
【００６７】図１５を参照して、次に、ＣＶＤ法によっ
てＴＥＯＳ膜及びシリコン窒化膜をこの順に全面に堆積
した後、これらの膜を異方性エッチングすることによ
り、サイドウォール９及び第２のオフセット膜８を形成
する。アモルファスシリコンから成るゲート電極５０
は、ＴＥＯＳ膜及びシリコン窒化膜を堆積する際の温度
によって結晶化し、粒状グレイン層を有するゲート電極
４４に変化する。これにより、上記実施の形態１と同様
の効果を得ることができる。
【００６８】また、図１３，１４に示した工程でシリコ
ン基板１内に導入された水素イオン５１は、ＴＥＯＳ膜
及びシリコン窒化膜を堆積する際の温度によって、シリ
コン基板１内を拡散する。そして、一部の水素原子同士
は互いに結合して水素分子となって揮発するが、他の水
素原子は、ＳＴＩ２とシリコン基板１との界面付近に残
留する。これにより、水素拡散層５７が形成される。ま
た、さらに別の水素原子は、第２のオフセット膜８とシ
リコン基板１との界面付近や、ゲート絶縁膜３とシリコ
ン基板１との界面付近に残留する。これにより、水素拡
散層５６が形成される。
【００６９】図１６を参照して、次に、ヒ素イオンをイ
オン注入することにより、シリコン基板１の上面内にソ
ース・ドレイン領域１１を形成する。次に、シリコン基
板１内に導入したドーパントを活性化させるために、Ｒ
ＴＡを行う。次に、プリアモルファス化を行うために、
ゲルマニウムイオンをイオン注入する。次に、ソース・
ドレイン領域１１の表面に形成されている自然酸化膜を
除去する。次に、コバルト膜及びチタンナイトライド膜
を、この順に全面に堆積する。次に、ファーストＲＴＡ
を４５０℃で行った後、チタンナイトライド膜と、未反
応のコバルト膜とを除去する。その後、セカンドＲＴＡ
を７００℃で行う。これにより、ゲート電極４４の上面
がシリサイド化されてコバルトシリサイド層６が形成さ
れるとともに、ソース・ドレイン領域１１の上面がシリ
サイド化されてコバルトシリサイド層５８が形成され
る。
【００７０】なお、以上の説明では、第２のオフセット
膜８及びサイドウォール９を形成する工程（図１５）よ
りも前に、水素イオン５１をイオン注入する場合につい
て説明したが、図１７に示すように、第２のオフセット
膜８及びサイドウォール９を形成した後に、水素イオン
５１をイオン注入して、２００〜６００℃の熱処理を行
ってもよい。
【００７１】このように本実施の形態２に係るＭＯＳＦ
ＥＴの製造方法によれば、上記実施の形態１による効果
に加えて、以下の効果を得ることができる。第１の効果
として、熱処理によってシリコン基板１中のシリコン原
子同士のＳｉ−Ｓｉ結合が切れて、シリコン原子が応力
を緩和するように熱拡散する。またその際、水素拡散層
５６，５７中の水素原子が一部のシリコン原子と結合し
て、不飽和結合手を終端するようＳｉ−Ｈ結合を形成す
る。その結果、応力が集中している領域（ＳＴＩ２の底
面と側面とによって規定される角部付近、ＳＴＩ２の側
面とシリコン基板１の上面とによって規定される角部付
近、ゲート電極５０の端部付近）で、シリコン原子同士
の歪んだ結合が開放される。
【００７２】また、第２の効果として、酸素、炭素、フ
ッ素等の不純物が例えばソース・ドレイン領域１１中に
取り込まれた場合、これらの不純物がシリコンと結合し
て絶縁物を形成し、ソース・ドレインが高抵抗化したり
リーク電流を増大させる要因になるという問題が生じ
る。しかしながら、本実施の形態２に係るＭＯＳＦＥＴ
の製造方法によると、２００℃以上の熱処理が行われる
ことによって、シリコン基板１内に導入された水素原子
がこれらの不純物と結合して揮発することにより、シリ
コン基板１中から上記不純物を除去することができる。
【００７３】かかる第２の効果によって、良好な結晶性
を持つコバルトシリサイド層５８を形成することがで
き、その結果、約０．１５μｍ以下の狭い領域にコバル
トシリサイド層５８を形成する場合であっても、断線の
発生が防止される。
【００７４】また、第３の効果として、第１及び第２の
オフセット膜７，８やゲート絶縁膜３の下方には水素拡
散層５６が形成されており、ＳＴＩ２とシリコン基板１
との界面付近には水素拡散層５７が形成されている。水
素拡散層５６，５７内では、シリコン原子と水素原子と
が結合してＳｉ−Ｈ結合が形成されているため、これら
の領域内では、他の領域と比べてシリサイド反応は抑制
される。従って、従来技術で問題となっていた、コバル
トシリサイド層１１２の潜り込み部１１４，１１５の発
生を抑制することができる。
【００７５】また、第４の効果として、露出しているソ
ース・ドレイン領域１１上に自然酸化膜が形成された場
合であっても、その自然酸化膜は、シリコン基板１内に
導入された水素イオン５１によって還元され、Ｈ2０と
なって揮発する。そのため、ソース・ドレイン領域１１
上に形成された自然酸化膜を、効果的に除去することが
できる。従って、その後にソース・ドレイン領域１１上
に形成されるコバルトシリサイド層５８の抵抗値を低減
することができる。
【００７６】なお、コバルトシリサイド層５８を形成す
るためのＲＴＡやその他の熱処理を水素雰囲気下（重水
素イオンを注入する場合は重水素雰囲気下）で行うこと
により、シリコン基板１内に残留する水素あるいは重水
素の量を増加することができ、上記の効果を高めること
ができる。
【００７７】図１８は、活性領域のピッチとｐｎ接合リ
ークとの関係を示したグラフである。半導体装置が微細
化されて活性領域のピッチが狭くなるほど、ＳＴＩ２の
底面と側面とによって規定される角部付近、及び、ＳＴ
Ｉ２の側面とシリコン基板１の上面とによって規定され
る角部付近の各応力が増大するため、ｐｎ接合リークも
増大する。しかしながら、図１８を参照すると、本実施
の形態２に係るＭＯＳＦＥＴの製造方法によれば、主に
上記第１及び第２の効果によって、ｐｎ接合リークの増
大が従来よりも抑制されていることが分かる。
【００７８】図１９は、シリコン基板１の上面からのソ
ース・ドレイン領域１１の深さ（ｐｎ接合の深さ）と、
リーク電流の大きさとの関係を示したグラフである。従
来は、ｐｎ接合の深さが０．０５μｍよりも浅くなる
と、図３５に示したコバルトシリサイド層１１２の潜り
込み部１１５がｐｎ接合の空乏層にまで到達するため、
リーク電流が急激に増大する。しかしながら、図１９を
参照すると、本実施の形態２に係るＭＯＳＦＥＴの製造
方法によれば、主に上記第１及び第３の効果によって、
ｐｎ接合の深さが０．０５μｍ以下の領域においてリー
ク電流が低減されていることが分かる。
【００７９】なお、第１及び第２のオフセット膜７，８
の有無によって本実施の形態２に係る発明の効果は変わ
らないので、少なくとも本実施の形態２に係る発明によ
る効果を得る上では、これらの膜はあっても無くても構
わない。
【００８０】実施の形態３．図２０〜２４は、本発明の
実施の形態３に係るＮ型ＭＯＳＦＥＴの製造方法を工程
順に示す断面図である。図２０を参照して、まず、周知
のトレンチ分離技術によって、シリコン基板１の上面内
にＳＴＩ２を選択的に形成する。次に、ウェル、チャネ
ルストッパ層、及びチャネルドープ層（いずれも図示し
ない）を形成するためのイオン注入を行う。次に、ＳＴ
Ｉ２によって規定される素子形成領域内において、周知
の方法によって、シリコン基板１の上面上にゲート構造
を選択的に形成する。該ゲート構造は、ゲート絶縁膜
３、ドープトポリシリコン層６０、タングステンシリサ
イド層６１、タングステンナイトライド層６２、タング
ステン層６３、及び絶縁膜６４が、この順に積層された
ポリメタルゲート構造を成している。
【００８１】次に、ゲート構造の側面に第１のオフセッ
ト膜７を形成する。第１のオフセット膜７は、ＴＥＯＳ
あるいはＨＴＯ（高温で堆積された酸化膜）から成る。
次に、上記ゲート構造を注入マスクに用いて、０．１〜
３ｋｅＶ程度の注入エネルギーでヒ素イオンをイオン注
入することにより、シリコン基板１の上面内に自己整合
的にエクステンション領域１０を形成する。次に、ヒ素
イオンを活性化するためにＲＴＡを行う。この熱処理に
より、イオン注入によってシリコン基板１内に発生した
欠陥が回復し、シリコン基板１の上面は再結晶化され
る。
【００８２】ここで、図２０ではＮ型ＭＯＳＦＥＴを製
造する場合の例について示しているが、Ｐ型ＭＯＳＦＥ
Ｔを形成する場合は、ヒ素イオンの代わりに、インジウ
ムイオン、ホウ素イオン、あるいはＢＦ2イオンをイオ
ン注入することによって、エクステンション領域を形成
する。また、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを
同一のシリコン基板１上に形成する場合は、各ＭＯＳＦ
ＥＴの形成予定領域を順にフォトレジストで覆い、異な
る導電型のエクステンション領域をそれぞれの領域内に
順に形成する。この場合、シリコン基板１を再結晶化す
るためのＲＴＡは、両領域のイオン注入が終了した後に
行う。
【００８３】図２１を参照して、次に、露出しているシ
リコンを種結晶に用いた選択的エピタキシャル成長法に
よって、エクステンション領域１０上に、エピタキシャ
ル成長層６５を形成する。ゲート構造の端部周辺では
［１１１］ファセット面が現れやすく、エピタキシャル
成長において、［１１１］ファセット面は［１００］フ
ァセット面よりもエピタキシャル成長の速度が遅い。そ
のため、ゲート構造の端部周辺におけるエピタキシャル
成長層６５の膜厚は、他の部分における膜厚よりも薄く
なる。
【００８４】次に、イオン注入法によって、低抵抗化の
ためのヒ素イオン６６を、エピタキシャル成長層６５内
に導入する。但し、Ｐ型ＭＯＳＦＥＴを形成する場合
は、ヒ素イオン６６の代わりに、インジウムイオン、ホ
ウ素イオン、あるいはＢＦ2イオンをイオン注入する。
エピタキシャル成長層６５の不純物濃度は、エクステン
ション領域１０の不純物濃度よりも高く設定する。
【００８５】次に、イオン注入法によって、水素イオン
５１をエピタキシャル成長層６５内に導入する。これに
より、上記実施の形態２による効果を得ることができ
る。但し、本実施の形態３において水素イオン５１の注
入は必ずしも行う必要はなく、省略することも可能であ
る。また、水素イオン５１の注入を行う場合において、
ゲート電極の構造を上記実施の形態２と同様の構造とす
ることにより、ドーパントの突き抜けに起因するしきい
値電圧の変動を抑制できるという効果も得られる。ま
た、水素イオン５１を注入した後、例えば水素雰囲気下
で熱処理を行ってもよい。これにより、エピタキシャル
成長層６５内のシリコン原子が拡散して、ゲート構造の
端部周辺におけるエピタキシャル成長層６５の膜厚が若
干厚くなるため、エピタキシャル成長層６５の膜厚をあ
る程度均一化することができる。
【００８６】図２２を参照して、次に、エピタキシャル
成長層６５に関してプリアモルファス化を行うために、
ゲルマニウムイオンをイオン注入する。次に、エピタキ
シャル成長層６５の表面に形成されている自然酸化膜を
除去する。次に、コバルト膜６７及びタングステンナイ
トライド膜６８を、この順に全面に堆積する。
【００８７】図２３を参照して、次に、ファーストＲＴ
Ａを４００℃で行った後、タングステンナイトライド膜
６８と、未反応のコバルト膜６７とを除去する。その
後、セカンドＲＴＡを５５０〜７００℃で行う。これに
より、エピタキシャル成長層６５の上面がシリサイド化
されてコバルトシリサイド層６９が形成される。また、
このときの熱処理により、エピタキシャル成長層６５内
へのイオン注入によって生じた欠陥が回復されるととも
に、注入されたドーパントが活性化する。
【００８８】図２４を参照して、次に、ＴＥＯＳ膜（あ
るいはＨＴＯ膜）を１０ｎｍ程度の膜厚で全面に堆積し
た後、シリコン窒化膜を４０〜６０ｎｍ程度の膜厚で全
面に堆積する。次に、シリコン窒化膜及びＴＥＯＳ膜を
異方性エッチングすることにより、第２のオフセット膜
７０及びサイドウォール７１を形成する。ここで、シリ
コン窒化膜の比誘電率が７〜９程度であるのに対し、Ｔ
ＥＯＳ膜やＨＴＯ膜の比誘電率は３．９〜４．１程度で
ある。このように、サイドウォール７１の材質よりも比
誘電率が小さい材質で第２のオフセット膜７０を形成す
ることにより、ゲートとソース・ドレインとによって構
成される寄生容量を低減でき、回路の動作速度を高速化
することができる。
【００８９】なお、以上の説明では、シリコン基板１の
上面内にエクステンション領域１０を形成（図２０）し
た後、不純物が導入されたエピタキシャル成長層６５を
エクステンション領域１０上に形成（図２１）する場合
について説明した。しかし、図２０に示した工程でエク
ステンション領域１０を形成することなく、シリコン基
板１の上面上にノンドープのエピタキシャル成長層６５
を形成してもよい。この場合は、ヒ素イオン６６の注入
エネルギー及びドーズ量を調整することによって、シリ
コン基板１の上面内にエクステンション領域１０を、エ
ピタキシャル成長層６５内に高濃度の不純物拡散層をそ
れぞれ形成すればよい。
【００９０】このように本実施の形態３に係るＭＯＳＦ
ＥＴの製造方法によれば、不純物が高濃度に導入された
エピタキシャル成長層６５が、エクステンション領域１
０が形成されている部分のシリコン基板１の上面上に形
成される。従って、ショートチャネル効果の発生を抑制
するためにシリコン基板１内に浅いエクステンション領
域１０が形成された場合であっても、低抵抗のエピタキ
シャル成長層６５によって、エクステンション領域１０
のシート抵抗が増大することを抑制することができる。
その結果、ＭＯＳＦＥＴの電流駆動能力を向上すること
ができる。
【００９１】また、エピタキシャル成長層６５上にコバ
ルトシリサイド層６９を形成するため、コバルトシリサ
イド層６９を、エピタキシャル成長層６５の膜厚分だ
け、シリコン基板１の上面から遠ざけて形成することが
できる。その結果、異常成長によってスパイク状の金属
シリサイドが形成された場合であっても、スパイク状の
金属シリサイドに起因するリーク電流を、従来のＭＯＳ
ＦＥＴよりも抑制することができる。
【００９２】図２５は、本実施の形態３の第１の変形例
に係るＭＯＳＦＥＴの製造方法の一工程を示す断面図で
ある。図２４に示した構造を得た後、ヒ素イオン７２を
イオン注入する。注入されたヒ素イオン７２はその後の
熱処理によって活性化され、ソース・ドレイン領域７３
が自己整合的に形成される。ソース・ドレイン領域７３
の不純物濃度は、エピタキシャル成長層６５の不純物濃
度よりも高く設定する。また、水素イオン５１をイオン
注入することによって、上記実施の形態２と同様の効果
を得ることができる。例えば、コバルトシリサイド層６
９中に混入している不純物が水素原子と結合して揮発す
るため、コバルトシリサイド層６９の断線を防止でき
る。
【００９３】図２６，２７は、本実施の形態３の第２の
変形例に係るＭＯＳＦＥＴの製造方法を工程順に示す断
面図である。図２６を参照して、まず、図２１に示した
構造を得た後、第２のオフセット膜７０及びサイドウォ
ール７１を形成する。次に、ヒ素イオン７２をイオン注
入した後に熱処理を行うことにより、自己整合的にソー
ス・ドレイン領域７３を形成する。このとき、水素イオ
ン５１を注入してもよい。図２７を参照して、次に、コ
バルト膜と酸化防止膜（タングステンナイトライド膜や
チタンナイトライド膜等）とを堆積した後、ＲＴＡを行
うことにより、サイドウォール７１から露出している部
分のエピタキシャル成長層６５の上面上に、自己整合的
にコバルトシリサイド層７４を形成する。
【００９４】本実施の形態３の第１及び第２の変形例に
係るＭＯＳＦＥＴの製造方法によれば、エピタキシャル
成長層６５よりも高濃度のソース・ドレイン領域７３を
形成することにより、ソース・ドレイン部のシート抵抗
をさらに低減でき、さらなる高速動作を実現することが
できる。
【００９５】なお、上記実施の形態１〜３では、通常の
シリコン基板を用いる場合について説明したが、周知の
ＳＯＩ（Silicon On Insulator）基板やＳＯＮ（Silico
n OnNothing）基板を用いて本発明を適用した場合であ
っても、上記と同様の効果を得ることができる。
【００９６】また、上記実施の形態１〜３では、金属シ
リサイドゲートやポリメタルゲートのゲート電極を用い
る場合について説明したが、メタルゲートやその他の周
知のゲート電極を用いて本発明を適用した場合であって
も、上記と同様の効果を得ることができる。
【００９７】
【発明の効果】この発明のうち請求項１に係るものによ
れば、半導体膜内に水素イオンあるいは重水素イオンを
導入することにより、その後の熱処理によって、少なく
とも一部に粒状グレイン層を有する多結晶膜を形成する
ことができる。粒状グレイン層は、多結晶膜の膜厚方向
に沿って延在しないグレインバウンダリを含む、多方向
に延びる多数のグレインバウンダリを有している。従っ
て、多結晶膜内に導入されたドーパントは、粒状グレイ
ン層内では、多方向に延びる多数のグレインバウンダリ
に沿って、多方向に拡散する。従って、ゲート電極とゲ
ート絶縁膜との界面に到達するドーパントの量を低減す
ることができる。その結果、ゲート電極内の不純物濃度
を低下させることなく、ドーパントの突き抜けに起因す
るしきい値電圧の変動を適切に抑制することができる。
【００９８】また、酸素、炭素、フッ素等の不純物がゲ
ート中に取り込まれた場合であっても、熱処理が行われ
ることによって、ゲート中に導入された水素原子あるい
は重水素原子がこれらの不純物と結合して揮発すること
により、ゲート中から上記不純物を除去することができ
る。その結果、ゲート電極の高抵抗化を抑制することが
できる。
【００９９】また、この発明のうち請求項２に係るもの
によれば、応力が集中している領域で、半導体原子同士
の歪んだ結合が開放されるという効果が得られる。ま
た、ソース・ドレイン領域中に取り込まれた不純物を、
水素原子あるいは重水素原子によって除去できるという
効果も得られる。また、ゲート絶縁膜の下方付近や、素
子分離絶縁膜と半導体基板との界面付近において、金属
−半導体化合物層の潜り込み部の発生を抑制できるとい
う効果も得られる。さらに、ソース・ドレイン領域上に
形成された自然酸化膜を、水素イオンあるいは重水素イ
オンによって除去できるという効果も得られる。
【０１００】また、この発明のうち請求項３に係るもの
によれば、半導体膜内へ水素イオンあるいは重水素イオ
ンを導入する工程と、半導体基板内へ水素イオンあるい
は重水素イオンを導入する工程とを同一工程によって実
行することにより、別工程で実行する場合と比較して、
製造工程の簡略化を図ることができる。
【０１０１】また、この発明のうち請求項４に係るもの
によれば、不純物が導入された半導体層がエクステンシ
ョン領域上に形成されるため、ショートチャネル効果の
発生を抑制するために半導体基板内に浅いエクステンシ
ョン領域が形成された場合であっても、低抵抗の半導体
層によって、エクステンション領域のシート抵抗が増大
することを抑制することができる。
【０１０２】また、この発明のうち請求項５に係るもの
によれば、第１の効果として、熱処理によって半導体基
板中の半導体原子同士の結合が切れて、半導体原子が応
力を緩和するように熱拡散する。またその際、半導体基
板内に導入された水素原子あるいは重水素原子が一部の
半導体原子と結合して、不飽和結合手を終端する。その
結果、応力が集中している領域（素子分離絶縁膜の底面
と側面とによって規定される角部付近、素子分離絶縁膜
の側面と半導体基板の上面とによって規定される角部付
近、ゲート電極の端部付近）で、半導体原子同士の歪ん
だ結合が開放される。
【０１０３】また、第２の効果として、酸素、炭素、フ
ッ素等の不純物が例えばソース・ドレイン領域中に取り
込まれた場合であっても、熱処理が行われることによっ
て、半導体基板内に導入された水素原子あるいは重水素
原子がこれらの不純物と結合して揮発することにより、
半導体基板中から上記不純物を除去することができる。
【０１０４】また、第３の効果として、ゲート絶縁膜の
下方付近や、素子分離絶縁膜と半導体基板との界面付近
には、水素拡散層あるいは重水素拡散層が形成される。
この領域内では、他の領域と比べてシリサイド反応が抑
制されるため、金属−半導体化合物層の潜り込み部の発
生を抑制することができる。
【０１０５】また、第４の効果として、露出しているソ
ース・ドレイン領域上に自然酸化膜が形成された場合で
あっても、その自然酸化膜は、半導体基板内に導入され
た水素イオンあるいは重水素イオンによって還元され、
Ｈ2０となって揮発する。そのため、ソース・ドレイン
領域上に形成された自然酸化膜を、効果的に除去するこ
とができる。従って、その後にソース・ドレイン領域上
に形成される金属−半導体化合物層の抵抗値を低減する
ことができる。
【０１０６】また、この発明のうち請求項６に係るもの
によれば、応力が集中している領域である、素子分離絶
縁膜の底面と側面とによって規定される角部付近におい
て、半導体原子同士の歪んだ結合を開放することができ
る。
【０１０７】また、この発明のうち請求項７に係るもの
によれば、応力が集中している領域である、素子分離絶
縁膜の側面と半導体基板の主面とによって規定される角
部付近において、半導体原子同士の歪んだ結合を開放す
ることができる。
【０１０８】また、この発明のうち請求項８に係るもの
によれば、応力が集中している領域である、ゲート電極
の端部付近において、半導体原子同士の歪んだ結合を開
放することができる。
【０１０９】また、この発明のうち請求項９に係るもの
によれば、熱処理の際に揮発せずに半導体基板内に残留
する水素あるいは重水素の量を増加することができる。
【０１１０】また、この発明のうち請求項１０に係るも
のによれば、不純物が導入された半導体層がエクステン
ション領域上に形成されるため、ショートチャネル効果
の発生を抑制するために半導体基板内に浅いエクステン
ション領域が形成された場合であっても、低抵抗の半導
体層によって、エクステンション領域のシート抵抗が増
大することを抑制することができる。
【０１１１】また、この発明のうち請求項１１に係るも
のによれば、応力が集中している領域で、半導体原子同
士の歪んだ結合が開放されるという効果が得られる。ま
た、半導体層内に取り込まれた不純物を、水素原子ある
いは重水素原子によって除去できるという効果も得られ
る。また、ゲート絶縁膜の下方付近等において、金属−
半導体化合物層の潜り込み部の発生を抑制できるという
効果も得られる。さらに、半導体層上に形成された自然
酸化膜を、水素イオンあるいは重水素イオンによって除
去できるという効果も得られる。
【０１１２】また、この発明のうち請求項１２に係るも
のによれば、ソース・ドレイン領域を形成することによ
り、ソース・ドレイン部のシート抵抗をさらに低減で
き、さらなる高速動作を実現することができる。
【０１１３】また、この発明のうち請求項１３に係るも
のによれば、半導体装置の製造工程において、ゲート電
極に導入されたドーパントは、粒状グレイン層内では、
多方向に延びる多数のグレインバウンダリに沿って、多
方向に拡散する。従って、ゲート電極とゲート絶縁膜と
の界面に到達するドーパントの量が低減される。そのた
め、ドーパントの突き抜けに起因するしきい値電圧の変
動が抑制された半導体装置を得ることができる。
【０１１４】また、この発明のうち請求項１４に係るも
のによれば、半導体装置の製造工程において、応力が集
中している領域で、半導体原子同士の歪んだ結合が開放
されるという効果が得られる。また、ソース・ドレイン
領域中に取り込まれた不純物を、水素原子あるいは重水
素原子によって除去できるという効果も得られる。ま
た、ゲート絶縁膜の下方付近や、素子分離絶縁膜と半導
体基板との界面付近において、金属−半導体化合物層の
潜り込み部の発生を抑制できるという効果も得られる。
さらに、ソース・ドレイン領域上に形成された自然酸化
膜を、水素イオンあるいは重水素イオンによって除去で
きるという効果も得られる。そのため、リーク電流が低
減された半導体装置を得ることができる。
【０１１５】また、この発明のうち請求項１５に係るも
のによれば、不純物が導入された半導体層がエクステン
ション領域上に形成されているため、ショートチャネル
効果の発生を抑制するために半導体基板内に浅いエクス
テンション領域が形成されている場合であっても、低抵
抗の半導体層によって、エクステンション領域のシート
抵抗が増大することを抑制することができる。
【０１１６】また、この発明のうち請求項１６に係るも
のによれば、半導体装置の製造工程において、応力が集
中している領域で、半導体原子同士の歪んだ結合が開放
されるという効果が得られる。また、ソース・ドレイン
領域中に取り込まれた不純物を、水素原子あるいは重水
素原子によって除去できるという効果も得られる。ま
た、ゲート絶縁膜の下方付近や、素子分離絶縁膜と半導
体基板との界面付近において、金属−半導体化合物層の
潜り込み部の発生を抑制できるという効果も得られる。
さらに、ソース・ドレイン領域上に形成された自然酸化
膜を、水素イオンあるいは重水素イオンによって除去で
きるという効果も得られる。そのため、リーク電流が低
減された半導体装置を得ることができる。
【０１１７】また、この発明のうち請求項１７に係るも
のによれば、応力が集中している領域である、素子分離
絶縁膜の底面と側面とによって規定される角部付近にお
いて、半導体原子同士の歪んだ結合が開放される。
【０１１８】また、この発明のうち請求項１８に係るも
のによれば、応力が集中している領域である、素子分離
絶縁膜の側面と半導体基板の主面とによって規定される
角部付近において、半導体原子同士の歪んだ結合が開放
される。
【０１１９】また、この発明のうち請求項１９に係るも
のによれば、応力が集中している領域である、ゲート電
極の端部付近において、半導体原子同士の歪んだ結合が
開放される。
【０１２０】また、この発明のうち請求項２０に係るも
のによれば、不純物が導入された半導体層がエクステン
ション領域上に形成されるため、ショートチャネル効果
の発生を抑制するために半導体基板内に浅いエクステン
ション領域が形成された場合であっても、低抵抗の半導
体層によって、エクステンション領域のシート抵抗が増
大することを抑制することができる。
【０１２１】また、この発明のうち請求項２１に係るも
のによれば、半導体装置の製造工程において、応力が集
中している領域で、半導体原子同士の歪んだ結合が開放
されるという効果が得られる。また、半導体層内に取り
込まれた不純物を、水素原子あるいは重水素原子によっ
て除去できるという効果も得られる。また、ゲート絶縁
膜の下方付近等において、金属−半導体化合物層の潜り
込み部の発生を抑制できるという効果も得られる。さら
に、半導体層上に形成された自然酸化膜を、水素イオン
あるいは重水素イオンによって除去できるという効果も
得られる。そのため、リーク電流が低減された半導体装
置を得ることができる。
【０１２２】また、この発明のうち請求項２２に係るも
のによれば、ソース・ドレイン領域を形成することによ
り、ソース・ドレイン部のシート抵抗をさらに低減で
き、さらなる高速動作を実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１８】 活性領域のピッチとｐｎ接合リークとの関
係を示したグラフである。
【図１９】 ｐｎ接合の深さとリーク電流の大きさとの
関係を示したグラフである。
【図２０】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態３の第１の変形例に係
るＭＯＳＦＥＴの製造方法の一工程を示す断面図であ
る。
【図２６】 本発明の実施の形態３の第２の変形例に係
るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。
【図２７】 本発明の実施の形態３の第２の変形例に係
るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。
【図２８】 コバルトシリサイドが形成された、一般的
なＭＯＳＦＥＴの構造を示す断面図である。
【図２９】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３０】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３１】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３２】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３３】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３４】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【図３５】 ＭＯＳＦＥＴの従来の製造方法を工程順に
示す断面図である。
【符号の説明】
１ シリコン基板、２ ＳＴＩ、３ ゲート絶縁膜、
６，１２，５８，６９，７４ コバルトシリサイド層、
９，７１ サイドウォール、１０ エクステンション領
域、１１，７３ ソース・ドレイン領域、２０ シリコ
ン酸化膜、２１アモルファスシリコン膜、２２ リンイ
オン、２４，２８，６６，７２ ヒ素イオン、２９，６
７ コバルト膜、４０，５１ 水素イオン、４１，５２
〜５５水素イオン注入層、４２ 粒状グレイン層、４２
ａ 粒状グレイン、４３ 柱状グレイン層、４３ａ 柱
状グレイン、４４ ゲート電極、４４ａ ポリシリコン
膜、５０ ゲート電極、５６，５７ 水素拡散層、６５
エピタキシャル成長層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA05 AA06 AA13 AA15 AA21 AA24 AA28 AC36 BA20 BC06 BF04 BF11 BF18 BF21 BF27 BF30 BF33 BF38 BG10 BG11 BG12 BG14 BG28 BG32 BG35 BG38 BG52 BG53 BG56 BH06 BH14 BH21 BH22 BJ01 BJ04 BJ08 BK02 BK13 BK18 BK21 BK22 CB02 CB04 CF04

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板を準備する工程と、 （ｂ）非晶質の半導体膜を、絶縁膜を介して前記半導体
    基板の主面上に形成する工程と、 （ｃ）低抵抗化のための不純物を、前記半導体膜内に導
    入する工程と、 （ｄ）前記半導体膜内に水素イオンあるいは重水素イオ
    ンを導入する工程と、 （ｅ）前記工程（ｄ）よりも後に実行され、熱処理を施
    すことにより、前記非晶質を多結晶化する工程と、 （ｆ）前記半導体膜をパターニングすることにより、前
    記半導体基板の前記主面上に、ゲート絶縁膜を介してゲ
    ート電極を形成する工程とを備える、半導体装置の製造
    方法。
  2. 【請求項２】 （ｇ）前記半導体基板の前記主面内に、
    素子分離絶縁膜を選択的に形成する工程と、 （ｈ）前記半導体基板内に、水素イオンあるいは重水素
    イオンを導入する工程と、 （ｉ）前記素子分離絶縁膜によって規定される素子形成
    領域内において、前記半導体基板の前記主面内に、前記
    ゲート電極を挟んで対を成すソース・ドレイン領域を形
    成する工程と、 （ｊ）前記ソース・ドレイン領域上に、金属−半導体化
    合物層を形成する工程とをさらに備える、請求項１に記
    載の半導体装置の製造方法。
  3. 【請求項３】 前記工程（ｄ）及び前記工程（ｈ）は、
    前記工程（ｆ）よりも後に、同一工程によって実行され
    る、請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 （ｋ）前記半導体基板の前記主面内に、
    前記ゲート電極を挟んで対を成すエクステンション領域
    を形成する工程と、 （ｌ）前記エクステンション領域上に、低抵抗化のため
    の不純物が導入された半導体層を形成する工程とをさら
    に備える、請求項１〜３のいずれか一つに記載の半導体
    装置の製造方法。
  5. 【請求項５】 （ａ）半導体基板を準備する工程と、 （ｂ）前記半導体基板の主面内に、素子分離絶縁膜を選
    択的に形成する工程と、 （ｃ）前記素子分離絶縁膜によって規定される素子形成
    領域内において、前記半導体基板の前記主面上に、ゲー
    ト電極を、ゲート絶縁膜を介して選択的に形成する工程
    と、 （ｄ）前記半導体基板内に、水素イオンあるいは重水素
    イオンを導入する工程と、 （ｅ）前記素子形成領域内において、前記半導体基板の
    前記主面内に、前記ゲート電極を挟んで対を成すソース
    ・ドレイン領域を形成する工程と、 （ｆ）前記ソース・ドレイン領域上に、金属−半導体化
    合物層を形成する工程とを備える、半導体装置の製造方
    法。
  6. 【請求項６】 前記工程（ｄ）において、前記水素イオ
    ンあるいは前記重水素イオンは、少なくとも、前記素子
    分離絶縁膜の底面と側面とによって規定される角部付近
    に導入される、請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記工程（ｄ）において、前記水素イオ
    ンあるいは前記重水素イオンは、少なくとも、前記素子
    分離絶縁膜の側面と前記半導体基板の前記主面とによっ
    て規定される角部付近に導入される、請求項５に記載の
    半導体装置の製造方法。
  8. 【請求項８】 前記工程（ｄ）において、前記水素イオ
    ンあるいは前記重水素イオンは、少なくとも、前記ゲー
    ト電極の端部付近における前記半導体基板の前記主面内
    に導入される、請求項５に記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記工程（ｆ）は、 （ｆ−１）前記ソース・ドレイン領域上に金属膜を形成
    する工程と、 （ｆ−２）熱処理を施すことにより、前記ソース・ドレ
    イン領域と前記金属膜とを反応させる工程とを有し、 前記工程（ｆ−２）における前記熱処理は、水素雰囲気
    あるいは重水素雰囲気で実行されることを特徴とする、
    請求項５〜８のいずれか一つに記載の半導体装置の製造
    方法。
  10. 【請求項１０】 （ａ）半導体基板を準備する工程と、 （ｂ）前記半導体基板の主面上に、ゲート構造を選択的
    に形成する工程と、 （ｃ）前記半導体基板の前記主面内に、前記ゲート構造
    を挟んで対を成すエクステンション領域を形成する工程
    と、 （ｄ）前記エクステンション領域上に、低抵抗化のため
    の不純物が導入された半導体層を形成する工程とを備え
    る、半導体装置の製造方法。
  11. 【請求項１１】 （ｅ）前記半導体層内に水素イオンあ
    るいは重水素イオンを導入する工程と、 （ｆ）前記工程（ｅ）よりも後に実行され、前記半導体
    層上に、金属−半導体化合物層を形成する工程とをさら
    に備える、請求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 （ｇ）前記工程（ｄ）よりも後に実行
    され、前記ゲート構造の側面に接触するサイドウォール
    を形成する工程と、 （ｈ）前記ゲート構造及び前記サイドウォールを注入マ
    スクに用いて前記半導体基板内に不純物をイオン注入す
    ることにより、ソース・ドレイン領域を形成する工程と
    をさらに備える、請求項１０又は１１に記載の半導体装
    置の製造方法。
  13. 【請求項１３】 半導体基板と、 前記半導体基板の主面上にゲート絶縁膜を介して選択的
    に形成され、低抵抗化のための不純物が導入された多結
    晶のゲート電極とを備え、 前記ゲート電極は、前記ゲート電極の膜厚方向に沿って
    延在しないグレインバウンダリを有する粒状グレイン層
    を含むことを特徴とする半導体装置。
  14. 【請求項１４】 前記半導体基板の前記主面内に選択的
    に形成された素子分離絶縁膜と、 前記半導体基板内に選択的に形成された、水素あるいは
    重水素の拡散層と、 前記素子分離絶縁膜によって規定される素子形成領域内
    において、前記半導体基板の前記主面内に形成され、前
    記ゲート電極を挟んで対を成すソース・ドレイン領域
    と、 前記ソース・ドレイン領域上に形成された金属−半導体
    化合物層とをさらに備える、請求項１３に記載の半導体
    装置。
  15. 【請求項１５】 前記半導体基板の前記主面内に形成さ
    れ、前記ゲート電極を挟んで対を成すエクステンション
    領域と、 前記エクステンション領域上に形成され、低抵抗化のた
    めの不純物が導入された半導体層とをさらに備える、請
    求項１３又は１４に記載の半導体装置。
  16. 【請求項１６】 半導体基板と、 前記半導体基板の主面内に選択的に形成された素子分離
    絶縁膜と、 前記素子分離絶縁膜によって規定される素子形成領域内
    において、前記半導体基板の前記主面上にゲート絶縁膜
    を介して選択的に形成されたゲート電極と、 前記半導体基板内に選択的に形成された、水素あるいは
    重水素の拡散層と、 前記素子形成領域内において、前記半導体基板の前記主
    面内に形成され、前記ゲート電極を挟んで対を成すソー
    ス・ドレイン領域と、 前記ソース・ドレイン領域上に形成された金属−半導体
    化合物層とを備える半導体装置。
  17. 【請求項１７】 前記拡散層は、少なくとも、前記素子
    分離絶縁膜の底面と側面とによって規定される角部付近
    に形成されている、請求項１６に記載の半導体装置。
  18. 【請求項１８】 前記拡散層は、少なくとも、前記素子
    分離絶縁膜の側面と前記半導体基板の前記主面とによっ
    て規定される角部付近に形成されている、請求項１６に
    記載の半導体装置。
  19. 【請求項１９】 前記拡散層は、少なくとも、前記ゲー
    ト電極の端部付近における前記半導体基板の前記主面内
    に形成されている、請求項１６に記載の半導体装置。
  20. 【請求項２０】 半導体基板と、 前記半導体基板の主面上に選択的に形成されたゲート構
    造と、 前記半導体基板の前記主面内に形成され、前記ゲート構
    造を挟んで対を成すエクステンション領域と、 前記エクステンション領域上に形成され、低抵抗化のた
    めの不純物が導入された半導体層とを備える半導体装
    置。
  21. 【請求項２１】 前記半導体層内に形成された、水素あ
    るいは重水素の拡散層と、 前記半導体層上に形成された金属−半導体化合物層とを
    さらに備える、請求項２０に記載の半導体装置。
  22. 【請求項２２】 前記半導体層上に形成され、前記ゲー
    ト構造の側面に接触するサイドウォールと、 前記ゲート構造及び前記サイドウォールが形成されてい
    ない部分の前記半導体基板内に形成されたソース・ドレ
    イン領域とをさらに備える、請求項２０又は２１に記載
    の半導体装置。
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