CN102446764A - Mos晶体管及其制作方法 - Google Patents
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Abstract
本发明提供一种MOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构；进行氧化工艺，形成覆盖所述栅极结构的氧化层；对栅极结构两侧的半导体衬底进行离子注入，形成源/漏延伸区、包围所述源/漏延伸区的袋状注入区、包围所述袋状注入区的缺陷吸附区；进行退火工艺，激活所述源/漏延伸区、缺陷吸附区、袋状注入区的掺杂离子；在所述栅极结构的两侧形成侧墙；以所述栅极结构和侧墙为掩膜，进行源/漏离子注入，在栅极结构两侧的半导体衬底内形成源/漏区。本发明改善了袋状注入区和源/漏延伸区的掺杂离子随着缺陷扩散，消除了氧化增强扩散效应，抑制了瞬态增强扩散效应，减少了器件漏电流。
Description
技术领域
本发明涉及半导体领域，特别涉及MOS晶体管及其制作方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3，为现有技术的MOS晶体管的制作方法剖面结构示意图。
请参考图1，提供半导体衬底100，在所述半导体衬底100内形成隔离结构101，所述隔离结构101之间的半导体衬底100为有源区，在所述有源区内形成掺杂阱(未示出)，在掺杂阱内进行调整阈值电压注入。
然后，在所述隔离结构101之间的半导体衬底100上形成栅介质层102和栅极103，所述栅介质层102和栅极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，在栅极结构两侧的半导体衬底内形成源/漏延伸区105、包围所述源/漏延伸区105的袋状注入区108，所述源/漏延伸区105和袋状注入区108通过离子注入形成。所述袋状注入区108通过袋状(pocket)离子注入形成。袋状离子注入的离子的掺杂离子可以为磷离子(对于NMOS晶体管)或硼离子(对于PMOS晶体管)。
参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙111。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源/漏区112，最后，进行退火工艺，激活源/漏延伸区105、袋状注入区108、源/漏区112的掺杂离子。
在公开号为CN 101789447A的中国专利申请中可以发现更多关于现有技术的信息。
在实际中发现，现有方法制作的MOS晶体管的瞬态增强扩散效应(Transistent Enhanced Diffusion，TED)较强，所述瞬态增强扩散效应不仅造成了晶体管的短沟道效应(Short Channel effect，SCE)和反短沟道效应(ReverseShort Channel Effect，RSCE)，而且影响晶体管沟道迁移率、结电容以及结漏电流。
因此，需要一种MOS晶体管的制作方法，能够抑制瞬态增强效应，抑制器件的短沟道效应和反短沟道效应。
发明内容
本发明解决的问题是提供了一种MOS晶体管的制作方法，减小了瞬态增强效应，改善了器件的短沟道效应和反短沟道效应。
为解决上述问题，本发明提供一种MOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构；
形成覆盖所述栅极结构的氧化层；
对栅极结构两侧的半导体衬底进行离子注入，形成源/漏延伸区、包围所述源/漏延伸区的袋状注入区、包围所述袋状注入区的缺陷吸附区；
进行退火工艺，激活所述源/漏延伸区、缺陷吸附区、袋状注入区的掺杂离子；
在所述栅极结构的两侧形成侧墙；
以所述栅极结构和侧墙为掩膜，进行源/漏离子注入，在栅极结构两侧的半导体衬底内形成源/漏区。
可选地，所述缺陷吸附区的掺杂离子为氮离子。
可选地，所述氮离子注入的能量范围为2KeV～30KeV。
可选地，所述氮离子注入的剂量范围为5E13～2E15/cm-2。
可选地，所述氮离子注入的倾斜角度小于等于袋状注入区离子注入的角度。
可选地，所述氮离子注入角度范围为2～40度，所述袋状注入区离子注入的角度为20～40度。
可选地，所述退火为快速热退火。
可选地，所述退火的气体为氮气和氧气的混合气体，所述氧气在混合气体中的体积比例为1％～10％。
本发明还提供一种MOS晶体管，包括：
半导体衬底，所述半导体衬底上具有栅极结构；
源/漏延伸区，位于所述栅极结构两侧的半导体衬底中；
袋状注入区，位于所述栅极结构两侧的半导体衬底中，所述袋状注入区包围所述源/漏延伸区；
氧化层，覆盖所述栅极结构；
缺陷吸附区，位于所述栅极结构两侧的半导体衬底中，所述缺陷吸附区包围所述袋状注入区。
可选地，所述缺陷吸附区内的掺杂离子为氮离子。
与现有技术相比，本发明具有以下优点：
本发明在栅极结构两侧的半导体衬底中形成源/漏延伸区、包围所述源/漏延伸区下方的袋状注入区、包围所述袋状注入区的缺陷吸附区，然后进行退火，在退火过程中，氮离子可以将栅极氧化工艺在半导体衬底内造成的缺陷定扎，吸附栅极氧化工艺在半导体衬底内造成的缺陷，从而防止源/漏延伸区、袋状注入区的缺陷扩散，避免源/漏延伸区、袋状注入区的掺杂离子随着缺陷的扩散而扩散，从而引起源/漏延伸区和袋状注入区的剂量损失；
由于氮离子将半导体衬底内的缺陷吸附，修复了半导体衬底内的缺陷，改善了沟道区载流子的迁移率，提高了晶体管的驱动电流能力；
进一步优化地，所述退火利用氮气和氧气的混合气体，氧气在混合气体中的含量为1～10％，从而可以在半导体衬底表面形成薄的氧化层，避免半导体衬底中的剂量随着高温退火剂量损失。
附图说明
图1至图3是现有技术的MOS晶体管的制作方法剖面结构示意图。
图4是本发明的MOS晶体管制作方法流程示意图。
图5～图8是本发明一个实施例的MOS晶体管制作方法剖面结构示意图。
图9是利用本发明制作的晶体管的跨导随栅极电压变化曲线图。
图10是本发明的方法制作的晶体管的阈值电压随栅极长度变化曲线图。
具体实施方式
发明人发现，现有技术形成MOS晶体管的方法中，在形成源/漏延伸区和袋状注入区之前，进行氧化工艺，以在栅极结构外围形成氧化层对栅极进行保护，但是所述氧化工艺会在半导体衬底内形成缺陷，所述缺陷是由氧化增强扩散(Oxidation-Enhanced Diffusion，OED)效应引起。由于氧化增强扩散效应引起的缺陷在后续的退火工艺中会扩散，使得源/漏延伸区和袋状注入区的掺杂离子随之扩散，引起瞬态增强效应，引起了器件的短沟道效应和反短沟道效应。
经过研究发明人发现，如果在栅极结构外围形成氧化层后，在袋状注入区进行离子注入，形成包围袋状注入区的缺陷吸附区，利用缺陷吸附区的掺杂离子吸附半导体衬底内形成的缺陷，从而将缺陷定扎，这样避免源/漏延伸区和袋状注入区的掺杂离子扩散，消除瞬态增强效应、器件的短沟道效应和反短沟道效应，并且可以改善器件的载流子的迁移率，提高晶体管驱动电流能力。
因此，发明人提出一种MOS晶体管的制作方法，请参考图4，为本发明的MOS晶体管制作方法流程示意图。所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有栅极结构；
步骤S2，进行氧化工艺，形成覆盖所述栅极结构的氧化层；
步骤S3，对栅极结构两侧的半导体衬底进行离子注入，形成源/漏延伸区、包围所述源/漏延伸区的袋状注入区、包围所述袋状注入区的缺陷吸附区；
步骤S4，进行退火工艺，激活所述源/漏延伸区、缺陷吸附区、袋状注入区的掺杂离子；
步骤S5，在所述栅极结构的两侧形成侧墙；
步骤S6，以所述栅极结构和侧墙为掩膜，进行源/漏离子注入，在栅极结构两侧的半导体衬底内形成源/漏区。
下面将结合具体的实施例对本发明的技术方案进行详细的描述。请参考图5～图8，为本发明一个实施例的MOS晶体管制作方法剖面结构示意图。
首先，请参考图5，提供半导体衬底200，所述半导体衬底200内形成有隔离结构201，所述隔离结构201之间的区域为有源区。所述半导体衬底200上形成有栅介质层202和栅极203，所述栅介质层202与栅极203构成栅极结构。
其中，所述半导体衬底200可以为硅(Si)或绝缘体上硅(SOI)。所述隔离结构201可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
所述隔离结构201之间的半导体衬底200为有源区。所述有源区内还形成有掺杂阱(未示出)。所述掺杂阱通过扩散或离子注入的方法形成。所述掺杂阱的掺杂离子的类型与该有源区待形成的MOS晶体管的种类有关，若待形成的MOS晶体管的导电沟道为N型，则所述掺杂阱的掺杂离子为P型，例如可以为硼离子。若待形成的MOS晶体管的导电类型为P型，则所述掺杂阱的掺杂离子为N型，例如为磷离子。
所述栅介质层202可以为氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅介质层202优选高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。栅介质层202的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，栅极介电层110的厚度为15到60埃。
所述栅极203可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。所述栅极203的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极203的厚度为800到3000埃。
然后，参考图6，进行氧化工艺，形成覆盖所述栅极结构的氧化层204。
所述氧化工艺的温度为700～1200摄氏度，时间为10～100分钟。本实施例中所述氧化工艺时间范围为15分钟～40分钟。利用上述工艺条件，形成的氧化层的厚度为1.5～4纳米。
所述氧化工艺会在整个半导衬底200表面形成氧化层，然后，需要进行刻蚀工艺，去除位于栅极结构两侧的半导体衬底200上的氧化层，保留覆盖所述栅极结构的氧化层204。
然后，参考图7，对栅极结构两侧的半导体衬底进行离子注入，形成源/漏延伸区205、包围所述源/漏延伸区205的袋状注入区213、包围所述袋状注入区213的缺陷吸附区208。
所述源/漏延伸区205的掺杂离子与要形成的晶体管沟道的导电类型有关，即当要形成晶体管的沟道为N型导电类型时，所述源/漏延伸区205的掺杂离子可以为N型掺杂离子，例如可以为磷离子、砷离子；当要形成晶体管的沟道为P型导电类型时，所述源/漏延伸区205的掺杂离子可以为P型掺杂离子，例如可以为硼离子、二氟化硼离子等。所述源/漏延伸区205的掺杂离子的类型与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
作为一个实施例，所述源/漏延伸区205离子为硼离子，离子注入的能量范围为2KeV至5KeV，离子注入剂量范围为5E14至2E15/cm-2。作为又一实施例，所述源/漏延伸区205离子为磷离子或砷离子，离子注入的能量范围为0.5KeV至4KeV，离子注入剂量为5E14至2E15/cm-2。
所述袋状注入区213通过袋状注入(Pocket implant)，所述袋状注入的倾斜角度为20～40度注入，以便于袋状注入区213包围所述源/漏延伸区205。所述袋状注入区213的深度介于源/漏延伸区205与后续形成的源/漏区之间，所述袋状注入区213的导电类型与源/漏延伸区205的导电类型相反。作为一个实施例，所述袋状离子注入213的导电类型为P型，其掺杂离子为硼离子，其能量范围为3KeV至8KeV，离子注入的剂量范围为2E13至5E13/cm-2，袋状离子注入的倾斜角度为25～37度。本发明所述的离子注入的倾斜角度，具体是指，离子束线(ion beam)的方向与半导体衬底的法线方向的夹角。
所述缺陷吸附区208通过氮离子注入形成，所述氮离子用于将袋状注入区213内部的缺陷以及氧化工艺在袋状注入区213表面形成的缺陷吸附，与缺陷形成团簇，从而将缺陷定扎在氮离子周围，这样减小了自由缺陷的数目。并且，由于缺陷与氮离子形成团簇，使得形成团簇的局部的半导体衬底形成不规则的晶格排列，缺陷无法破坏半导体衬底的原子排布，从而使得整体上半导体衬底的原子排布更加规则，晶格更加有序，源/漏延伸区和袋状注入区的掺杂离子受到的散射减小，从而所述掺杂离子的扩散率降低，进一步减小了瞬态增强扩散效应，从而可以提高晶体管的载流子的迁移率，提高晶体管的驱动电流的能力。
为了保证所述缺陷吸附区208包围所述袋状注入区213，形成缺陷吸附区208的氮离子注入的倾斜角度应小于所述袋状注入区213的深度。作为一个实施例，所述氮离子注入的倾斜角度为2～40度。所述氮离子注入的能量范围为2KeV～30KeV，剂量范围为5E13～2E15/cm-2。
作为优选的实施例，在形成所述源/漏延伸区205、袋状注入区213、缺陷吸附区208后，进行退火，以修复离子注入工艺对半导体衬底造成的损伤，激活所述源/漏延伸区205、袋状注入区213、缺陷吸附区208的掺杂离子，并且使得缺陷吸附区208的氮离子与缺陷形成团簇。
所述退火可以为炉管退火(furnace anneal)或快速热退火(Rapid ThermalAnneal，RTA)。
由于快速热退火具有升/降温速率快、工艺时间短、工艺均匀度好等优点，作为本发明的优选实施例，利用快速热退火对氮离子进行退火。所述退火的气体为氮气和氧气的混合气体，所述氧气在混合气体中的体积比例为1％～10％。由于在退火气氛中添加少量的氧气，可以保护半导体衬底的硅，防止半导体衬底中的掺杂离子的剂量损失。
需要说明的是，形成所述源/漏延伸区205、袋状注入区213、缺陷吸附区208的顺序可以根据实际情况进行设置，例如可以首先形成所述源/漏延伸区205，然后形成所述袋状注入区213，最后形成所述缺陷吸附区208；或者可以首先形成所述缺陷吸附区208，然后形成所述袋状注入区213，最后形成所述源/漏延伸区205。
作为其他的实施例，所述源/漏延伸区205、袋状注入区213、缺陷吸附区208可以分别利用退火步骤进行。但是源/漏延伸区205、袋状注入区213、缺陷吸附区208分别退火，可能会增加半导体衬底的热预算，在实际中本领域技术人员可以根据工艺的需要进行选择。
然后，请参考图8，在所述栅极结构两侧的半导体衬底上形成侧墙211。形成侧墙211的方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
最后，仍然参考图8，在栅极结构两侧的半导体衬底200内进行源/漏离子注入，形成晶体管的源/漏区212。所述源/漏离子注入作为本领域技术人员公知技术，在此不作详细描述。
经过上述方法，形成的MOS晶体管请参考图8，所述MOS晶体管包括：
半导体衬底200，所述半导体衬底200内形成有隔离结构201，隔离结构201之外的区域为有源区；
栅介质层202和栅极202，位于有源区上方，所述栅介质层202和栅极203构成栅极结构；
侧墙211，位于所述栅极结构两侧的半导体衬底200上；
源/漏区212，分别位于所述侧墙211两侧的半导体衬底200内；
源/漏延伸区205，位于所述栅极结构两侧的半导体衬底200内；
袋状注入区213，位于所述栅极结构两侧的半导体衬底200内，所述袋状注入区213包围所述源/漏延伸区205；
氧化层204，覆盖所述栅极结构；
缺陷吸附区208，位于所述栅极结构两侧的半导体衬底200中，所述缺陷吸附区208包围所述袋状注入区213，所述缺陷吸附区208通过离子注入形成，所述缺陷吸附区208的掺杂离子为氮离子。
发明人对利用本发明与现有技术制作的晶体管的跨导进行了测试，参考图9，横轴表示栅极电压，纵轴表示晶体管的跨导，曲线A为本发明的方法制作的晶体管在不同栅极电压下的跨导曲线，曲线B为现有技术的方法制作的晶体管在不同栅极电压的跨导曲线，从图中可以看出，在相同的栅极电压下，本发明的晶体管的跨导大，这说明利用本发明的方法改善了晶体管的载流子的迁移率。
请参考图10，为利用本发明的方法制作的晶体管的阈值电压随栅极长度变化曲线图。横轴表示栅极长度，纵轴表示阈值电压，曲线901为利用现有技术的方法获得的晶体管的阈值电压随栅极长度变化曲线，曲线902和曲线903为利用本发明的方法获得的晶体管的阈值电压随栅极长度变化曲线。其中曲线902的氮离子注入剂量为5E14/cm-2；曲线903的氮离子注入剂量为1E15/cm-2。从图中可以看出，利用现有技术的方法制作的晶体管的阈值电压随着栅极长度的变化而发生明显的变化，而利用本发明的方法获得的晶体管的阈值电压随着栅极长度的变化不明显，说明本发明的方法有效消除了晶体管的短沟道效应。
综上，本发明提供的MOS晶体管及其制作方法，在栅极结构外围形成氧化层后，在袋状注入区进行离子注入，形成包围袋状注入区的缺陷吸附区，利用缺陷吸附区的掺杂离子吸附半导体衬底内形成的缺陷，从而将缺陷定扎，这样避免源/漏延伸区和袋状注入区的掺杂离子扩散，消除瞬态增强效应、器件的短沟道效应和反短沟道效应，并且可以改善器件的载流子的迁移率，提高晶体管驱动电流能力。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种MOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构；
形成覆盖所述栅极结构的氧化层；
在栅极结构两侧的半导体衬底中形成源/漏延伸区、包围所述源/漏延伸区的袋状注入区、包围所述袋状注入区的缺陷吸附区；
进行退火工艺，激活所述源/漏延伸区、缺陷吸附区、袋状注入区的掺杂离子；
在所述栅极结构的两侧形成侧墙；
以所述栅极结构和侧墙为掩膜，进行源/漏离子注入，在栅极结构两侧的半导体衬底内形成源/漏区。
2.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述缺陷吸附区的掺杂离子为氮离子。
3.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述氮离子注入的能量范围为2KeV～30KeV。
4.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述氮离子注入的剂量范围为5E13～2E15/cm-2。
5.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述氮离子注入的倾斜角度小于等于袋状注入区离子注入的角度。
6.如权利要求1或5所述的MOS晶体管的制作方法，其特征在于，所述氮离子注入角度范围为2～40度，所述袋状注入区离子注入的角度为20～40度。
7.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火为快速热退火。
8.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火的气体为氮气和氧气的混合气体，所述氧气在混合气体中的体积比例为1％～10％。
9.一种MOS晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上具有栅极结构；
源/漏延伸区，位于所述栅极结构两侧的半导体衬底中；
袋状注入区，位于所述栅极结构两侧的半导体衬底中，所述袋状注入区包围所述源/漏延伸区；
氧化层，覆盖所述栅极结构；
缺陷吸附区，位于所述栅极结构两侧的半导体衬底中，所述缺陷吸附区包围所述袋状注入区。
10.如权利要求9所述的MOS晶体管，其特征在于，所述缺陷吸附区内的掺杂离子为氮离子。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121101 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121101 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |