CN101572250B - 半导体器件、p型MOS晶体管及其制作方法 - Google Patents

Abstract

一种半导体器件、p型MOS晶体管及其制作方法，其中半导体器件制作方法包括：提供半导体衬底；以栅介质层和栅极为掩膜，在高压器件区域的半导体衬底内进行氟离子注入；以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行低掺杂离子注入；进行快速热退火；在高压器件区域的栅介质层和栅极的两侧形成侧墙；在高压器件区域的半导体衬底内形成重掺杂源/漏区。本发明还提供一种半导体器件、一种p型MOS晶体管及其制作方法。本发明通过在高压器件区域的p型MOS晶体管区域的低掺杂源/漏区上形成氟离子注入区，有利于限制NBTI效应对MOS晶体管的影响，同时还可以降低热载流子注入效应。

Description

半导体器件、p型MOS晶体管及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及半导体器件、p型MOS晶体管及其制作方法。

背景技术

随着工艺的发展，器件尺寸的不断缩小，p型MOS晶体管受负温度偏压不稳定性效应(NBTI)的影响而失效的现象愈来愈严重，NBTI效应成为影响器件可靠性的一个焦点问题。所述NBTI是指在高温下，在应力作用下，p型MOS晶体管的阈值电压发生漂移，因此NBTI是一项重要的可靠性要求。随着互连的小型化的进一步发展，栅介质层倾向于变的更薄，以至于NBTI效应需要进一步改进。

当前，尽管NBTI确切的原因还没被阐明，但已知的经验表明，当栅介质层中的Si-H键浓度较高时NBTI效应增强，引起半导体器件性能的退化也更强。

图1给出引发MOS晶体管的NBTI的原理，所述MOS晶体管包括：半导体衬底100；依次位于半导体衬底100上的栅介质层103和多晶硅栅104；位于栅介质层103上和多晶硅栅104两侧的L形的第一侧墙绝缘层105和第二侧墙绝缘层107；位于第二侧墙绝缘层107两侧的半导体衬底100中的低掺杂源/漏极106和源/漏极108；位于多晶硅栅104、源/漏极108顶部的金属硅化物层109；覆盖于第二侧墙绝缘层107和金属硅化物层109上的第一层间绝缘层110；位于第一层间绝缘层110上的第二层间绝缘层111；位于第二层间绝缘层111中的对着金属硅化物层109位置的接触栓塞113；以及位于第二层间绝缘层111上的对着接触栓塞113位置的互连垫层114。

在实际工艺中，第二侧墙绝缘层107和第一层间绝缘层110通常采用氮化硅，而氮化硅一般采用硅烷(SiH4)、乙硅烷(Si2H6)等作为源气体，采用氮气(N₂)或者氨气(NH₃)作为氮源气体来制备，因此在第二侧墙绝缘层107和第一层间绝缘层110中会含有大量的Si-H键，并且从这些Si-H键分离的H离子朝栅介质层103迁移。在SiO₂栅绝缘层中或者在氮化物层与半导体衬底100之间的界面处，存在Si悬挂键，形成载流子俘获的状态，为了减少Si悬挂键，通常在400至450℃左右的温度下在氢气氛下退火，用H终止悬挂键。在高温和应力作用下，这些Si-H键容易断裂，释放的游离氢到达栅介质层103，将与氢终止的Si悬挂键的氢起反应，并且从中去除氢，留下一个Si悬挂键，导致界面态密度的增加，使MOS晶体管的阈值电压发生漂移。

现有技术公开了一种抑制NBTI效应的方法，通过降低第二侧墙绝缘层107或第一层间绝缘层110中的Si-H键的含量至1×10²¹cm^-3，降低NBTI效应对MOS晶体管的寿命的影响。

在申请号为200610071764的中国专利申请中还可以发现更多与上述技术方案相关的信息。

然而，在上述技术方案中，由于在氧化和退火工艺过程中使用氢气，因而在形成氧化硅的时候在硅氧界面总是会存在一定的Si-H键，很难彻底去除，这些Si-H键将使NBTI效应增强，影响MOS晶体管的性能。

而且半导体衬底与栅介质层界面的这些Si-H键还会带来另一个问题，那就是在强电场存在时极易遭受热电子的轰击而断裂，形成大量电子陷阱，从而会严重影响半导体器件特性及可靠性，尤其在高压器件即输入输出器件中，由于电场很强，这些缺陷更易发生雪崩碰撞电离而引起的热电子注入效应。

发明内容

本发明解决的问题是提供一种半导体器件、p型MOS晶体管及其制作方法，以抑制负温度偏压不稳定性效应。

为解决上述问题，本发明提供一种半导体器件的制作方法，包括如下步骤：提供半导体衬底，半导体衬底包括高压器件区域，高压器件区域的半导体衬底上依次形成有栅介质层和栅极；以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行氟离子注入；以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行低掺杂离子注入；进行快速热退火，在高压器件区域的p型MOS晶体管区域的半导体衬底内形成氟离子注入区和低掺杂源/漏区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围；在高压器件区域的栅介质层和栅极两侧形成侧墙；在高压器件区域的半导体衬底内形成重掺杂源/漏区。

可选地，所述形成重掺杂源/漏区包括至少一道离子注入步骤。

可选地，所述氟离子注入的能量范围为2至40KeV，所述注入氟离子的剂量范围为2E13至2E15cm^-2，所述注入氟离子的角度范围为0至30°。

可选地，所述快速热退火的温度范围为900℃至950℃，所述快速热退火的退火时间为10至60秒。

相应地，本发明提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括高压器件区域；依次位于高压器件区域的半导体衬底上的栅介质层和栅极、以及位于栅介质层和栅极的两侧的侧墙；位于高压器件区域的p型MOS晶体管区域的半导体衬底内的低掺杂源/漏区和重掺杂源/漏区；还包括：位于高压器件区域的p型MOS晶体管区域的半导体衬底内的氟离子注入区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围。

可选地，所述氟离子注入区通过注入氟离子形成，注入能量范围为2至40KeV，注入剂量范围为2E13至2E15cm^-2，注入角度范围为0至30°。

本发明还提供一种p型MOS晶体管的制作方法，包括如下步骤：提供半导体衬底，半导体衬底上依次形成有栅介质层和栅极；以栅介质层和栅极为掩膜，在半导体衬底内进行氟离子注入；以栅介质层和栅极为掩膜，半导体衬底内进行低掺杂离子注入，所述低掺杂离子为p型；进行快速热退火，在半导体衬底内形成氟离子注入区和低掺杂源/漏区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围；在栅介质层和栅极的两侧形成侧墙；在半导体衬底内形成重掺杂源/漏区，所述重掺杂源/漏区为p型。

可选地，所述氟离子注入的能量范围为2至40KeV，所述注入氟离子的剂量范围为2E13至2E15cm^-2，所述注入氟离子的角度范围为0至30°。

可选地，所述快速热退火的温度范围为900℃至950℃，所述快速热退火的退火时间为10至60秒。

相应地，本发明还提供一种p型MOS晶体管，包括：半导体衬底；依次位于半导体衬底上的栅介质层和栅极、以及位于栅介质层和栅极的两侧的侧墙；位于半导体衬底内的p型的低掺杂源/漏区和重掺杂源/漏区；还包括：位于半导体衬底内的氟离子注入区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围。

可选地，所述氟离子注入区通过注入氟离子形成，注入能量范围为2至40KeV，所述氟离子注入区通过注入氟离子形成，注入剂量范围为2E13至2E15cm^-2，所述氟离子注入区通过注入氟离子形成，注入角度范围为0至30°。

与现有技术相比，本技术方案具有以下优点：通过在高压器件区域的p型MOS晶体管区域的低掺杂源/漏区上半导体衬底表面形成氟离子注入区，氟离子注入区内的氟离子与半导体衬底中的硅形成氟硅基团，由于硅氟键比硅氢键更为牢固，防止在高温下，生成Si悬挂键，从而减轻由于NBTI效应对MOS晶体管的影响。

本技术方案通过在高压器件区域的p型MOS晶体管区域的低掺杂源/漏区上半导体衬底表面形成氟离子注入区，氟离子注入区内的氟离子与半导体衬底中的硅形成氟硅基团，有利于降低栅介质层与半导体衬底界面、以及低掺杂源/漏区与半导体衬底中的阱之间的pn结之间的陷阱电荷和位错缺陷，防止在加电压下低掺杂源/漏区集聚电荷，形成热载流子注入效应。

本技术方案还在高压器件区域的p型MOS晶体管区域的低掺杂离离子注入之后进行快速热退火，在激活杂质和消除离子注入产生缺陷的同时，可以利用TED效应和自身热扩散，使结变得更为缓变，从而进一步降低漏端沟道表面电场，达到抑制HCI效应的目的。

本技术方案通过优化快速热退火的温度，降低漏端的电场，从而抑制热载流子注入效应。

附图说明

图1为引起MOS晶体管的NBTI效应原理图；

图2是本发明的形成半导体器件的一个具体实施方式的流程示意图；

图3至图13是本发明的形成半导体器件的结构示意图；

图14是本发明的一个形成p型MOS晶体管的具体流程示意图；

图15至19是本发明的形成p型MOS晶体管的结构示意图；

图20为不同条件下的高压器件区域的p型MOS晶体管的半导体衬底表面深度与栅介质层之间的缺陷数量关系；

图21给出不同条件下的高压器件区域的p型MOS晶体管的漏端附近电场强度沿半导体衬底纵向方向的分布；

图22给出采用不同条件制备的p型MOS晶体管在不同的电压应力下的失效时间。

具体实施方式

本发明通过在高压器件区域的p型MOS晶体管区域的低掺杂源/漏区上半导体衬底表面形成氟离子注入区，氟离子注入区内的氟离子与半导体衬底中的硅形成氟硅基团，由于硅氟键比硅氢键更为牢固，防止在高温下，生成Si悬挂键，从而减轻由于NBTI效应对MOS晶体管的影响。

本发明通过在高压器件区域的p型MOS晶体管区域的低掺杂源/漏区上半导体衬底表面形成氟离子注入区，氟离子注入区内的氟离子与半导体衬底中的硅形成氟硅基团，有利于降低栅介质层与半导体衬底界面、以及低掺杂源/漏区与半导体衬底中的阱之间的pn结之间的陷阱电荷和位错缺陷，防止在加电压下低掺杂源/漏区集聚电荷，形成热载流子注入效应。

本发明还在高压器件区域的p型MOS晶体管区域的低掺杂离离子注入之后进行快速热退火，在激活杂质和消除离子注入产生缺陷的同时，可以利用TED效应和自身热扩散，使结变得更为缓变，从而进一步降低漏端沟道表面电场，达到抑制HCI的目的。

本发明通过优化快速热退火的温度，降低漏端的电场，从而抑制热载流子注入效应。

本发明首先提供一种半导体器件的制作方法的具体实施方式流程示意图，参照图2，包括：执行步骤S21，提供半导体衬底，半导体衬底包括高压器件区域，高压器件区域的半导体衬底上依次形成有栅介质层和栅极；执行步骤S22，以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行氟离子注入；执行步骤S23，以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行低掺杂离子注入；执行步骤S24，进行快速热退火，在高压器件区域的半导体衬底内形成氟离子注入区和低掺杂源/漏区；执行步骤S25，在高压器件区域的栅介质层和栅极两侧形成侧墙；执行步骤S26，在高压器件区域的半导体衬底内形成重掺杂源/漏区。

本发明中的高压器件是按照该器件的工作电压范围分类的，而且该分类与半导体工艺相关，比如在65nm工艺下的工作电压为1.8V的器件为高压器件，而在0.25μm工艺下的工作电压为2.5V的器件为高压器件。一般情况下，在集成电路中，外围的输入输出器件的工作电压要高于核心器件的工作电压，外围的输入输出器件一般采用高压器件，下面的实施例中的输入输出器件区域即为高压器件的区域。

首先参照图3，提供半导体衬底100，所述半导体衬底100包括核心器件区域110和输入/输出器件区域120，所述核心器件区域110进一步包括n型MOS晶体管区域和p型MOS晶体管区域，在核心器件区域110的n型MOS晶体管区域的半导体衬底100上依次形成栅介质层200a和栅极300a，在核心器件区域110的p型MOS晶体管区域的半导体衬底100上依次形成栅介质层200b和300b；所述输入/输出器件区域120进一步包括n型MOS晶体管区域和p型MOS晶体管区域，在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100上依次形成栅介质层200c和300c，在输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100上依次形成栅介质层200d和300d。

所述半导体衬底100中还形成有n型掺杂阱或者p型掺杂阱，此处为了简化说明，未图示，在此不应过多限制本发明的保护范围。所述栅介质层200a、200b、200c、200d可以是二氧化硅、氧化铪、氧化铝、高k介电材料以及氮氧化硅等，最为优选的是二氧化硅。栅介质层200a、200b、200c、200d的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。通常情况下，输入/输出器件区域120的栅介质层200c和200d的厚度大于核心器件区域栅介质层200a和200b的厚度，因此，可以在半导体衬底上形成栅介质层200c和200d之后，采用化学机械抛光工艺减薄核心器件区域的栅介质层的厚度，形成栅介质层200a和200b。本发明输入/输出器件区域120的栅介质层200c和200d的厚度为30至80埃。

所述栅极300a、300b、300c、300d为多晶硅层。形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。

参照图4，在半导体衬底100上形成第一光刻胶层101以保护核心器件区域110的p型MOS晶体管区域和输入/输出器件区域120，在核心器件区域110的n型MOS晶体管区域的半导体衬底100上，以栅介质层200a和栅极300a为掩膜，在核心器件区域110的n型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入，在半导体衬底100内形成未激活的低掺杂源/漏区102。由于该区域为n型MOS晶体管区域，故该低掺杂离子注入的掺杂离子可以为磷离子或者砷离子等。

当低掺杂离子注入的离子为磷离子时，离子注入的能量范围为1KeV至20KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的磷离子的能量可以为3KeV、6KeV、10KeV、14KeV、18KeV等，注入的磷离子的剂量可以为2E14/cm²、4E14/cm²、6E14/cm²、8E14/cm²以及9E14/cm²等。

当低掺杂离子注入的离子为砷离子时，离子注入能量范围为2KeV至35KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的砷离子的能量可以为4KeV、10KeV、16KeV、22KeV、26KeV以及32KeV，注入的砷离子的剂量可以为2E14/cm²、4E14/cm²、5E14/cm²、6E14/cm²、8E14/cm²以及9E14/cm²等。

参照图5，在核心器件区域110的n型MOS晶体管区域的半导体衬底100上，以栅介质层200a和栅极300a为掩膜，进行袋状区离子注入，在半导体衬底100内形成未激活的袋状(Pocket)区103，所述袋状区离子注入的深度略大于低掺杂源/漏区，所述袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反，故该袋状区离子注入的掺杂离子可以为硼离子或者铟离子等。

当袋状区离子注入的离子为硼离子，注入的能量范围为3至20KeV，离子注入剂量为1E13至9E13/cm²，离子注入的角度为0°至45°。进一步地，注入的硼离子的能量可以为4KeV、6KeV、10KeV、14KeV、18KeV，注入的硼离子的剂量可以为2E13/cm²、4E13/cm²、5E13/cm²、6E13/cm²、8E13/cm²等。

当袋状区离子注入的离子为铟离子，注入的能量范围为100至150KeV，离子注入剂量为1E13至9E13/cm²，离子注入的角度为0°至45°。进一步地，注入的铟离子的能量可以为110KeV、120KeV、130KeV、140KeV，注入的硼离子的剂量可以为2E13/cm²、4E13/cm²、6E13/cm²、8E13/cm²等。

袋状区离子注入的角度为0°至45°，在选定的离子注入角度下，进行旋转注入，可减小阴影效应和形成对称杂质分布，其离子注入能量、剂量、角度与低掺杂源/漏离子注入的能量、剂量、角度相对应匹配，其注入能量确保将栅极下低掺杂源漏结包裹住，从而有效抑制住由漏致势垒降低(drain inducedbarrier 1owing，DIBL)所导致的短沟道效应。

最后，去除第一光刻胶层101。

参照图6，在半导体衬底100上形成第二光刻胶层104以保护核心器件区域110的n型MOS晶体管区域和输入/输出器件区域120，在核心器件区域110的p型MOS晶体管区域的半导体衬底100上，以栅介质层200b和栅极300b为掩膜，在核心器件区域110的p型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入，在半导体衬底100内形成未激活的低掺杂源/漏区105。由于该区域为p型MOS晶体管区域，故该低掺杂离子注入的掺杂离子可以为硼离子或者铟离子等。

当低掺杂离子注入的离子为硼离子时，离子注入的能量范围为0.5至10KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的硼离子的能量可以为1KeV、3KeV、5KeV、7KeV、9KeV等，注入的硼离子的剂量可以为2E14/cm²、4E14/cm²、6E14/cm²以及8E14/cm²等。

当注入的例子为铟离子时，离子注入能量范围为10至70KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的铟离子的能量可以为20KeV、40KeV、50KeV、60KeV等，注入的铟离子的剂量可以为2E14/cm²、4E14/cm²、6E14/cm²以及8E14/cm²等。

参照图7，在核心器件区域110的p型MOS晶体管区域的半导体衬底100上，以栅介质层200b和栅极300b为掩膜，进行袋状区离子注入，在半导体衬底100内形成未激活的袋状(Pocket)区106，所述袋状区离子注入的深度略大于低掺杂源/漏区，所述袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反，故该袋状区离子注入的掺杂离子可以为磷离子或者砷离子等。

当袋状区离子注入的离子为磷离子，注入的能量范围为5KeV至35KeV，离子注入剂量为1E13至1E14/cm²，离子注入的角度为0°至45°。进一步地，注入的磷离子的能量可以为10KeV、15KeV、20KeV、25KeV等，注入的磷离子的剂量可以为2E13/cm²、4E13/cm²、6E13/cm²以及8E13/cm²等。

当袋状区离子注入的离子为砷离子，注入的能量范围为10KeV至50KeV，离子注入剂量为1E13至1E14/cm²，离子注入的角度为0°至45°。进一步地，注入的砷离子的能量可以为200KeV、30KeV、40KeV等，注入的砷离子的剂量可以为3E13/cm²、5E13/cm²、以及8E13/cm²等。

最后，去除第二光刻胶层104。

参照图8，在半导体衬底100上形成第三光刻胶层107以保护核心器件区域110和输入/输出器件区域120的p型MOS晶体管区域，在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100上，以栅介质层200c和栅极300c为掩膜，在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入，在半导体衬底100内形成未激活的低掺杂源/漏区108。由于该区域为n型MOS晶体管区域，故该低掺杂离子注入的掺杂离子可以为磷离子或者砷离子等。

当低掺杂离子注入的离子为磷离子时，离子注入的能量范围为5KeV至25KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的磷离子的能量可以为10KeV、15KeV、20KeV等，注入的磷离子的剂量可以为3E13/cm²、5E13/cm²、以及8E13/cm²等。

当低掺杂离子注入的离子为砷离子时，离子注入能量范围为10KeV至35KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的砷离子的能量可以为15KeV、20KeV、25KeV、30KeV等，注入的砷离子的剂量可以为2E13/cm²、4E13/cm²、6E13/cm²、以及8E13/cm²等。

最后，去除第三光刻胶层107。

参照图9，在半导体衬底100上形成第四光刻胶层111以保护核心器件区域110和输入/输出器件区域120的n型MOS晶体管区域，在输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100上，以栅介质层200d和栅极300d为掩膜，在输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100内进行氟离子注入，在半导体衬底100内形成未激活的氟离子注入区109。所述氟离子注入的深度小于低掺杂源/漏区108。

进行氟离子注入的步骤还可以在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入的同时、之前或者之后进行。当进行氟离子注入的步骤在在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入的同时进行的时候，由于调节注入的氟离子的条件的范围有限，故优选氟离子注入步骤在输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入的之前或者之后进行。

所述氟离子注入的能量范围为2至40KeV，注入氟离子的剂量范围为2E13至2E15cm^-2，角度范围为0至30°。

作为本发明的一个具体实施方式，所述氟离子注入的能量可以为8KeV、16KeV、24KeV、30KeV、36KeV。注入氟离子的剂量可以为5E13/cm²、8E13/cm²、1E14/cm²、5E14/cm²以及1E15/cm²，注入氟离子的角度可以为5°、10°、15°、20°、25°。

本发明通过在输入/输出器件区域的p型MOS晶体管区域的半导体衬底内形成氟离子注入区，氟离子注入区内的氟离子与半导体衬底中的硅形成氟硅基团，由于硅氟键比硅氢键更为牢固，防止在高温下，生成Si悬挂键，从而减轻由于NBTI效应对MOS晶体管的影响。

参照图10，继续采用第四光刻胶层111保护核心器件区域110和输入/输出器件区域120的n型MOS晶体管区域，在输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100上，以栅介质层200d和栅极300d为掩膜，在输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100内进行低掺杂离子注入，在半导体衬底100内形成未激活的低掺杂源/漏区112。由于该区域为p型MOS晶体管区域，故该低掺杂离子注入的掺杂离子可以为硼离子或者铟离子等。

当低掺杂离子注入的离子为硼离子时，离子注入的能量范围为2至15KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的硼离子的能量可以为5KeV、8KeV、12KeV、14KeV等，注入的硼离子的剂量可以为2E13/cm²、4E13/cm²、6E13/cm²、以及8E13/cm²等。

当注入的例子为铟离子时，离子注入能量范围为40至120KeV，离子注入剂量为1E14至1E15/cm²。进一步地，注入的铟离子的能量可以为50KeV、70KeV、90KeV、110KeV等，注入的铟离子的剂量可以为2E14/cm²、4E14/cm²、6E14/cm²、以及8E14/cm²等。

参照图11，进行快速热退火，在核心器件区域110的栅介质层200a两侧的半导体衬底100内形成低掺杂源/漏区102a和袋状区103a，在核心器件区域110的栅介质层200b两侧的半导体衬底100内形成低掺杂源/漏区105a和袋状区106a，在输入/输出器件区域120栅介质层200c和200d两侧的半导体衬底100内形成低掺杂源/漏区108a、低掺杂源/漏区112、及氟离子注入区109a，所述氟离子注入区109a位于上方且被其包围。

本发明所述快速热退火的工艺为：在氮气或氩气等惰性气体环境中，退火温度为900℃至950℃，退火时间为10至60秒。作为本发明的一个优化实施方式，退火温度可以为910、920、930、940℃，退火温度可以为15秒、20秒、25秒、30秒、40秒、50秒。

本发明在输入/输出器件区域120的p型MOS晶体管区域的低掺杂离子注入之后进行快速热退火，激活杂质和消除离子注入产生缺陷的同时，可以利用TED效应和自身热扩散，使结变的更为缓变了，从而进一步降低漏端沟道表面电场，达到抑制HCI效应的目的。

参照图12，在核心器件区域110的栅极300a、300b的两侧分别形成侧墙114和115，在输入/输出器件区域120的栅极300c和300d的两侧分别形成侧墙116和117。

参照图13，在核心器件区域110的半导体衬底内形成重掺杂源/漏区118和119，在输入/输出器件区域120的半导体衬底内形成重掺杂源/漏区121和122。具体形成重掺杂源/漏区118和119、重掺杂源/漏区121和122的工艺为：向半导体衬底中进行重掺杂离子注入，所述重掺杂离子注入包括至少一道离子注入步骤，可以为多道离子注入，比如在核心器件区域110的n型MOS晶体管区域先注入砷离子，在注入磷离子或者进行混合离子注入，注入后在半导体衬底100中形成未激活的重掺杂源/漏区，然后对重掺杂源/漏区进行退火，形成激活的重掺杂源/漏区118、119、121和122。

在上述形成半导体器件的实施例中，氟离子注入步骤在输入/输出器件区域的p型MOS晶体管区域的低掺杂离子注入步骤之前进行，在其它实施例中，氟离子注入步骤比如也可以在该低掺杂离子注入步骤之后进行，还可以在快速热退火步骤之后进行；在核心器件区域110的n型MOS晶体管区域或者p型MOS晶体管区域进行袋状区注入步骤均在低掺杂离子注入步骤之后进行，还可以在低掺杂离子注入步骤之前进行。在此不应过多限制本发明的保护范围。

基于上述半导体工艺，形成本发明的半导体器件，参照图13，包括：半导体衬底100，所述半导体衬底100包括输入/输出器件区域120即高压器件区域；依次位于输入/输出器件区域120的n型MOS晶体管区域的半导体衬底100上的栅介质层200c和栅极300c、位于输入/输出器件区域120的p型MOS晶体管区域的半导体衬底100上的栅介质层200d和栅极300d、位于栅介质层200c和栅极300c两侧的侧墙116、以及位于栅介质层200d和栅极300d两侧的侧墙117；位于输入/输出器件区域120的n型MOS晶体管区域的低掺杂源/漏区108c和重掺杂源/漏区121，位于输入/输出器件区域120的p型MOS晶体管区域的低掺杂源/漏区112a和重掺杂源/漏区122；还包括：位于输入/输出器件区域120的半导体衬底100内的低掺杂源/漏区112a上方的氟离子注入区109a，所述氟离子注入区109a被低掺杂源/漏区112a包围。

本发明还给出形p型MOS晶体管的实施例，具体流程参照图14，包括：执行步骤S31，提供半导体衬底，半导体衬底上依次形成有栅介质层和栅极；执行步骤S32，以栅介质层和栅极为掩膜，在半导体衬底内进行氟离子注入；执行步骤S33，以栅介质层和栅极为掩膜，在半导体衬底内进行低掺杂离子注入，所述低掺杂离子为p型；执行步骤S34，进行快速热退火，在半导体衬底内形成氟离子注入区和低掺杂源/漏区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围；执行步骤S35，在栅介质层和栅极的两侧形成侧墙；执行步骤S36，在半导体衬底内形成重掺杂源/漏区，所述重掺杂源/漏区为p型。

下面参照附图15至19对形成p型MOS晶体管40的具体过程加以描述。

首先参照图15，提供半导体衬底1，半导体衬底1上依次形成有栅介质层2和栅极3。

参照图16，以栅介质层2和栅极3为掩膜，在半导体衬底1内进行氟离子注入，形成未激活的氟离子注入区4a。

所述氟离子注入的能量范围为2至40KeV，注入氟离子的剂量范围为2E13至2E15cm^-2，角度范围为0至30°。

作为本发明的一个具体实施方式，所述氟离子注入的能量可以为8KeV、16KeV、24KeV、30KeV、36KeV。注入氟离子的剂量可以为5E13/cm²、8E13/cm²、1E14/cm²、5E14/cm²以及1E15/cm²，注入氟离子的角度可以为5°、10°、15°、20°、25°。

参照图17，继续以栅介质层2和栅极3为掩膜，半导体衬底1内进行低掺杂离子注入，所述低掺杂离子为p型，形成未激活的低掺杂源/漏区5a。

参照图18，进行快速热退火，在半导体衬底1内形成氟离子注入区4和低掺杂源/漏区5，所述氟离子注入区4位于低掺杂源/漏区5上方且被其包围。

本发明所述快速热退火温度为900℃至950℃，退火时间为10至30秒。作为本发明的一个优化实施方式，退火温度可以为910、920、930、940℃，退火温度可以为15秒、20秒、25秒、30秒、40秒、50秒。

参照图19，在栅介质层2和栅极3的两侧形成侧墙6。

接着，在半导体衬底1内形成重掺杂源/漏区7，所述重掺杂源/漏区7为p型。

基于上述方法，形成本发明的p型MOS晶体管40，参照图19，包括：半导体衬底1；依次位于半导体衬底1上的栅介质层2和栅极3、以及位于栅介质层2和栅极3的两侧的侧墙6；位于半导体衬底1内的p型的低掺杂源/漏区5和重掺杂源/漏区7；还包括：位于半导体衬底1内的氟离子注入区4，所述氟离子注入区4位于低掺杂源/漏区5上方且被其包围。

采用美国斯诺费斯(Synopsys)公司的TCAD模拟软件中的TSUPREM4和MEDICI环境下分别对本发明的半导体器件进行模拟。模拟的工艺条件为0.13μm，半导体衬底为硅。

图20给出不同条件下的高压器件区域的MOS晶体管的半导体衬底表面与栅介质层之间的缺陷数量关系，横坐标深度为沿半导体衬底表面向半导体衬底内部的深度，纵坐标表示缺陷数量，其中曲线I表示的条件为在高压晶体管的低掺杂源/漏区上方形成氟离子掺杂区且氟离子掺杂区通过注入氟离子形成，然后进行快速热退火；曲线II表示在高压晶体管区域的半导体衬底内注入BF₂形成低掺杂源/漏区和氟离子掺杂区，然后进行快速热退火；曲线III表示形成低掺杂源/漏区之后进行快速热退火、无氟离子掺杂区；曲线IV表示在形成低掺杂源/漏区之前进行快速热退火，再形成低掺杂源/漏区，无氟离子掺杂区。由图20中曲线可以看出，曲线I和曲线II的缺陷数量明显低于曲线III和曲线IV，表明在高压晶体管的低掺杂源/漏区上方形成氟离子掺杂区有利于减少半导体衬底表面与栅介质层之间的缺陷数量。同时还可以看出曲线I表示的缺陷数量低于曲线II的缺陷数量，说明通过注入氟离子形成氟离子掺杂区比注入BF₂形成的氟离子掺杂区更有利于降低缺陷数量，而且单单注入氟离子更容易调节形成氟离子注入区的注入氟离子的浓度、角度以及深度等条件。

正是由于在低掺杂源漏区上方形成的氟离子注入区降低了界面缺陷，从而防止在加电压下低掺杂源/漏区集聚电荷，形成热载流子注入效应。

图21给出不同条件下的高压器件区域的MOS晶体管的漏端附近表面沟道处的垂直方向的电场强度，横坐标Y为沿半导体衬底表面向半导体衬底内部的深度，纵坐标表示电场强度，其中曲线I表示的条件为在高压晶体管的低掺杂源/漏区上方形成氟离子掺杂区且氟离子掺杂区通过注入氟离子形成，然后进行快速热退；曲线II表示在高压晶体管区域的半导体衬底内注入BF₂形成低掺杂源/漏区和氟离子掺杂区，然后进行快速热退火；曲线III表示形成低掺杂源/漏区之后进行快速热退火、无氟离子掺杂区。

可以看出，曲线I和曲线II的电场强度E的峰值明显低于曲线III的峰值，说明在输出器件区域的n型MOS晶体管区域的低掺杂源/漏区周围形成氟离子注入区之后可以降低MOS晶体管的漏端的电场强度，即可以抑制热载流子注入效应，这主要可能由于氟离子的加入可以有效降低栅介质层和半导体衬底之间界面的陷阱电荷(traps)和低掺杂源/漏区和半导体衬底中的p型掺杂阱之间PN结之间的位错，从而使得界面和PN结的形状更为光滑，从而降低漏端的电场。

同时还可以看出，曲线I和曲线II相比，曲线I的峰值更低，说明单单注入氟离子形成氟离子注入区，由于调节的范围灵活，更有利于降低缺陷数量，更容易降低漏端的电场。同时由图21还可以看出，在不同条件下，MOS晶体管的漏端的电场峰值位置也发生了变化，图21中曲线I和II的峰值位置比曲线III向右移，说明本发明的漏端的电场强度峰值由位于半导体衬底与栅介质层的表面向半导体衬底内部移动，这有利于抑制热载流子注入效应。

图22给出采用不同条件制备的p型MOS晶体管在不同的栅压(Vg)下的寿命，测试条件为125℃，栅极接负偏压，源极/漏极接地，漏端电流Idsat漂移10％为p型MOS晶体管失效的标准，即以漏端电流Idsat漂移10％的时间为该p型MOS晶体管的寿命。该p型MOS晶体管的工作电压为3.3V。图22中，横坐标表示不同的栅压(Vg)；纵坐标表示寿命TTF，单位为小时(Hr)。图22中，圆点表示未带有氟离子注入区的p型MOS晶体管，方点表示带有氟离子注入区的p型MOS晶体管。由图22中可以看出，在栅压为1.1Vd即3.6V条件下，该两种p型MOS晶体管的寿命分别为1.5×10⁵Hr和8×10⁴Hr。由此可以看出，在p型MOS晶体管的低掺杂源/漏区上方形成氟离子注入区，可以降低MOS晶体管的负温度偏压不稳定性效应(NBTI)。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件的制作方法，其特征在于，包括如下步骤：

提供半导体衬底，半导体衬底包括高压器件区域，高压器件区域的半导体衬底上依次形成有栅介质层和栅极；

以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行氟离子注入；

以栅介质层和栅极为掩膜，在高压器件区域的p型MOS晶体管区域的半导体衬底内进行低掺杂离子注入；

进行快速热退火，在高压器件区域的p型MOS晶体管区域的半导体衬底内形成氟离子注入区和低掺杂源/漏区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围，以抑制负温度偏压不稳定性效应；

在高压器件区域的栅介质层和栅极两侧形成侧墙；

在高压器件区域的半导体衬底内形成重掺杂源/漏区。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述形成重掺杂源/漏区包括至少一道离子注入步骤。

3.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述氟离子注入的能量范围为2至40KeV，剂量范围为2E13至2E15cm^-2，角度范围为0至30°。

4.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述快速热退火的温度范围为900℃至950℃，退火时间为10至60秒。

5.一种半导体器件，包括：

半导体衬底，所述半导体衬底包括高压器件区域；

依次位于高压器件区域的半导体衬底上的栅介质层和栅极、以及位于栅介质层和栅极的两侧的侧墙；

位于高压器件区域的p型MOS晶体管区域的半导体衬底内的低掺杂源/漏区和重掺杂源/漏区；

其特征在于，还包括：

位于高压器件区域的p型MOS晶体管区域的半导体衬底内的氟离子注入区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围，以抑制负温度偏压不稳定性效应。

6.根据权利要求5所述的半导体器件，其特征在于，所述氟离子注入区通过注入氟离子形成，注入能量范围为2至40KeV，注入剂量范围为2E13至2E15cm^-2，注入角度范围为0至30°。

7.一种p型MOS晶体管的制作方法，其特征在于，包括如下步骤：

提供半导体衬底，半导体衬底上依次形成有栅介质层和栅极；

以栅介质层和栅极为掩膜，在半导体衬底内进行氟离子注入；

以栅介质层和栅极为掩膜，半导体衬底内进行低掺杂离子注入，所述低掺杂离子为p型；

进行快速热退火，在半导体衬底内形成氟离子注入区和低掺杂源/漏区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围，以抑制负温度偏压不稳定性效应；

在栅介质层和栅极的两侧形成侧墙；

在半导体衬底内形成重掺杂源/漏区，所述重掺杂源/漏区为p型。

8.根据权利要求7所述的p型MOS晶体管的制作方法，其特征在于，所述氟离子注入的能量范围为2至40KeV，剂量范围为2E13至2E15cm^-2，角度范围为0至30°。

9.根据权利要求7所述的p型MOS晶体管的制作方法，其特征在于，所述快速热退火的温度范围为900℃至950℃，退火时间为10至60秒。

10.一种p型MOS晶体管，包括：

半导体衬底；

依次位于半导体衬底上的栅介质层和栅极、以及位于栅介质层和栅极的两侧的侧墙；

位于半导体衬底内的p型的低掺杂源/漏区和重掺杂源/漏区；

其特征在于，还包括：

位于半导体衬底内的氟离子注入区，所述氟离子注入区位于低掺杂源/漏区上方且被其包围，以抑制负温度偏压不稳定性效应。

11.根据权利要求10所述的p型MOS晶体管，其特征在于，所述氟离子注入区通过注入氟离子形成，注入能量范围为2至40KeV，注入剂量范围为2E13至2E15cm^-2，注入角度范围为0至30°。

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