CN100576512C - 半导体器件的制作方法 - Google Patents

半导体器件的制作方法 Download PDF

Info

Publication number
CN100576512C
CN100576512C CN200610147805A CN200610147805A CN100576512C CN 100576512 C CN100576512 C CN 100576512C CN 200610147805 A CN200610147805 A CN 200610147805A CN 200610147805 A CN200610147805 A CN 200610147805A CN 100576512 C CN100576512 C CN 100576512C
Authority
CN
China
Prior art keywords
ion
semiconductor substrate
core devices
manufacture method
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200610147805A
Other languages
English (en)
Other versions
CN101207085A (zh
Inventor
王津洲
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN200610147805A priority Critical patent/CN100576512C/zh
Priority to US11/867,645 priority patent/US20080153240A1/en
Publication of CN101207085A publication Critical patent/CN101207085A/zh
Application granted granted Critical
Publication of CN100576512C publication Critical patent/CN100576512C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件的制作方法，包括：提供包括核心器件区域和输入/输出器件区域的半导体衬底，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入；进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区；在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁；以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区。所述方法可以调整器件的饱和电流，并改善输入/输出器件的可靠性。

Description

半导体器件的制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的制作方法。
背景技术
随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体芯片朝向更高的器件密度、高集成度方向发展。大部分半导体芯片的外围电路需要采用高压输入/输出器件，而核心器件如各种存储器件则需要在低压下运行，为了实现器件性能的最大化，核心器件的沟道长度变短，产生了短沟道区域以及短沟道效应。为了避免短沟道效应，通常采用轻掺杂源/漏极(lightly doped source/drain，LDD)结构。
随着核心器件沟道长度的缩小，为了获得所需的驱动电流并抑制短沟道效应，通常采用更高浓度掺杂的半导体衬底和源/漏极，从而在源/漏极的耗尽区域产生高电场。当高压输入/输出器件在饱和电流状态下运行时，反型层电荷在沟道表面横向电场的作用下被加速并与晶格发生碰撞电离，会产生大量热载流子(电子空穴对)。对NMOS器件，所产生的热载流子在表面栅漏电场作用下会向栅极介电层注入，形成热载流子注入效应(hot-carrier injection，HCI)，从而会严重影响器件工作特性及可靠性。经由碰撞电离，产生的大量热载流子，也可能增加衬底漏电流。可利用多次离子注入和掺杂离子浓度的调控，以提高势垒来抑制此种漏电流。
为了增强核心器件短沟道区域的使用性能，在低掺杂源漏区域使用快速热退火工艺以激活掺杂离子，避免掺杂离子的扩散和迁移。专利号为6121091的美国专利提供了一种器件的制作方法，通过快速热退火工艺激活植入的掺杂离子。其具体工艺方法参考附图1至附图6。
首先，参考附图1所示，提供半导体衬底1，所述半导体衬底1划分为核心器件区域30和输入/输出器件区域40，在核心器件区域30和输入/输出器件区域40的半导体衬底1上依次形成栅极介电层2和栅极3，所述栅极介电层2为二氧化硅，所述栅极3为多晶硅层。
参考附图2所示，形成完全覆盖输入/输出器件区域40的光刻胶层4，然后在核心器件区域30上以栅极3为掩膜，以进行第一次离子注入，形成未激活的低掺杂源漏区5a。第一次离子注入工艺的注入离子例如磷离子、砷离子等。随后，参考附图3所示，对核心器件区域30在进行第一次快速热退火的工艺，形成低掺杂源漏区5b，并去除完全覆盖输入/输出器件区域40的光刻胶层4。
之后，参考附图4所示，形成完全覆盖核心器件区域30的光刻胶层6，并在核心器件区域30上以栅极3为掩膜，进行第二次离子注入，形成未激活的低掺杂源漏区7a。与第一次离子注入的工艺和掺杂种类相同，第二次离子注入工艺的注入离子例如磷离子、砷离子等。参考附图5所示，去除光刻胶层6，并在核心器件区域30的栅极介电层2和栅极3的侧壁以及输入/输出器件区域40的栅极介电层2和栅极3的侧壁形成间隙壁8，间隙壁8的材料为二氧化硅。形成间隙壁8的工艺过程中，输入/输出器件区域40内未激活的低掺杂源漏区7a形成为激活的低掺杂源漏区7b。
最后，参考附图6，以栅极3以及间隙壁8为掩膜，在输入/输出器件区域40和核心器件区域30的半导体衬底内进行第三次离子注入，形成重掺杂源漏区9。采用上述的半导体器件的制作方法，形成存储器的核心器件区域和输入/输出器件区域。
但是，上述半导体器件的制作方法存在如下缺点：1)只有一道低掺杂源漏区离子注入，难以抑制器件不断缩小后出现的短沟道效应；2)输入/输出器件的低掺杂源漏区离子注入后缺少使杂质充分激活和扩散的退火，从而可引起漏端低掺杂源区在栅介质层下形成高强电场，造成输入/输出器件的寿命严重退化。
发明内容
本发明解决的问题是现有技术半导体器件的制作方法不能抑制短沟道效应并且输入/输出器件的寿命退化，造成器件可靠性的缺陷，提供一种新的半导体器件的制作方法，在调整器件的饱和电流的同时，改善输入/输出器件的可靠性，并抑制碰撞电离可能引起的衬底漏电流。
为解决上述问题，本发明提供一种半导体器件的制作方法，包括如下步骤：提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极；
以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入；
进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区；
在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁；
以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区。
进一步，第一离子注入之后，快速热退火工艺之前还包括以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入的工艺步骤。
或者，在第一离子注入之前包括以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入的工艺步骤。
与现有技术相比，本发明具有以下优点：
1、通过将在核心器件区域和输入/输出器件区域都形成掺杂离子注入之后进行快速热退火工艺，激活注入的掺杂离子，并利用快速热退火的温度条件，避免额外的瞬时增强扩散效应来降低器件表面沟道横向电场峰值和位置，从而可明显减小衬底漏电流和栅介质层注入电流，提高器件可靠性。
2、采用在源漏区进行两次离子注入：第一离子注入的离子与形成重掺杂的源漏注入离子同类型，第二离子注入的离子类型与半导体衬底的掺杂类型相同，并采用多角度注入，利用第二离子注入的旋转离子注入和对第一离子注入的的源漏低掺杂的离子注入条件的优化，可有效抑制源漏区向沟道方向扩散所造成的短沟道效应，从而可有效改善器件尺寸不断缩小后的器件的性能，同时，不会增加工艺复杂度和热预算成本，也不会影响到核心器件的性能。
附图说明
图1至图6是现有技术半导体器件的制作方法的器件结构示意图；
图7至图11是本发明半导体器件的制作方法的器件结构示意图；
图12为本发明实施例1的工艺流程图；
图13为本发明实施例2的工艺流程图；
图14为本发明实施例3的工艺流程图。
具体实施方式
本发明的本质在于在核心器件区域和输入/输出器件区域的半导体衬底内进行离子注入之后，对核心器件区域和输入/输出器件区域进行快速热退火，以提高形成的半导体器件的输入/输出器件的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例1
本发明提供一种半导体器件的制作方法，包括如下步骤：参考附图12所示，提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极S200；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入S210；进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区S220；在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁S230；以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区S240。
参考附图7所示，提供半导体衬底100，所述半导体衬底100包括核心器件区域110和输入/输出器件区域120，在核心器件区域110和输入/输出器件区域120的半导体衬底100上都形成有栅极介电层200和栅极300。所述栅极介电层200可以是二氧化硅、氧化铪、氧化铝、高k介电材料以及氮氧化硅等，最为优选的是二氧化硅。
栅极介电层200的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。通常情况下，输入/输出器件区域120的栅极介电层200的厚度大于核心器件区域栅极介电层200的厚度，因此，可以在半导体衬底上形成栅极介电层200之后，采用化学机械抛光工艺减薄核心器件区域的栅极介电层的厚度。本发明输入/输出器件区域120的栅极介电层200的厚度为30至60埃。
所述栅极300为多晶硅层或者多晶硅硅化物。形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。
参考附图8所示，以栅极300为掩膜，在核心器件区域110和输入/输出器件区域120的半导体衬底100内进行第一离子注入，在半导体衬底100内形成未激活的低掺杂源漏区400a。第一离子注入工艺的掺杂离子例如磷离子、砷离子等。
进行第一磷、砷离子注入的工艺为：离子注入能量为2KeV至35KeV，离子注入剂量为5E12至2E15/cm2，以便在较宽的窗口内与第二离子注入的能量和剂量相搭配优化，从而获得要求的驱动电流以及器件性能。本发明优选的离子注入能量为5KeV至20KeV，更加优选的离子注入能量为10KeV至14KeV。
进一步，第一离子注入的注入离子为砷离子时，离子注入能量优选2KeV至35KeV，注入离子为磷离子时，离子注入能量优选8KeV至17KeV。
在本发明的几个具体实施例中，分别采用的离子注入能量为8KeV、10KeV、12KeV、14KeV、18KeV、24KeV以及30KeV，离子注入的剂量分别为8E13/cm2、1E14/cm2、5E14/cm2以及1E15/cm2等。
随后，参考附图9所示，进行快速热退火，在核心器件区域110和输入/输出器件区域120栅极介电层200两侧的半导体衬底100内形成低掺杂源漏区400。
本发明所述快速热退火的工艺为：在氮气、氩气等惰性气体环境中，退火温度为900摄氏度至950摄氏度，退火时间为5s至120s，优选10s至60s，更加优选的是10s至30s。
之后，参考附图10所示，在核心器件区域110和输入/输出器件区域120的栅极介电层200以及栅极300的侧壁形成间隙壁500。形成间隙壁500的工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。间隙壁500的材料可以是二氧化硅、氮化硅等。所述间隙壁500的厚度为200至800埃。
最后，参考附图11，以栅极300和间隙壁500为掩膜，在核心器件区域110和输入/输出器件区域120的半导体衬底110内进行第三离子注入，形成重掺杂源漏区600。进行第三离子注入的离子为磷、砷离子等离子，离子注入的工艺：离子注入能量为8至50KeV，离子注入剂量为1.5E14至6E15/cm2。采用上述半导体器件的制作方法，形成存储器的核心器件区域和输入/输出器件区域。
采用本发明上述的工艺方法，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入之后，同时对核心器件区域和输入/输出器件区域进行快速热退火工艺，可以降低输入/输出器件的最大电场Emax并且使其在半导体衬底内的深度加深，导致衬底漏电流降低，因此，提高了输入/输出器件的热载流子性能。同时，由于掺杂离子横向的扩散能力增强，使输入/输出器件的工作电流增加了4％。
本发明通过改进第一离子注入工艺的注入能量，调整掺杂离子的注入深度发现，随着离子注入能量的增加，输入/输出器件的衬底漏电流降低。本发明中使第一掺杂离子的注入能量从10KeV增加到14KeV，器件的热载流子增加了20％。除此之外，在不发生超负荷运行的情况下，输入/输出器件的工作电流增加了大约6％。
实施例2
本发明还提供一种半导体器件的制作方法，包括如下步骤：参考附图13所示，提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极S300；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入S310；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入S320；进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区S330；在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁S340；以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区S350。
本实施例中，步骤S300、S310、S330以及S340的具体实施工艺都参考实施例1。本实施例仅仅对以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入S320的工艺方法以及条件进行详细描述。快速热退火之后，第二离子注入形成的掺杂区域能包裹第一离子注入形成的低掺杂源漏区。
第二离子注入工艺的掺杂离子例如硼离子、铟离子等。进行第二离子注入的工艺为：离子注入能量为3至150KeV，离子注入剂量为1E13至9E13/cm2。进一步，第二离子注入的注入离子为硼离子时，离子注入能量为3KeV至20KeV，优选5KeV至15KeV；注入离子为铟离子时，离子注入能量优选100KeV至150KeV。离子注入能量优选130KeV至145KeV。在本发明的一个具体实施例中，进行磷离子注入，离子注入的能量分别为10KeV，离子注入的剂量分别为5E13/cm2。
第二离子注入时，进行离子注入的角度为0°至45°。在选定的离子注入角度下，进行旋转注入。采用所述旋转离子注入可减小阴影效应和形成对称杂质分布，其离子注入与低掺杂源漏离子注入同时优化，其注入能量确保将栅极下低掺杂源漏结包裹住，从而有效抑制住由漏致势垒降低(drain inducedbarrier lowing，DIBL)所导致的短沟道效应。
采用本实施例的工艺方法，在第一离子注入之后，，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入的工艺步骤，再进行快速热退火，以此快速热退火工艺激活注入的掺杂离子，并利用快速热退火的温度条件，避免额外的瞬时增强扩散效应，以降低第二离子注入并快速热退火后形成的低掺杂源漏区掺杂离子的分布陡度，使得源漏极附近表面沟道横向最大电场峰值减小并与电流路径分离，从而有效减小了热载流子向半导体衬底/栅极介电层界面的注入，改善了输入/输出器件的可靠性。此外，本实施例所述的工艺在改善输入/输出器件可靠性的同时，不会增加工艺复杂度和热预算成本，也不会影响到核心器件的性能。
实施例3
本发明还提供一种半导体器件的制作方法，包括如下步骤：参考附图14所示，提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极S400；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入S410；以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入S420；进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区S430；在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁S440；以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区S450。
本实施例的工艺方法将实施例2中的第一离子注入和第二离子注入的顺序倒置，也就是说，先进行第二离子注入，注入的离子为硼离子或者铟离子，离子注入能量为3至150KeV，离子注入剂量为1E13至9E13/cm2，离子注入角度为0°至45°，具体实施工艺参考实施例2中的描写；之后，进行第一离子注入，形成未激活的低掺杂源漏区，之后，再进行快速热退火工艺。虽然本实施例的第二离子注入工艺在第一离子注入工艺之前，但是，退火之后，第二离子注入后形成的掺杂区域同样能包裹第一离子注入后形成的未激活低掺杂源漏区。
采用上述工艺，同样能够有效减小热载流子向半导体衬底/栅极介电层界面的注入，改善输入/输出器件的可靠性。而且，在改善输入/输出器件可靠性的同时，不会增加工艺复杂度和热预算成本，也不会影响到核心器件的性能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (13)

1.一种半导体器件的制作方法，其特征在于，包括如下步骤：
提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅极介电层和位于栅极介电层上的栅极；
以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第一离子注入；
所述第一离子注入的能量为5KeV至20KeV；
进行快速热退火，在核心器件区域和输入/输出器件区域栅极介电层两侧的半导体衬底内形成低掺杂源漏区；
在核心器件区域和输入/输出器件区域的栅极介电层以及栅极的侧壁形成间隙壁；
以栅极和间隙壁为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第三离子注入，形成重掺杂源漏区；
所述第一离子注入与第三离子注入所注入的离子同类型。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，第一离子注入之后，快速热退火工艺之前还包括以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入的工艺步骤，所述第二离子注入为在选定离子注入角度为0°至45°进行的旋转注入。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，第一离子注入之前还包括以栅极为掩膜，在核心器件区域和输入/输出器件区域的半导体衬底内进行第二离子注入的工艺步骤，所述第二离子注入为在选定离子注入角度为0°至45°进行的旋转注入。
4.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，所述快速热退火的退火温度为900℃至950℃。
5.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，快速热退火的退火时间为5至120秒。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，快速热退火的退火时间为10至30秒。
7.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，第一离子注入的注入离子为磷离子或者砷离子。
8.根据权利要求2或者3所述的半导体器件的制作方法，其特征在于，第二离子注入的注入离子为硼离子或者铟离子。
9.根据权利要求2或者3所述的半导体器件的制作方法，其特征在于，第二离子注入的工艺为：离子注入能量为3至150KeV，离子注入剂量为1E13至9E13/cm2。
10.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，第三离子注入的注入离子为磷离子或者砷离子，注入能量为8至50KeV，注入剂量为1E14至7E15/cm2。
11.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，所述栅极为多晶硅或者多晶硅硅化物。
12.根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，所述栅极介电层为二氧化硅或者氮氧化硅。
13根据权利要求1至3中任一项所述的半导体器件的制作方法，其特征在于，所述间隙壁为二氧化硅或者氮化硅或者氮氧化硅。
CN200610147805A 2006-12-22 2006-12-22 半导体器件的制作方法 Active CN100576512C (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200610147805A CN100576512C (zh) 2006-12-22 2006-12-22 半导体器件的制作方法
US11/867,645 US20080153240A1 (en) 2006-12-22 2007-10-04 Method for Fabricating Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200610147805A CN100576512C (zh) 2006-12-22 2006-12-22 半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN101207085A CN101207085A (zh) 2008-06-25
CN100576512C true CN100576512C (zh) 2009-12-30

Family

ID=39543449

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610147805A Active CN100576512C (zh) 2006-12-22 2006-12-22 半导体器件的制作方法

Country Status (2)

Country Link
US (1) US20080153240A1 (zh)
CN (1) CN100576512C (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543741B (zh) * 2010-12-23 2016-03-30 中芯国际集成电路制造(上海)有限公司 P型金属氧化物半导体管的制作方法
CN102693904B (zh) * 2011-03-22 2015-01-07 中芯国际集成电路制造(上海)有限公司 一种减小i/o mos器件hci效应的方法
CN102737965A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种Halo结构的形成方法
CN102779753B (zh) * 2011-05-12 2015-05-06 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
CN102800593B (zh) * 2011-05-25 2016-03-16 中芯国际集成电路制造(上海)有限公司 晶体管形成方法
CN102437058A (zh) * 2011-11-17 2012-05-02 上海华力微电子有限公司 Pmos器件的制造方法
CN108231682B (zh) * 2016-12-22 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108597997B (zh) 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364122B1 (en) * 2001-04-24 2002-12-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
US6734109B2 (en) * 2001-08-08 2004-05-11 International Business Machines Corporation Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
DE10240422B4 (de) * 2002-09-02 2010-02-18 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterelements mit einer Leitungsstruktur mit vergrößertem Metallsilizidbereich
DE10250888B4 (de) * 2002-10-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements
US7211489B1 (en) * 2004-09-07 2007-05-01 Advanced Micro Devices, Inc. Localized halo implant region formed using tilt pre-amorphization implant and laser thermal anneal
US7494878B2 (en) * 2006-10-25 2009-02-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of forming the same

Also Published As

Publication number Publication date
CN101207085A (zh) 2008-06-25
US20080153240A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
CN100576512C (zh) 半导体器件的制作方法
CN101572251B (zh) 半导体器件、n型MOS晶体管及其制作方法
CN101572250B (zh) 半导体器件、p型MOS晶体管及其制作方法
CN102623341B (zh) 一种mos晶体管的制造方法
CN103187276B (zh) n型MOS场效应管及形成方法，半导体器件及形成方法
CN101459082A (zh) Mos晶体管及其形成方法
CN101593681B (zh) 减小nmos器件栅极诱导漏极漏电流的方法
CN102800595A (zh) Nmos晶体管形成方法及对应cmos结构形成方法
CN102420228A (zh) 抑制gidl效应的后栅极工艺半导体器件及其制备方法
CN102569077B (zh) 用于制作半导体器件的源/漏区的方法
CN103000501B (zh) Nmos晶体管形成方法
CN102737965A (zh) 一种Halo结构的形成方法
CN101295675B (zh) 半导体器件的制作方法
CN102487007A (zh) 半导体器件的形成方法
US20090004804A1 (en) Method of fabricating semiconductor devices
CN102446767B (zh) Nmos晶体管的制造方法
CN102468237B (zh) 半导体器件的制造方法
CN101330048A (zh) 轻掺杂离子注入方法
CN101752253B (zh) Mos晶体管的制造方法
CN101840861A (zh) 半导体器件的制造方法
KR100806139B1 (ko) 플라즈마도핑을 이용한 반도체소자의 제조 방법
US20080003788A1 (en) Method of manufacturing semiconductor device
CN101989549B (zh) Nmos晶体管的制造方法
CN101770950B (zh) 轻掺杂漏极的形成方法
CN101989550A (zh) Nmos晶体管的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111110

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation