CN101840861A - 半导体器件的制造方法 - Google Patents
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Abstract
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极介电层和位于栅极介电层上的栅极；以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入；进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区；在栅极介电层和栅极的相对二侧形成隔离侧壁；以栅极和隔离侧壁为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区。相对于现有技术，本发明所提供的半导体器件的制造方法，不仅具有激活掺杂元素并抑制掺杂离子扩散的效果，更可降低晶圆温度波动、降低热预算和提高器件的灵敏度。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及半导体器件的制造方法。
背景技术
随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体芯片朝着高集成度方向发展。大部分半导体芯片的外围电路需要采用高压输入/输出器件，而核心器件如各种存储器件则需要在低压下运行，为了实现器件性能的最大化，核心器件的沟道长度变短，产生了短沟道区域以及短沟道效应。为了避免短沟道效应，通常采用轻掺杂源/漏极(lightly doped source/drain，LDD)结构，但由于源/漏区的注入离子会产生扩散和渗透，会引起源/漏区的结电容和结漏电并导致源/漏区之间发生穿通效应，影响MOS晶体管的品质。
为了增强核心器件短沟道区域的使用性能，在轻掺杂源漏区域使用快速热退火工艺以激活掺杂离子，避免掺杂离子的扩散和迁移。快速热退火(Rapid Thermal Processing，RTP)工艺是将晶片快速加热到设定温度，进行短时间快速热退火的方法，热退火时间通常小于1～2分钟。常用的快速热退火(RTP)退火工艺包括均温退火(Soak Annealing)和尖峰退火(Spike Annealing)，其中，均温退火的特点是会在某一温度上保温一段时间，可以同时完成激活掺杂元素并修复缺陷两项功能。而尖峰退火在高温滞留时间很短，其主要作用在于激活掺杂元素。在实际应用中，晶圆在某一温度稳定后快速升温，到达目标温度即刻降温。由于尖峰退火只有升降温过程而没有保温过程，因此相对于均温退火，尖峰退火在限制掺杂离子在硅化物形成过程中的扩散上效果更为明显。
特别地，在应用尖峰退火时，要求尖峰退火具有较高的升温和降温的速度，较小温度峰宽和发散度，减少晶圆受热量。例如，减小温度峰宽(表现在温度曲线上即温度峰值越是尖锐)，能有效抑制掺杂元素的扩散。但是，经过晶圆接受度测试(Wafer Acceptance Test，WAT)后发现，应用尖峰退火，由于温度峰值过高，增强工艺的热预算，引起多晶硅空乏现象(poly-depletion)，导致晶圆产生波动和器件灵敏性的下降；另外，在尖峰退火中，升温或降温的速度过快(表现在温度曲线上即走线越陡)，使得控温比较困难，导致温度峰值不稳定，并相应增加热预算。
发明内容
本发明所要解决的问题是：在半导体器件的制造工艺中，如何防止晶圆产生波动和器件灵敏性的下降问题。
为解决上述问题，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极介电层和位于栅极介电层上的栅极；以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入；进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区；在栅极介电层和栅极的相对二侧形成隔离侧壁；以栅极和隔离侧壁为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区。
可选地，所述慢速尖峰退火工艺具体包括：温度峰值为950℃至1050℃，升温或降温的速度为20℃/s至100℃/s。
可选地，在半导体衬底内进行轻掺杂离子注入之前或者之后还包括袋状区离子注入步骤，所述袋状区离子注入的离子与轻掺杂离子注入的离子导电类型相反。
可选地，所述轻掺杂离子注入的注入离子为磷离子或砷离子，注入能量为1KeV至35KeV，离子注入剂量为1E14/cm2至1E15/cm2。
可选地，所述轻掺杂离子注入的注入离子为硼离子或铟离子，注入能量为0.5KeV至70KeV，离子注入剂量为1E14/cm2至1E15/cm2。
可选地，所述栅极为多晶硅或多晶硅硅化物。
可选地，所述栅极介电层为二氧化硅或氮氧化硅。
可选地，所述隔离侧壁为二氧化硅、氮化硅或氮氧化硅。
本发明技术方案主要是对尖峰退火工艺进行了改进，使得尖峰退火工艺具有低温度峰值和低温度变化率的特征，这样可以在保留原有尖峰退火工艺所具有的激活掺杂元素并抑制掺杂离子扩散的效果之外，相比于原有尖峰退火工艺，更可降低晶圆温度波动、降低热预算和提高器件的灵敏度。
附图说明
图1为本发明半导体器件的制作方法的流程示意图；
图2至图7为按照图1所示的流程形成半导体器件的示意图；
图8为本发明所提供的慢速尖峰退火工艺的温度参数曲线与原有尖峰退火工艺的温度参数曲线的效果对比图。
具体实施方式
本发明的发明人发现，在用于抑制掺杂离子的扩散和迁移的现有快速热退火工艺中，尖峰退火工艺相对均温退火工艺在抑制掺杂离子扩散和迁移的作用上效果更为明显，但尖峰退火工艺由于其温度峰值过高和升温或降温的速度过快等因素，会导致晶圆波动、器件灵敏度下降等品质问题。
因此，在制造半导体器件时，为防止上述缺陷的产生。本发明先提供半导体衬底，在所述半导体衬底上形成有栅极介电层和位于栅极介电层上的栅极；以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入；进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区；在栅极介电层和栅极的相对二侧形成隔离侧壁；以栅极和隔离侧壁为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区。通过将慢速尖峰退火工艺进行改进，提高晶圆波动及其器件灵敏性，有效降低热预算。
下面结合附图对本发明的内容进行详细说明。
如图1所示，所述半导体器件的制作方法包括如下步骤：
S100，提供半导体衬底；
S101，在半导体衬底上形成栅极介电层和位于栅极介电层上的栅极；
S102，以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入；
S103，进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区；
S104，在栅极介电层和栅极的相对二侧形成隔离侧壁；
S105，以栅极和隔离侧壁为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区。
首先执行步骤S100，提供半导体衬底200。其中，所述半导体衬底200为形成有半导体器件的硅、形成有半导体器件的绝缘体上硅(SOI)、或者为形成有半导体器件的II-VI或者III～V族化合物半导体。
所述半导体衬底200中还形成有各种阱(well)结构与衬底表面的栅极沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与栅极沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度范围较广，同时需达到大于隔离结构(未予以图示)，例如浅沟槽，的深度。为了简化，此处仅以一空白半导体衬底200图示，在此不应过分限制本发明的保护范围。
接着执行步骤S101，在所述半导体衬底200上形成有栅极介电层201和位于栅极介电层201上的栅极202；
栅极介电层201和栅极202构成栅极结构，形成如图3所示的结构。栅极介电层201可以是氧化硅或氮氧化硅。在65nm以下工艺节点，栅极的特征尺寸很小，栅极介电层201可为高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。较佳地，可以是氧化铪、氧化锆和氧化铝。栅极介电层201的形成工艺可以是化学气相沉积工艺。栅极202可以是多晶硅形成工艺可以采用本领域技术人员熟知的任何现有技术，当采用化学气相沉积法时，可以是例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。
接着执行步骤S102，以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入形成未激活的轻掺杂源/漏区203a。
更进一步地，在步骤S102中，在进行轻掺杂离子注入之前或之后还可以进行袋状区离子注入并形成未激活的袋状区204a，形成如图4所示的结构。需说明的是，所述袋状区离子注入的离子与轻掺杂离子注入的离子导电类型相反。
在现有技术中，以N型MOS晶体管为例进行说明，轻掺杂离子注入是以栅极介电层201和栅极202为掩膜，在半导体衬底200内进行轻掺杂离子注入，在半导体衬底200内形成未激活的轻掺杂源/漏区203a。由于该区域为N型MOS晶体管区域，故所述轻掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。
当轻掺杂离子注入的离子为磷离子时，离子注入的能量范围为1KeV至20KeV，离子注入剂量为1E14/cm2至1E15/cm2。进一步地，注入的磷离子的能量可以是3KeV、6KeV、10KeV、14KeV、18KeV等，注入的磷离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2、8E14/cm2以及9E14/cm2等。
当轻掺杂离子注入的离子为砷离子时，离子注入能量范围为2KeV至35KeV，离子注入剂量为1E14/cm2至1E15/cm2。进一步地，注入的砷离子的能量可以是4KeV、10KeV、16KeV、22KeV、26KeV以及32KeV，注入的砷离子的剂量可以是2E14/cm2、4E14/cm2、5E14/cm2、6E14/cm2、8E14/cm2以及9E14/cm2等。
相应地，在现有技术中，以N型MOS晶体管为例进行说明，袋状区离子注入是以栅极介电层201和栅极202为掩膜，在半导体衬底200内形成未激活的袋状区204a，所述袋状区离子注入的深度略大于轻掺杂离子注入的深度，所述袋状区离子注入的离子与轻掺杂离子注入的离子导电类型相反，故所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当袋状区离子注入的离子为硼离子，注入的能量范围为3KeV至20KeV，离子注入剂量为1E13/cm2至9E13/cm2，离子注入的角度为0°至45°。进一步地，注入的硼离子的能量可以是4KeV、6KeV、10KeV、14KeV、18KeV，注入的硼离子的剂量可以是2E13/cm2、4E13/cm2、5E13/cm2、6E13/cm2、8E13/cm2等。
当袋状区离子注入的离子为铟离子，注入的能量范围为100KeV至150KeV，离子注入剂量为1E13/cm2至9E13/cm2，离子注入的角度为0°至45°。进一步地，注入的铟离子的能量可以是110KeV、120KeV、130KeV、140KeV，注入的硼离子的剂量可以是2E13/cm2、4E13/cm2、6E13/cm2、8E13/cm2等。
袋状区离子注入的角度为0°至45°，在选定的离子注入角度下，进行旋转注入，可减小阴影效应和形成对称杂质分布，其离子注入能量、剂量、角度与轻掺杂源/漏离子注入的能量、剂量、角度相对应匹配，其注入能量能够确保将栅极202下的轻掺杂源/漏结包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。
当MOS晶体管为P型时，该轻掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。
当轻掺杂离子注入的离子为硼离子时，离子注入的能量范围为0.5KeV至10KeV，离子注入剂量为1E14/cm2至1E15/cm2。进一步地，注入的硼离子的能量可以是1KeV、3KeV、5KeV、7KeV、9KeV等，注入的硼离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2以及8E14/cm2等。
当注入的例子为铟离子时，离子注入能量范围为10KeV至70KeV，离子注入剂量为1E14/cm2至1E15/cm2。进一步地，注入的铟离子的能量可以是20KeV、40KeV、50KeV、60KeV等，注入的铟离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2以及8E14/cm2等。
同样，当MOS晶体管为P型时，该袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。
当袋状区离子注入的离子为磷离子，注入的能量范围为5KeV至35KeV，离子注入剂量为1E13/cm2至1E14/cm2，离子注入的角度为0°至45°。进一步地，注入的磷离子的能量可以是10KeV、15KeV、20KeV、25KeV等，注入的磷离子的剂量可以是2E13/cm2、4E13/cm2、6E13/cm2以及8E13/cm2等。
当袋状区离子注入的离子为砷离子，注入的能量范围为10KeV至50KeV，离子注入剂量为1E13/cm2至1E14/cm2，离子注入的角度为0°至45°。进一步地，注入的砷离子的能量可以是20KeV、30KeV、40KeV等，注入的砷离子的剂量可以是3E13/cm2、5E13/cm2、以及8E13/cm2等。
接着执行步骤S103，进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区203。
更进一步地，若在步骤S102中轻掺杂离子注入之前或之后还进行了袋状区离子注入、形成未激活的袋状区204a的工艺，则在步骤S103中还包括通过慢速尖峰退火形成袋状区204，形成如图5所示的结构。
本发明所述慢速尖峰退火的工艺具体为：在氮气或氩气等惰性气体环境中，快速升温，直至到达某一预设的温度峰值后，再即刻快速降温。在本实施例中，在所述慢速尖峰退火工艺中的温度峰值为950℃至1050℃，较佳地，可以为1000℃至1050℃；升温或降温的速度为20℃/s至100℃/s，较佳地，可以为20℃/s至80℃/s。
我们可以Tpeak(Trc)用来标示所述慢速尖峰退火工艺的温度参数，其中Tpeak表示温度峰值(℃)，Trc表示升温或降温的温度变化率(℃/s)。因此，作为本实施例的若干优化实施方式，所述慢速尖峰退火工艺中的温度参数可以具体为1020℃(20℃/s)；1030℃(30℃/s)；1040℃(50℃/s)；1050℃(80℃/s)。
请参阅图8，显示了本发明所提供的慢速尖峰退火工艺的温度参数曲线与原有尖峰退火工艺的温度参数曲线的效果对比图。如图8所示，原有尖峰退火工艺的温度参数曲线A相对陡峭，表明其具有高温度峰值和高温度变化率的特征，例如1050℃(250℃/s)或1070℃(250℃/s)。相对应地，本发明所提供的慢速尖峰退火工艺的温度参数曲线B则相对平缓，具有低温度峰值和低温度变化率的特征，例如1020℃(20℃/s)或1040℃(50℃/s)。这样，采用本发明所提供的慢速尖峰退火工艺，除了具有能够激活掺杂元素并抑制掺杂离子扩散的功效之外，特别地，还能够相对降低晶圆温度波动、降低热预算和提高器件的灵敏度。
另外，在上述形成半导体器件的实施例中，慢速尖峰退火工艺是在轻掺杂离子注入和袋状区离子注入步骤之后进行，但并不以此为限，在其他实施例中，慢速尖峰退火工艺也可以分二次进行，即在轻掺杂离子注入步骤之后进行第一次慢速尖峰退火步骤以及在袋状区离子注入步骤之后进行第二次慢速尖峰退火步骤，在此不应过多限制本发明的保护范围。
接着执行步骤S104，在栅极介电层201和栅极202的相对二侧形成隔离侧壁205，形成如图6所示的结构。隔离侧壁205可以是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合。作为本实施例的一个优化实施方式，所述隔离侧壁205为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底200上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成隔离侧壁。
接着执行步骤S105，以栅极202和隔离侧壁205为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区206，形成如图7所示的结构。
当MOS晶体管为N型时，所述重掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。对于磷离子，其离子注入工艺包括：离子注入的能量范围为8KeV至30KeV，离子注入剂量为1.5E14/cm2至6E15/cm2；对于砷离子，其离子注入工艺包括：离子注入的能量范围为8KeV至50KeV，离子注入剂量为1.5E14/cm2至6E15/cm2。
当MOS晶体管为P型时，所述重掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。
对于硼离子，其离子注入工艺包括：离子注入的能量范围为2KeV至30KeV，离子注入剂量为3E14/cm2至6E15/cm2；对于铟离子，其离子注入工艺包括：离子注入的能量范围为30KeV至200KeV，离子注入剂量为3E14/cm2至6E15/cm2。
本发明技术方案主要对尖峰退火工艺作了进一步改进，使得尖峰退火工艺具有低温度峰值和低温度变化率的特征，这样可以在保留原有尖峰退火工艺所具有的激活掺杂元素并抑制掺杂离子扩散的效果之外，相比于原有尖峰退火工艺，更可降低晶圆温度波动、降低热预算和提高器件的灵敏度。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极介电层和位于栅极介电层上的栅极；
以栅极为掩膜，在半导体衬底内进行轻掺杂离子注入；
进行慢速尖峰退火，在半导体衬底内形成轻掺杂源/漏区；
在栅极介电层和栅极的相对二侧形成隔离侧壁；
以栅极和隔离侧壁为掩膜，在半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区。
2.根据权利要求1所述半导体器件的制造方法，其特征在于，所述慢速尖峰退火工艺具体包括：温度峰值为950℃至1050℃，升温或降温的速度为20℃/s至100℃/s。
3.根据权利要求1所述半导体器件的制造方法，其特征在于，在半导体衬底内进行轻掺杂离子注入之前或者之后还包括袋状区离子注入步骤，所述袋状区离子注入的离子与轻掺杂离子注入的离子导电类型相反。
4.根据权利要求1所述半导体器件的制造方法，其特征在于，所述轻掺杂离子注入的注入离子为磷离子或砷离子，注入能量为1KeV至35KeV，离子注入剂量为1E14/cm2至1E15/cm2。
5.根据权利要求1所述半导体器件的制造方法，其特征在于，所述轻掺杂离子注入的注入离子为硼离子或铟离子，注入能量为0.5KeV至70KeV，离子注入剂量为1E14/cm2至1E15/cm2。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极为多晶硅或多晶硅硅化物。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极介电层为二氧化硅或氮氧化硅。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述隔离侧壁为二氧化硅、氮化硅或氮氧化硅。
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|---|---|---|---|
| CN200910047645A CN101840861A (zh) | 2009-03-16 | 2009-03-16 | 半导体器件的制造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103187273A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN108987278A (zh) * | 2018-07-10 | 2018-12-11 | 武汉新芯集成电路制造有限公司 | Nmos晶体管及其形成方法 |
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2009
- 2009-03-16 CN CN200910047645A patent/CN101840861A/zh active Pending
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| CN108987278A (zh) * | 2018-07-10 | 2018-12-11 | 武汉新芯集成电路制造有限公司 | Nmos晶体管及其形成方法 |
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