CN101572235B - N型轻掺杂区域的形成方法及半导体器件的制造方法 - Google Patents

N型轻掺杂区域的形成方法及半导体器件的制造方法 Download PDF

Info

Publication number
CN101572235B
CN101572235B CN2008101056244A CN200810105624A CN101572235B CN 101572235 B CN101572235 B CN 101572235B CN 2008101056244 A CN2008101056244 A CN 2008101056244A CN 200810105624 A CN200810105624 A CN 200810105624A CN 101572235 B CN101572235 B CN 101572235B
Authority
CN
China
Prior art keywords
type light
light dope
energy
time
dosage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008101056244A
Other languages
English (en)
Other versions
CN101572235A (zh
Inventor
居建华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN2008101056244A priority Critical patent/CN101572235B/zh
Publication of CN101572235A publication Critical patent/CN101572235A/zh
Application granted granted Critical
Publication of CN101572235B publication Critical patent/CN101572235B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种N型轻掺杂区域的形成方法，包括：提供具有栅极的半导体衬底；以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺；以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺；其中，第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。本发明还提供一种半导体器件的制造方法。本发明能够改善形成MOS器件的短沟道效应，提高抗击穿能力。

Description

N型轻掺杂区域的形成方法及半导体器件的制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种N型轻掺杂区域的形成方法及半导体器件的制造方法。
背景技术
金属氧化物半导体(MOS)器件由于其低功耗、快速响应等特性而被广泛的应用。典型的MOS器件包括栅极、源极和漏极。在源极和漏极靠近栅极底部的区域还形成有轻掺杂区域(LDD区域)。
随着半导体集成电路制造工艺的日益进步，栅极的尺寸越来越小，导电沟道也越来越短，形成的MOS器件的PN结漏电流对器件的性能的影响也越来越明显。
为改善MOS器件的性能，减小漏电流的影响，在专利号为US6,767,778B2的美国专利中，公开了一种低能量源极和漏极的注入方法。
请参考图1，提供半导体衬底10，在所述半导体衬底10上形成有栅极氧化层14，在所述栅极氧化层14上形成有多晶硅层16和硅化物层17，在所述硅化物层17上形成有覆盖氧化层18。在所述多晶硅层16、硅化物层17和覆盖氧化层18形成的栅极结构侧壁和顶部形成有薄氧化层20。
接着，通过离子注入在所述栅极结构侧壁的半导体衬底10中形成轻掺杂区域30。其掺杂离子是磷或砷。
然后，在所述栅极结构侧壁形成侧壁层22，所述侧壁层22为氮化硅。
再接着，以所述栅极结构和侧壁层22作为掩膜层，执行第一步重掺杂工艺，形成重掺杂区域24。掺杂离子为N型离子，掺杂的剂量为1e14到1e16原子/cm2，能量为1至50KeV。执行第一步重掺杂工艺后，执行第二步掺杂工艺，形成掺杂区26，掺杂离子与第一步掺杂工艺相同，掺杂的计量为1e12至1e14原子/cm2，能量为30至100KeV。
所述的两次离子注入方法形成的源极和漏极构成的MOS器件，PN结漏电流虽然有一定的降低，但是却使得形成的MOS器件短沟道效应(shortchannel effect)较为严重，且抗击穿能力(anti-punchthrough)下降。
发明内容
本发明提供一种N型轻掺杂区域的形成方法及半导体器件的制造方法，本发明能够降低形成的MOS器件的PN结漏电流，且改善短沟道效应。
本发明提供的一种N型轻掺杂区域的形成方法，包括：
提供具有栅极的半导体衬底；
在所述栅极侧壁形成偏移侧壁层；所述偏移侧壁层覆盖所述栅极的顶面和侧壁；
以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；
对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺；
其中，第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
可选的，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
可选的，在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
可选的，掺杂离子为砷。
可选的，第一次N型轻掺杂工艺的能量为1至2KeV，剂量为e15原子/cm2；
第二次N型轻掺杂工艺的能量为3至4KeV，剂量为e13原子/cm2。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
可选的，所述第一次N型轻掺杂工艺的掺杂离子为砷，所述第二次N型轻掺杂工艺的掺杂离子为磷。
可选的，第一次N型轻掺杂工艺的能量为1至2KeV，剂量为e15原子/cm2；
第二次N型轻掺杂工艺的能量为2至3KeV，剂量为e13原子/cm2。
可选的，所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法。
可选的，所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
可选的，完成退火工艺之后，还进一步包括执行袋掺杂工艺。
本发明还提供一种半导体器件的制造方法，包括：
提供具有栅极的半导体衬底；
在所述栅极侧壁形成偏移侧壁层；所述偏移侧壁层覆盖所述栅极的顶面和侧壁；
以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；
对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺；
在形成有偏移侧壁层的所述栅极的侧壁形成侧壁层；
对所述栅极及侧壁层的两侧的半导体衬底执行N型重掺杂工艺，形成源极区和漏极区；
其中，所述第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
可选的，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
可选的，在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
可选的，所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法。
可选的，所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
本发明还提供一种半导体器件的制造方法，包括：
提供具有第一栅极和第二栅极的半导体衬底；
在所述第一栅极和第二栅极侧壁分别形成偏移侧壁层；第一栅极的偏移侧壁层覆盖第一栅极的顶面和侧壁，第二栅极的偏移侧壁层覆盖第二栅极的顶面和侧壁；
以第一能量和第一剂量对所述第一栅极两侧的半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述第一栅极两侧的半导体衬底执行第二次N型轻掺杂工艺；
对所述第二栅极两侧的半导体衬底执行P型轻掺杂工艺；
对完成所有N型轻掺杂工艺和P型轻掺杂工艺的半导体衬底执行退火工艺；
在形成有偏移侧壁层的所述第一栅极和第二栅极的侧壁形成侧壁层；
对所述第一栅极及侧壁层、第二栅极及侧壁层的两侧的半导体衬底分别执行重掺杂工艺；
其中，所述第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
可选的，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述第一栅极两侧的半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
可选的，在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
可选的，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
可选的，所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法。
可选的，所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
与现有技术相比，本发明具有以下优点：
通过将N型轻掺杂工艺分为两步进行，首先执行第一次N型轻掺杂工艺，在栅极两侧的半导体衬底中形成结深较浅的第一轻掺杂层；接着，执行第二次N型轻掺杂工艺，且该步骤中掺杂的能量较第一次轻掺杂工艺大，但剂量较小，形成结深大于第一轻掺杂层的第二轻掺杂层，经退火后，形成轻掺杂区域；
由于所述第二次N型轻掺杂工艺的能量较大，因而注入的深度较深，使得形成的第二轻掺杂层的深度大于所述第一轻掺杂层的深度。该第二轻掺杂层中杂质离子的浓度的峰值到所述半导体衬底表面的距离大于所述第一轻掺杂层到所述半导体衬底表面的距离；
在所述第二次N型轻掺杂工艺中，注入的离子的剂量较小，因而，形成的第二轻掺杂层中的杂质离子的浓度小于该第一轻掺杂层中的杂质离子的浓度。经过所述的两次轻掺杂离子注入工艺，使得形成包括第一轻掺杂层和第二轻掺杂层的轻掺杂区域中杂质离子和P阱间的浓度变化率变缓，特别是沿导电沟道方向，浓度梯度减小，有利于降低形成的MOS器件的PN结漏电流，克服LDD区域和袋掺杂区域之间形成的势垒贯穿电流；从而降低MOS器件的功耗。并改善短沟道效应，且提高形成的MOS器件的抗击穿能力。
附图说明
图1为现有技术中的一种源极和漏极的注入方法形成的半导体结构的剖面示意图；
图2为本发明的N型轻掺杂区域的形成方法的实施例的流程图；
图3为具有N阱和浅沟槽隔离的半导体衬底的剖面结构示意图；
图4为在图3所示的结构上形成介质层和多晶硅层后的剖面示意图；
图5为图形化图4所示的多晶硅层形成栅极后的剖面示意图；
图6为对图4所示的半导体结构执行第一次N型轻掺杂工艺后的剖面示意图；
图7为图4所示的半导体结构执行第二次N型轻掺杂工艺后的剖面示意图；
图8为对图7所示的半导体结构执行退火后的剖面示意图；
图9为对图8所示的半导体结构执行袋掺杂工艺后的剖面示意图；
图10为单次N型轻掺杂工艺与两次轻掺杂工艺形成的MOS器件的关闭态电流IOFF(漏电流)与饱和电流IDSAT的关系曲线图；
图11为对具有off set spacer的半导体结构执行两次N型轻掺杂工艺后的剖面结构示意图；
图12为在图11所示的半导体结构的栅极侧壁形成侧壁层后的剖面示意图；
图13为在图12所示的半导体结构的衬底中形成源极和漏极后的剖面示意图；
图14为本发明的半导体器件的制造方法的其中一个实施例形成的半导体结构的剖面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
本发明提供一种N型轻掺杂区域的形成方法。图2为本发明的N型轻掺杂区域的形成方法的实施例的流程图。
请参考图2，步骤S100，提供具有栅极的半导体衬底。
步骤S110，以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺。
步骤S120，以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；其中，第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
步骤S130，对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺。
所述的实施例的方法中，首先执行第一次N型轻掺杂工艺，在半导体衬底中形成结深较浅的第一轻掺杂层；接着，执行第二次N型轻掺杂工艺，且该步骤中掺杂的能量较第一次轻掺杂工艺大，但剂量较小，形成结深大于第一轻掺杂层的第二轻掺杂层，经退火后，形成轻掺杂区域。通过所述的方法可降低形成的MOS器件PN结漏电流，并克服LDD区域和袋掺杂(pocket implant)区域之间形成的势垒贯穿电流，从而降低MOS器件的功耗。并改善短沟道效应，且提高形成的MOS器件的抗击穿能力。
下面结合附图对所述的方法进行详细描述。
请参考图3，提供一半导体衬底100，所述半导体衬底100可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或结缘层上硅结构。
对所述半导体衬底100执行P型离子注入，形成P阱102。在其中的一个实施例中，形成所述P阱102的步骤如下：
首先通过光刻工艺形成P阱区的光刻胶图案(未示出)；
然后对未被所述光刻胶图案覆盖的半导体衬底100进行离子注入，形成P阱102，注入的离子为P型离子，例如硼；注入的能量可以是250至300KeV，剂量为3e13原子/cm2；
接着通过灰化和湿法清洗去除所述光刻胶图案。
在本发明的另外的实施例中，可以在形成所述P阱102后、去除所述光刻胶图案之前，向所述P阱102中进行第二次离子注入工艺。
该第二次离子注入工艺用于改善形成的金属氧化物半导体器件的抗击穿能力，其注入的掺杂离子与形成所述P阱102的离子注入工艺注入的离子相同，但注入的能量和剂量均小于形成所述P阱12的离子注入工艺的能量和剂量。例如，注入的能量为130至15KeV，剂量为4e12原子/cm2。也就是说，第二次离子注入后，注入的离子的浓度最大值比第一次离子注入的浓度最大值更浅。
在本发明的另外的实施例中，完成所述第二次离子注入工艺后，可以向所述P阱102中进行第三次离子注入工艺。
该第三次离子注入工艺用于调整形成的金属氧化物半导体器件的阈值电压，其注入的掺杂离子与前两次离子注入工艺注入的掺杂离子相同；或注入的掺杂离子与前两次离子注入工艺注入的掺杂离子类型相同(同为P型)，但是为质量更大的离子，例如铟。
所述第三次离子注入工艺的能量小于所述第二次离子注入的能量，注入的剂量比所述第二次离子注入的剂量大，但小于所述形成P阱12的离子注入的剂量。例如，注入的能量为25至30KeV，剂量为5.5e12原子/cm2。
所述形成P阱102的离子注入工艺与所述第二次离子注入工艺、第三次离子注入工艺可以在同一离子注入设备中原位进行，也可以在不同的离子注入设备中分别进行。
接着，在所述半导体衬底100中形成浅沟槽隔离结构104。在其中的一个实施例中，形成所述的浅沟槽隔离结构104的步骤如下：
在所述半导体衬底100上依次形成衬垫氧化层和硬掩膜层(未示出)；
在所述硬掩膜层上旋涂光刻胶层，通过曝光显影形成浅沟槽隔离区的图案；
刻蚀所述浅沟槽隔离区图案下的硬掩膜层，将所述浅沟槽隔离区的图案转移到所述硬掩膜层上，继续刻蚀所述衬垫氧化层和所述P阱102区域的半导体衬底，在所述P阱102中形成沟槽，去除所述光刻胶层；
在所述沟槽中填充氧化硅材料，通过化学机械研磨去除所述硬掩膜层上的氧化硅材料，进一步的去除所述硬掩膜层和所述衬垫氧化层。
请参考图4，在所述半导体衬底100上形成介质层106。其中，所述介质层106可以是氧化硅或氮氧化硅。形成所述氧化硅的方法可以是高温炉管氧化、快速热氧化、原位水蒸气产生(In-Situ Stream Generation，ISSG)氧化法中的一种，对所述氧化硅进行氮化处理可以形成氮氧化硅，所述氮化处理工艺可以是炉管氮化、快速热氮化、等离子体氮化(例如DPN)中的一种。
接着，在所述介质层106上形成多晶硅层108，所述多晶硅层108的厚度可以为100nm至500nm。
形成所述多晶硅层108的方法可以是物理气相沉积或化学气相沉积或原子层沉积。
此外，为降低形成的金属氧化物半导体器件的栅极的电阻率，可通过离子注入或扩散或原位离子注入工艺对所述多晶硅层108进行掺杂。掺入的杂质可以是磷。
然后，在所述多晶硅层108上旋涂光刻胶层(未图示)，然后进行曝光显影形成栅极图案。
以所述栅极图案作为刻蚀阻挡层，刻蚀去除未被所述栅极图案覆盖的多晶硅层108，将所述栅极图案转移到所述多晶硅层108中，形成件栅极108a；继续刻蚀去除未被所述栅极108a覆盖的介质层106的材料，形成栅极介质层106a。
形成所述栅极108a后，可通过氧气等离子体灰化和腐蚀液湿法清洗去除所述光刻胶的栅极图案。如图5所示。
请参考图6，执行第一次N型轻掺杂工艺，在所述栅极两侧的P阱102中形成第一轻掺杂层110。
其中，所述第一次轻掺杂工艺以所述栅极108a作为掩膜阻挡层，自对准进行。
在其中的一个实施例中，该第一次N型轻掺杂工艺掺入的杂质为砷，注入的能量为1至2KeV，剂量为e15原子/cm2。
请参考图7，执行第二次N型轻掺杂工艺，在所述栅极两侧的P阱102中形成第二轻掺杂层112。
其中，所述第二次N型轻掺杂工艺中，掺杂的能量大于所述第一次N型轻掺杂工艺的能量，但剂量小于所述第一次N型轻掺杂工艺的剂量。
在其中的一个实施例中，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。例如，砷，掺杂的能量为3至4KeV，剂量为e13原子/cm2。
在另外的实施例中，所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子，且第二次N型轻掺杂离子的分子量小于第一次的掺杂离子的分子量。例如，所述第二次N型轻掺杂工艺的掺杂离子为磷，掺杂的能量为2至3KeV，剂量为e13原子/cm2。
由于所述第二次N型轻掺杂工艺的能量较大，因而注入的深度较深，使得形成的第二轻掺杂层112的深度大于所述第一轻掺杂层110的深度。该第二轻掺杂层112中杂质离子的浓度的峰值到所述半导体衬底100表面的距离大于所述第一轻掺杂层110到所述半导体衬底100表面的距离。
此外，由于所述第二次N型轻掺杂工艺中，注入的离子的剂量较小，因而，形成的第二轻掺杂层112中的杂质离子的浓度小于该第一轻掺杂层110中的杂质离子的浓度。
由于经过两次轻掺杂离子注入工艺，使得形成包括第一轻掺杂层和第二轻掺杂层的轻掺杂区域中杂质离子和P阱102间的浓度变化率变缓，特别是沿导电沟道方向，浓度梯度减小，这一方面有利于降低形成的MOS器件的PN结漏电流；此外可克服LDD区域和后续形成的袋掺杂区域之间形成的势垒贯穿电流，从而降低MOS器件的功耗。并改善短沟道效应，且提高形成的MOS器件的抗击穿能力。
完成所述的两次N型轻掺杂工艺后，对所述半导体衬底100执行退火工艺，一方面激活掺入到所述P阱102中的杂质离子，另一方面使得掺入的杂质离子向所述栅极介质层106下面的P阱中扩散，请参考图8。此外，通过所述的退火工艺还可以修复在上述的两次N型轻掺杂工艺中对半导体衬底造成的注入损伤。
在所述的扩散工艺中，杂质离子向所述栅极介质层106下面的P阱中扩散的距离需要控制，如果扩散距离太大，导致导电沟道长度变小，会影响抗击穿能力，若扩散距离太小或没有扩散，则会导致热载流子注入效应。在该步骤中，通过退火的温度和时间控制扩散的距离。
在其中的一个实施例中，所述退火可以是本领域技术人员所习知的快速热退火(RTA)，进一步的，可以是尖峰快速热退火(spike anneal)。
经过所述的退火工艺后，激活所述第一轻掺杂层110和第二轻掺杂层112中的杂质离子，形成轻掺杂区域；由于通过所述的两次掺杂注入，使得形成的轻掺杂区域中杂质离子沿导电沟道方向浓度梯度减小，降低形成的MOS器件的PN结漏电流，并可消除或改善LDD区域和后续形成的袋掺杂区域之间形成的势垒贯穿电流；从而降低MOS器件的功耗。，并提高形成的MOS晶体的抗击穿能力。
请参考图9，进一步的，在执行完所述第二次N型轻掺杂工艺之后，执行袋掺杂工艺，形成袋掺杂区域114a。其中，所述袋掺杂工艺可以采用本领域技术人员所习知的工艺条件，这里不再赘述。
图10中为单次N型轻掺杂工艺与两次轻掺杂工艺形成的MOS器件的关闭态电流IOFF(漏电流)与饱和电流IDSAT的关系曲线图。
请参考图10，其中，单次N型轻掺杂工艺的杂质离子为砷，掺杂能量为3KeV，剂量为5e14；
两次N型轻掺杂工艺中，第一次掺杂工艺的杂质离子为砷，能量为3KeV，剂量为5e14原子/cm2，第二次掺杂工艺的杂质离子为磷，能量为4KeV，剂量为6e13原子/cm2，由图中可以看出，两次轻掺杂工艺形成的MOS器件，不但减小了漏电流，而且，相对源极和漏极的两次重掺杂工艺形成的MOS器件，其短沟道效应有所改善。
在另外的实施例中，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。从而使得形成的轻掺杂区域中的杂质离子沿导电沟道方向的浓度梯度更小。
在另外的实施例中，在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺，且随着次数增加，掺杂能量增加，掺杂剂量减小。
在另外的实施例中，在执行第一次轻掺杂工艺之前，先在所述栅极侧壁形成偏移侧壁层(offset space)109，请参考图11。然后在执行上述的第一次N型轻掺杂工艺和第二次N轻掺杂工艺和退火工艺。
其中，所述偏移侧壁层109为氧化硅，其形成方法为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法。
通过所述的氧化法可修复所述栅极108a侧壁形成的刻蚀损伤。此外，形成的偏移侧壁层109与所述栅极108a共同作为后续的N型轻掺杂工艺的阻挡层，控制N型轻掺杂工艺注入到P阱102中的区域，并以此控制后续退火工艺中第一轻掺杂层110和第二轻掺杂层112沿导电沟道方向扩散的距离。因此，该偏移侧壁层109的厚度需要根据需要的扩散距离而定。
其中，在上述的任一实施例中，所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺可以原位进行，也可以在不同工艺腔中分别进行。
本发明还提供一种半导体器件的制造方法。
形成如图11所示的结构后，接着，请参考图12，在所述栅极侧壁形成侧壁层116。其中，所述侧壁层116为氧化硅或氮化硅，或氧化硅-氮化硅(ON)叠层或氧化硅-氮化硅-氧化硅(ONO)叠层。可以采用本领域技术人员所习知的工艺形成该侧壁层116，这里不再赘述。
接着，以所述栅极108a和侧壁层116作为阻挡层，执行重掺杂(heavier implant)工艺，在所述侧壁层116侧壁的P阱102中形成源极和漏极118a、118b，如图13所示。所述重掺杂工艺可以采用本领域技术人员所习知的工艺进行，这里不再赘述。
此外，本发明还提供一种半导体器件的制造方法。
请参考图14，提供半导体衬底200，在所述半导体衬底200中具有P阱204和N阱202。在所述P阱中、N阱中以及P阱和N阱之间的半导体衬底200中具有浅沟槽隔离结构206。
在所述P阱204区域的半导体衬底200上依次具有栅极介质层208a和第一栅极210a，在所述N阱202区域的半导体衬底200上依次具有栅极介质层208b和第二栅极210b。
接着，通过光刻胶覆盖所述N阱区域202，以第一能量和第一剂量对所述第一栅极210a侧壁的P阱204执行执行第一次N型轻掺杂工艺，形成第一N型轻掺杂层212a；然后，以第二能量和第二剂量对所述第一栅极210a侧壁的半导体衬底执行第二次N型轻掺杂工艺，形成第二N型轻掺杂层214；其中，所述第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
在其中的一个实施例中，所述第二次掺杂工艺与第一次掺杂工艺为同种掺杂离子。
在另外的实施例中，所述第二次掺杂工艺与第一次掺杂工艺为不同的掺杂离子，且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
通过所述的两次N型轻掺杂工艺，可使得形成N型轻掺杂区域中的掺杂离子沿导电沟道方向的浓度梯度减小，有利于降低形成器件的PN结漏电流，改善LDD区域和袋掺杂区域之间形成的势垒贯穿电流。从而降低MOS器件的功耗。
进一步，还可以以第三能量和第三剂量对所述第一栅极210a侧壁的半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
此外，第二次N型轻掺杂工艺之后，还可以执行多次N型轻掺杂工艺，且随着次数增加，掺杂能量增加，掺杂剂量减小。
在其中的一个实施例中，在执行第一次轻掺杂工艺之前，可先在所述第一栅极210a侧壁形成偏移侧壁层216a，在第二栅极210b侧壁形成偏移侧壁层216b。所述偏移侧壁层216a和216b为氧化硅，其形成方法为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法。
进一步的，在形成第二次N型轻掺杂工艺后，还可以执行袋掺杂工艺，形成袋掺杂区域216。
其中，所述第一次N型掺杂工艺和第二次N型掺杂工艺原位进行或在不同工艺腔中分别进行。
接着，去除N阱202区域上覆盖的光刻胶，并在P阱204区域上覆盖光刻胶，对所述第二栅极210b侧壁的N阱区进行轻掺杂离子注入，形成P型轻掺杂区域212b。然后，去除所述光刻胶。
形成N型轻掺杂区域和P型轻掺杂区域后，执行退火工艺。
然后，分布在所述第一栅极210a和第二栅极210b侧壁形成侧壁层218a和218b，并对所述第一栅极210a及侧壁层218a、第二栅极210b及侧壁层218b的侧壁的半导体衬底分别执行重掺杂工艺，形成重掺杂区域220a和220b。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (32)

1.一种N型轻掺杂区域的形成方法，其特征在于，按照如下顺序包括：
提供具有栅极的半导体衬底；
在所述栅极侧壁形成偏移侧壁层；所述偏移侧壁层覆盖所述栅极的顶面和侧壁；
以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；
对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺；
其中，第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
2.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
3.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于：在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
4.如权利要求1至3任一权利要求所述的N型轻掺杂区域的形成方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
5.如权利要求4所述的N型轻掺杂区域的形成方法，其特征在于：掺杂离子为砷。
6.如权利要求5所述的N型轻掺杂区域的形成方法，其特征在于：
第一次N型轻掺杂工艺的能量为1至2KeV，剂量为e15原子/cm2；
第二次N型轻掺杂工艺的能量为3至4KeV，剂量为e13原子/cm2。
7.如权利要求1至3任一权利要求所述的N型轻掺杂区域的形成方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
8.如权利要求7所述的N型轻掺杂区域的形成方法，其特征在于：所述第一次N型轻掺杂工艺的掺杂离子为砷，所述第二次N型轻掺杂工艺的掺杂离子为磷。
9.如权利要求7所述的N型轻掺杂区域的形成方法，其特征在于：
第一次N型轻掺杂工艺的能量为1至2KeV，剂量为e15原子/cm2；
第二次N型轻掺杂工艺的能量为2至3KeV，剂量为e13原子/cm2。
10.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法。
11.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于：
所述偏移侧壁层为氧化硅，其形成方法为快速热氧化法。
12.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于：
所述偏移侧壁层为氧化硅，其形成方法为原位水蒸气产生氧化法。
13.如权利要求1或2或3或10或11或12所述的N型轻掺杂区域的形成方法，其特征在于：所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
14.如权利要求1所述的N型轻掺杂区域的形成方法，其特征在于：完成退火工艺之后，还进一步包括执行袋掺杂工艺。
15.一种半导体器件的制造方法，其特征在于，按照如下顺序包括：
提供具有栅极的半导体衬底；
在所述栅极侧壁形成偏移侧壁层；所述偏移侧壁层覆盖所述栅极的顶面和侧壁；
以第一能量和第一剂量对所述半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述半导体衬底执行第二次N型轻掺杂工艺；
对完成所有N型轻掺杂工艺的半导体衬底执行退火工艺；
在形成有偏移侧壁层的所述栅极的侧壁形成侧壁层；
对所述栅极及侧壁层的两侧的半导体衬底执行N型重掺杂工艺，形成源极区和漏极区；
其中，所述第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
17.如权利要求15所述的半导体器件的制造方法，其特征在于：在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
18.如权利要求15至17任一权利要求所述的半导体器件的制造方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
19.如权利要求15至17任一权利要求所述的半导体器件的制造方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
20.如权利要求15所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法。
21.如权利要求15所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为快速热氧化法。
22.如权利要求15所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为原位水蒸气产生氧化法。
23.如权利要求15或16或17或20或21或22所述的半导体器件的制造方法，其特征在于：所述第一次N型轻掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
24.一种半导体器件的制造方法，其特征在于，按照如下顺序包括：
提供具有第一栅极和第二栅极的半导体衬底；
在所述第一栅极和第二栅极侧壁分别形成偏移侧壁层；第一栅极的偏移侧壁层覆盖第一栅极的顶面和侧壁，第二栅极的偏移侧壁层覆盖第二栅极的顶面和侧壁；
以第一能量和第一剂量对所述第一栅极两侧的半导体衬底执行第一次N型轻掺杂工艺；
以第二能量和第二剂量对所述第一栅极两侧的半导体衬底执行第二次N型轻掺杂工艺；
对所述第二栅极两侧的半导体衬底执行P型轻掺杂工艺；
对完成所有N型轻掺杂工艺和P型轻掺杂工艺的半导体衬底执行退火工艺；
在形成有偏移侧壁层的所述第一栅极和第二栅极的侧壁形成侧壁层；
对所述第一栅极及侧壁层、第二栅极及侧壁层的两侧的半导体衬底分别执行重掺杂工艺；
其中，所述第二能量的能量值大于所述第一能量的能量值，第二剂量的剂量值小于第一剂量的剂量值。
25.如权利要求24所述的半导体器件的制造方法，其特征在于，进一步包括：在执行退火工艺之前，以第三能量和第三剂量对所述第一栅极两侧的半导体衬底执行第三次N型轻掺杂工艺；其中，所述第三能量的能量值大于第二能量的能量值，第三剂量的剂量值小于第二剂量的剂量值。
26.如权利要求24所述的半导体器件的制造方法，其特征在于，在执行退火工艺之前，第二次N型轻掺杂工艺之后，还包括多次N型轻掺杂工艺；且随着次数增加，掺杂能量增加，掺杂剂量减小。
27.如权利要求24至26任一权利要求所述的半导体器件的制造方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为同种掺杂离子。
28.如权利要求24至26任一权利要求所述的半导体器件的制造方法，其特征在于：所述第二次N型轻掺杂工艺与第一次N型轻掺杂工艺为不同的掺杂离子；且第二次的掺杂离子的分子量小于第一次的掺杂离子的分子量。
29.如权利要求24所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为炉管氧化法。
30.如权利要求24所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为快速热氧化法。
31.如权利要求24所述的半导体器件的制造方法，其特征在于：所述偏移侧壁层为氧化硅，其形成方法为原位水蒸气产生氧化法。
32.如权利要求24或25或26或29或30或31所述的半导体器件的制造方法，其特征在于：所述第一次N轻型掺杂工艺和第二次N型轻掺杂工艺原位进行或在不同工艺腔中分别进行。
CN2008101056244A 2008-04-30 2008-04-30 N型轻掺杂区域的形成方法及半导体器件的制造方法 Active CN101572235B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008101056244A CN101572235B (zh) 2008-04-30 2008-04-30 N型轻掺杂区域的形成方法及半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008101056244A CN101572235B (zh) 2008-04-30 2008-04-30 N型轻掺杂区域的形成方法及半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN101572235A CN101572235A (zh) 2009-11-04
CN101572235B true CN101572235B (zh) 2011-11-30

Family

ID=41231534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101056244A Active CN101572235B (zh) 2008-04-30 2008-04-30 N型轻掺杂区域的形成方法及半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN101572235B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479677A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 半导体器件及其制造方法
CN103219240B (zh) * 2012-01-19 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108206138A (zh) * 2016-12-19 2018-06-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Also Published As

Publication number Publication date
CN101572235A (zh) 2009-11-04

Similar Documents

Publication Publication Date Title
US7732863B2 (en) Laterally diffused MOSFET
CN102446856B (zh) 半导体器件及制造半导体器件的方法
CN100557818C (zh) 半导体组件及其制造方法
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US8158475B2 (en) Gate electrodes of HVMOS devices having non-uniform doping concentrations
CN102446768B (zh) 半导体器件及制造半导体器件的方法
CN101484985A (zh) 半导体器件及其制造方法
CN101159289A (zh) 绝缘体上硅fet及其方法
CN110047754A (zh) 半导体器件及其制造方法
CN101593681B (zh) 减小nmos器件栅极诱导漏极漏电流的方法
CN106206719A (zh) Mos晶体管及其形成方法
US20160155797A1 (en) High voltage device with low rdson
CN101281870A (zh) 半导体器件的制造方法
CN102938375A (zh) 一种场效应晶体管及形成方法
CN116348994A (zh) 具有漏极接法场板的坚固的ldmos
US7151032B2 (en) Methods of fabricating semiconductor devices
CN101572235B (zh) N型轻掺杂区域的形成方法及半导体器件的制造方法
US9362399B2 (en) Well implant through dummy gate oxide in gate-last process
CN106158657A (zh) Mos晶体管的形成方法
JP4186247B2 (ja) 半導体装置の製造方法および導電性シリコン膜の形成方法
KR20080101346A (ko) 반도체 소자의 제조 방법
CN101577230B (zh) 半导体器件的制造方法
CN102543742A (zh) 一种控制mos器件vt的注入方法
CN105047566B (zh) 抑制反短沟道效应的方法及nmos器件制备方法
US20220208973A1 (en) Carbon, nitrogen and/or fluorine co-implants for low resistance transistors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant