CN101159289A - 绝缘体上硅fet及其方法 - Google Patents
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Abstract
一种FET具有浅源极/漏极区域、深沟道区域、栅极叠层和被介质围绕的背栅极。所述FET结构还包括延伸通过所述沟道区域的整个深度的晕圈或袋注入。因为所述沟道的所述晕圈和阱掺杂的一部分比所述源极/漏极深度深，因此可以获得更好的阈值电压和工艺控制。还提供了一种具有在所述浅源极/漏极之下在所述沟道区域和所述背栅极之间延伸的所述结构中的第一介质层的背选通FET结构。所述第一介质层从所述源极/漏极区域之下在所述背栅极的任一侧上延伸并与第二介质层接触以便介质在每一侧约束或隔离所述背栅极。
Description
技术领域
本发明的实施例通常涉及晶体管，更具体而言，涉及包括比沟道区域浅的源极/漏极区域的绝缘体上硅(SOI)场效应晶体管(FET)。
背景技术
常规的绝缘体上硅(SOI)场效应晶体管(FET)使用覆盖绝缘材料层例如掩埋氧化物或介质层的相对薄的半导电材料层例如硅。相对薄的半导体层通常是制造有源器件例如FET的区域。在高性能SOI逻辑器件中，在SOI衬底的相对薄的硅区域内构建逻辑器件例如FET以最小化源极和漏极电容。
完全耗尽SOI FET器件可以表现出大的阈值电压变化。SOI的厚度以及作为常规器件制造技术的结果的沟道长度变化影响阈值电压变化。
经常将SOI FET区分为当硅膜比最大栅极耗尽区厚度厚时的部分耗尽(PD)，和当硅膜足够薄使得在达到阈值电压条件之前耗尽整个膜时的完全耗尽(FD)。由于现有技术的缩放趋于减薄SOI厚度，部分耗尽SOI器件正被推向越来越接近完全耗尽的模式。
合理设计的晕圈(halo)注入可以产生器件以便使短沟道器件中的整个沟道掺杂浓度较高，当漏极电压高时导致更有用的阈值电压。因此器件可以操作在更短的沟道长度下。然而由于因为在短沟道长度器件中高晕圈掺杂浓度和掺杂波动效应支配着阈值变化，所以结泄露电流太高缘故，该方法难于进一步扩展。
例如，改善一个参数例如阈值电压(Vt)可以导致各种其它参数例如电阻(R串联)或结电容(Cj)的退化。很多实例在其中做出尝试以最小化在高速半导体器件的各种参数之间的折衷。
例如，在此引作参考的美国专利申请号2006/0001095A1，教导了一种产生超薄体、完全耗尽的SOI MOSFET的方法，其中SOI厚度随栅极长度的变化而改变；从而，最小化典型地由SOI厚度所引起的阈值电压变化。该方法使用替代栅极方法，其中在凹入的沟道的形成期间注入氮以选择性地推迟氧化作用。在此引作参考的美国专利申请号20050110079A1，也教导了一种形成双栅极FET的方法。
此外，在此引作参考的美国专利申请号2005/0189589A1，教导了一种混和体/SOI FET，其中晶体管被形成在半导体材料层的表面处并包括在半导体材料层的表面上形成的栅极结构和在与该晶体管的栅极结构对准的半导体材料层内的不连续的材料的膜。
在此引作参考的美国专利5,376,578A，教导了一种形成其中源极、漏极和隔离区域均凸起在单晶硅的表面之上的FET的方法，其包括以下步骤：淀积包括栅极氧化物和一组栅极层的均厚栅极叠层，然后在栅极叠层中使用栅极氧化物作为蚀刻停止层而蚀刻的孔中淀积隔离构件。
发明内容·
考虑以上所述，本发明的一个实施例提供了一种具有浅源极和漏极区域、深沟道区域和栅极叠层的FET。所述FET结构还包括延伸通过所述沟道区域的整个深度的晕圈或袋(pocket)注入。本发明的所述方面是有利的因为所述沟道的晕圈和阱掺杂(well doping)的一部分比源极/漏极深度深，由此获得更好的阈值电压和工艺控制。
本发明的另一实施例涉及一种半导体器件，其包括栅极叠层和比沟道区域浅的源极和漏极区域，还包括背栅极。本发明的所述实施例的所述背栅极位于居于所述源极和漏极区域以及沟道区域之下的介质层之下并在第二介质层之上。在所述源极和漏极区域之下的所述介质层实际上延伸经过所述背栅极层并与所述第二介质层接触。当与这里的所述详细的说明和附图相结合考虑时，将更好地理解本发明的这些方面。
在本发明的另一实施例中，所述FET结构的所述栅极叠层是自对准的以便所述栅极叠层的边缘与所述沟道区域的边缘基本一致。此外，在具有背栅极的结构中，所述背栅极是自对准的以便所述背栅极的垂直边缘，虽然不是与正栅极和沟道基本上一致的边缘，但是与所述正栅极和沟道的垂直边缘对准。
本发明的其它方面涉及一种用于制造具有不同深度的源极和漏极区域以及沟道区域的器件的方法。在用于形成所述栅极叠层的本方法的一个实施例中是自对准的。在用于形成所述栅极叠层的本方法的另一实施例中不是自对准的。
当结合随后的说明和附图考虑时，将更好地了解和理解本发明的实施例的这些和其它方面。应该理解，随后的说明，虽然示出了本发明的优选的实施例和其大量的具体细节，然而，给出该说明是为了示例而不是限制。在本发明的实施例的范围内可以做出很多改变和修改而不背离其精神，因此本发明的实施例包括所有这样的修改。
附图说明
通过下列详细的说明并参考附图，将可以更好地理解本发明的实施例，其中附图为：
图1-7示例了形成具有浅源极/漏极区域和深沟道区域的FET的示意图；
图8-12示例了另一形成具有浅源极/漏极区域和深沟道区域的FET的方法的示意图；
图13-17示例了具有浅源极/漏极区域和深沟道区域以及背栅极的FET的示意图；
图18是示例了一种本发明的实施例的方法的流程图；以及
图19是示例了一种本发明的实施例的方法的流程图。
具体实施方式
参考在附图中示例并在随后的说明中详述的非限制性的实施例，充分地解释了本发明的实施例及其各种特征和有利的细节。应该注意在附图中示例的特征不必按比例绘制。省略了公知的部件和处理技术的说明以避免不必要地模糊本发明的实施例。这里所使用的实例仅仅旨在促进实践本发明的实施例的方法的理解，以及进一步使本领域的技术人员能够实践本发明的实施例。因此，不应将实例解释为限制本发明的实施例的范围。
如所述，需要具有良好阈值电压控制的低结电容、高缩放的(highly-scaled)SOI。如上所述，高缩放的SOI通常包括薄、完全耗尽的SOI半导体器件。小体容积，即薄器件，更易受大的掺杂剂波动的影响，这影响SOI器件的阈值电压和电容。
本发明的一个实施例通过提供具有深沟道区域和浅深度源极和漏极区域的SOI半导体器件满足该需要。SOI具有比常规缩放更厚的Si层和厚的掩埋氧化物层。因为Si层比标准的更厚，存在更多可用的掺杂剂容积(volume)以设定阈值电压。逆行阱(retrograde well)注入，如果使用，沟道可以耗尽回到掺杂剂峰。这样，器件可以部分耗尽或准完全耗尽。这就解决了所讨论的薄Si层器件在达到阈值电压之前就完全耗尽的问题。
还需要在薄的完全耗尽背选通FET中将背栅极自对准到源极/漏极扩散区域以最小化正到背(front to back)栅极错位，因为该错位导致差的静电沟道控制和额外的寄生电容。正到背栅极错位是平面背选通FET的最大的问题之一。
本发明的另一实施例通过提供背栅极仅仅存在于顶栅极之下并且通过介质层隔离的完全耗尽平面背选通SOI满足该需要。本发明的该方面的背栅极位于介质层之下，该介质层位于源极和漏极区域以及沟道区域之下并在第二介质层之上。在源极和漏极区域之下的介质层实际上延伸经过背栅极层并与第二介质层接触。
现在参考附图，更具体而言参考图1到7，下面详细讨论的，其中相似的参考特性表示在图中各处一致的相应特征(例如，SOI晶片的掩埋氧化物层)，这里示出了本发明的优选的实施例。
图7示例了本发明的第一实施例，其是具有栅极叠层(100)、源极和漏极区域(102)和沟道区域(104)的SOI FET，其中源极和漏极区域以及沟道区域具有不同的深度。本发明的该实施例的SOI FET包括具有顶表面(130)的衬底。在各图中通过单元(114)、(108)、(110)和(126)限定本发明的衬底。衬底可以包括不同的介质材料如绝缘体(例如，氧化物等)。栅极叠层，换言之，栅极(100)设置于衬底的顶表面之上。为方便起见，这里通过各图中的单元(100)指代整个栅极叠层，应理解这里也使用术语栅极代表整个栅极叠层结构。栅极叠层结构包括栅极(100)、栅极氧化物(132)和间隔物(134)。本领域的技术人员应该理解术语栅极(100)和包括栅极氧化物层、间隔物和栅极的栅极叠层在这里可以互换地使用。本发明还包括位于栅极之下衬底中的沟道区域(104)。本发明的FET还包括从衬底的顶表面延伸到衬底中的源极和漏极区域(102)。当与该源极和漏极区域相比时，沟道区域从衬底的顶表面延伸到衬底中更远的距离。
可以改变相对于沟道区域的源极和漏极区域的深度以修改或最优化FET的参数。可以使用计算机辅助设计技术(TCAD)的器件模拟软件进行该结构的最优化。对于具体的技术目标，使用TCAD可以估计在例如Vt、电容、在源极和漏极与沟道之间的横向耦合、串连电阻等问题之间的各种折衷。此外，沟道区域(104)的至少部分是部分耗尽的。沟道区域的结构还包括在沟道的对侧上的晕圈注入(106)或袋注入。在源极和漏极区域以及沟道的厚度之间的各种比率是可能的。当与源极和漏极区域相比时注入延伸从衬底的顶表面到衬底中的更远的距离。注入也可以从衬底的顶表面延伸与沟道区域相同的距离(106)。
由于沟道的晕圈和阱掺杂的一部分比源极和漏极区域被更深地自表面定位到衬底中，因此可以获得更好的阈值电压和工艺控制。此外，FET的结构允许改变掺杂，由此，使得器件完全耗尽或部分耗尽。与沟道区域相比，源极和漏极区域之下的更厚的衬底提供了增加的源极和漏极隔离。相对于沟道区域，较浅的源极和漏极区域允许减小的结电容。此外，因为SOI晶片具有可以用于制造FET的厚的硅层，所以沟道区域(104)可以比常规缩放更厚。常规缩放SOI技术，(即，源极、漏极和沟道基本上是相同的厚度)已考虑将Si沟道下降到10纳米的范围。
图17示例了下面详细讨论的本发明的第二实施例，包括栅极叠层(100)、源极和漏极区域(102)和沟道区域(104)，其中源极和漏极区域以及沟道区域具有不同的深度，以及被衬底(即，除内部FET外的所有)围绕的背栅极(302)。在各图中通过单元(114)、(108)、(110)、(126)和(300)定义本发明的衬底。除了上面描述的单元之外，本发明的该实施例还包括背栅极。该结构包括位于沟道区域(104)之下并比沟道区域(104)位于从顶表面(130)到衬底中的更远的距离的背栅极(302)。背栅极的结构是这样的，背栅极位于衬底中以便衬底完全围绕所述背栅极。因此，背栅极被衬底完全隔离。除了具有浅源极/漏极区域和深沟道区域的所讨论的利益之外，使用介质隔离背栅极提供了最小化的背栅极电容。
图18示例了用于平面FET制造的一种自对准方法的第一实施例(图1-7)的流程图。在自对准FET的栅极叠层与沟道区域的方法中，提供了具有如上面的规定所讨论的可以比标准缩放更厚的厚硅层(120)和厚掩埋氧化物层(108)的SOI起始晶片(114)。图1示出了SOI晶片。通常，SOI中的薄硅层是提供良好的阈值电压控制的惯例。然而，本方法的源极、漏极区域和沟道的不同深度以及本方法的结构提供这样的控制。图2，示例了通过常规方法形成浅沟槽隔离(STI)(110)以隔离半导体区域(120)。STI包括氮化物帽(116)以保护隔离区域不受后续的蚀刻工艺影响。也可以可选地进行阱电离/注入(I/I)工艺(118)。然后通过常规方法(400)形成栅极叠层，该栅极叠层具有栅极介质层，例如栅极氧化物(132)、栅极(100)、间隔物(134)和用于保护栅极的牺牲介质层(例如，氮化物)保护帽(118)。图3示出了栅极叠层的形成。反应离子蚀刻(即，各向异性蚀刻)沿一个方向垂直向下挖栅极叠层的任一侧以在沟道区域的任一侧形成腔(122)以形成源极和漏极区域(402)。图4中示出了该步骤的图。
如图5中所示，形成晕圈注入或袋注入(106)。晕圈注入可以与沟道区域具有相同的掺杂剂但是具有更高的浓度。使用晕圈以在一定的偏置条件下设定阈值电压。如图5中所示，还可以在晕圈注入的源极和漏极侧上沿晕圈注入的垂直轴增加介质层(124)(例如，氧化物、氮化物等)。设置保护介质层以保护沟道不受注入工艺的影响。然后本方法需要用介质绝缘体填充源极和漏极区域的一部分到希望的深度(402)。图6示出了填充步骤之后的结构。通过过填充蚀刻步骤形成的源极和漏极区域的腔(122)进行该步骤，然后在源极和漏极区域的腔中淀积介质绝缘体。在该填充步骤中使用的介质(例如氧化物)可以是与衬底(110)或(108)相同的氧化物或完全不同的氧化物。平坦化在源极和漏极区域的腔中的介质，然后回蚀刻(etch back)绝缘体以形成希望的源极和漏极区域深度；由此导致比沟道区域更浅的源极/漏极区域。
一种用于使用介质填充源极和漏极区域的腔的非常精确的方法包括孔填充步骤和回蚀刻步骤以形成用于形成源极和漏极区域的凹口(404)。进行在源极和漏极区域的腔中产生非常均匀的介质层的重复的填充和蚀刻步骤。首先，使用介质例如HDP氧化物(126)过填充源极漏极。然后平坦化新介质层填充以与栅极的顶表面齐平。使用一个或多个填充和蚀刻步骤(例如，各向异性蚀刻步骤)，将介质回蚀刻到源极和漏极区域的表面。平坦化之后，蚀刻氧化物的又一部分以形成可以再生长源极和漏极区域的比沟道区域更浅的区域。
去除邻近源极/漏极区域的用于晕圈注入的介质层(124)，然后形成源极和漏极区域(102)(406)。源极和漏极区域形成方法包括横向外延再生长，其中硅从小量的暴露的沟道柱生长出。横向外延再生长允许在p沟道FET(PFET)中的SiGe生长。用于源极漏极形成的另一方法是多晶硅或金属的淀积。通过包括例如化学气相淀积(CVD)、等离子体辅助CVD、蒸发或化学溶液淀积的常规淀积方法进行多晶硅的淀积。在处理的末尾增加轻掺杂漏极(136)和硅化物层(128)。在图7中例示了本方法的FET结构。由于在工艺的一开始增加了栅极叠层，氮化物覆盖的栅极充当用于源极和漏极区域的蚀刻的掩模。因此，栅极和正下方的沟道是自对准的，以便沟道区域具有与栅极叠层基本一致的垂直边缘。
在本方法的另一实施例中，SOI起始晶片(114)包括在深掩埋氧化物层(108)之上并在背栅极氧化物层(300)之下的背栅极层(302)。起始晶片具有用于部分耗尽背选通FET的合适的硅厚度。通过晶片接合工艺形成背栅极。在图13中描述了起始SOI结构。在该实施例中，源极和漏极区域蚀刻步骤(402)通过背栅极氧化物层(300)并通过背栅极层(302)向下到深掩埋氧化物层(108)，并停止在深掩埋氧化物层(108)处。如上所述进行介质填充步骤(404)和硅填充步骤(406)。因而，在本方法的该实施例中，通过介质在每一侧隔离背栅极，并且背栅极、沟道和栅极都是自对准的，以便背栅极、沟道和栅极的垂直边缘是基本上一致的边缘，并且背栅极的边缘虽然不是基本上一致的边缘，但是直接与沟道和栅极排在一条直线上。因此为了最高的性能利益，需要完全自对准的制造方法(各栅极彼此对准并与源极/漏极掺杂对准)。
图19示例了在图8-12中示出的用于制造平面FET的非自对准的方法的实施例的流程图。在用于制造具有浅源极和漏极区域(102)以及深沟道区域(104)的该方法中，晶片具有比标准缩放更厚的厚硅层(120)并具有厚的掩埋氧化物层(108)。图1示出了起始SOI结构。通常，SOI中的薄硅层是提供良好的阈值电压控制的惯例。然而，本方法的源极/漏极区域和沟道的不同深度以及本方法的结构提供这样的控制。图8，示例了形成浅沟槽隔离(STI)(110)、(108)以隔离半导体区域。STI包括氧化物帽(116)和氮化物帽(200)以保护隔离区域不受后续的蚀刻工艺的影响。也可以可选地进行阱电离/注入(I/I)工艺。进行使用选择性的蚀刻技术例如RIE的各向异性蚀刻(500)。向下回刻蚀用于源极/漏极区域的腔到深掩埋氧化物(108)并停止在深掩埋氧化物(108)处。用于沟道区域的硅柱可以比这里所描述的其它实施例更宽以提供在其上构建栅极和栅极叠层的更大的面积。
图10中形成了晕圈注入或袋注入。晕圈注入屏蔽沟道不受漏极扩散放射的电场线的影响。晕圈注入保护沟道不受来自源极和漏极区域(102)的掺杂剂扩散。还可以在晕圈注入的源极和漏极侧上沿晕圈注入的垂直轴增加介质层(124)(例如，氮化物)。设置介质层以保护硅不受注入工艺的影响。然后本方法需要使用介质绝缘体填充源极和漏极区域的一部分到希望的深度(502)。图11示出了填充步骤之后的结构。通过在源极/漏极区域阱中淀积介质绝缘体，然后回蚀刻绝缘体到比沟道区域的深度浅的希望的源极/漏极深度，来执行该步骤。
一种用于使用介质填充源极和漏极区域的腔的非常精确的方法包括孔填充步骤(502)和回蚀刻步骤以形成用于形成源极和漏极区域的凹口或腔。重复的填充和蚀刻步骤在源极/漏极区域的阱中产生非常均匀的介质层。首先，使用介质例如HDP氧化物(126)过填充源极/漏极。然后平坦化新介质层填充以与栅极的顶表面齐平。使用一个或多个填充和蚀刻步骤(例如，各向异性蚀刻步骤)，将介质回蚀刻到源极/漏极区域的表面。平坦化之后，蚀刻氧化物的一部分以形成可以再生长源极/漏极区域的比沟道区域更浅的区域。
去除邻近沟道的表面的介质层(124)，然后通过使用导电材料填充腔形成源极/漏极区域(102)(504)。源极和漏极的形成方法包括横向外延再生长，其中硅从小量的暴露的沟道柱生长出。横向外延再生长允许在p沟道FET(PFET)中的SiGe生长。用于源极/漏极形成的另一方法是多晶硅或金属的淀积。通过包括例如化学气相淀积(CVD)、等离子体辅助CVD、蒸发或化学溶液淀积的常规淀积方法进行多晶硅的淀积。然后注意栅极与源极/漏极区域之间对准，通过常规方法形成栅极叠层(100)(506)。在处理的末尾增加轻掺杂漏极(136)和硅化物层(128)并进行常规后段制程(BEOL)处理。
在本方法的另一实施例中，如图13-17中所示，SOI起始晶片包括在深掩埋氧化物层(108)之上并在背栅极氧化物层(300)之下的背栅极层(302)。图13示出了起始结构。起始晶片具有用于部分耗尽的背选通FET的合适的硅厚度。通过晶片接合工艺形成背栅极层。图14示出了在该实施例中栅极叠层(100)的形成。如在图15中所示，源极/漏极的蚀刻步骤(500)通过背栅极氧化物层并通过背栅极，向下到深掩埋氧化物层并停止在深掩埋氧化物层处。如上所述进行介质填充步骤和硅填充步骤，图16和17。增加轻掺杂的漏极(136)和硅化物层并进行常规后段制程(BEOL)处理。
具体实施例的上述描述将全面地揭示本发明的总的本质，以至于其它人可以通过应用现有知识，轻易地修改具体的实施例和/或使其适应于各种应用而不背离总的构思，因此，这样的适应和修改应该并旨在被理解为在公开的实施例的等价物的意义和范围内。应该理解这里采用的措辞和术语是为了描述的目的而不是限制。因此，当以优选的实施例描述本发明的实施例时，本领域的技术人员将认识到可以使用在所附权利要求的精神和范围内的修改实践本发明的实施例。
Claims (20)
1.一种绝缘体上硅(SOI)场效应晶体管(FET)包括：
衬底，具有顶表面；
栅极，在所述衬底的所述顶表面之上；
沟道区域，在所述栅极之下的所述衬底中；以及
源极和漏极区域，在所述衬底中在所述沟道的对侧上，
其中当与所述源极和漏极区域相比时，所述沟道区域延伸从所述顶表面到所述衬底中的更远的距离。
2.根据权利要求1的结构，其中所述沟道区域的一部分是部分耗尽的。
3.根据权利要求1的结构，其中所述沟道区域是完全耗尽的。
4.根据权利要求1的结构，其中所述沟道区域包括在所述沟道的对侧上的晕圈注入，并且其中当与所述源极和漏极区域相比时，所述晕圈注入延伸从所述顶表面到所述衬底中的更远的距离。
5.根据权利要求1的结构，其中所述FET包括位于所述沟道区域之下并比所述沟道区域位于从所述顶表面到所述衬底中的更远的距离的背栅极。
6.根据权利要求5的结构，其中所述背栅极位于所述衬底中以便所述衬底在所述背栅极的至少两侧上围绕所述背栅极。
7.一种绝缘体上硅(SOI)场效应晶体管(FET)包括：
衬底，具有顶表面；
栅极，在所述衬底的所述顶表面之上；
沟道区域，在所述栅极之下的所述衬底中；
源极和漏极区域，在所述衬底中在所述沟道的对侧上，以及
晕圈注入，在所述沟道的对侧上，
其中当与所述源极和漏极区域相比时，所述沟道区域延伸从所述顶表面到所述衬底中的更远的距离，并且其中当与所述源极和漏极区域相比时，所述晕圈注入延伸从所述顶表面到所述衬底中的更远的距离。
8.根据权利要求7的结构，其中所述沟道区域的一部分是部分耗尽的。
9.根据权利要求7的结构，其中所述沟道区域是完全耗尽的。
10.根据权利要求7的结构，其中所述FET包括位于所述沟道区域之下并比所述沟道区域位于从所述顶表面到所述衬底中的更远距离的背栅极。
11.根据权利要求10的结构，其中所述背栅极位于所述衬底中以便所述衬底在所述背栅极的至少两侧上围绕所述背栅极。
12.一种制造绝缘体上硅(SOI)场效应晶体管(FET)的方法，包括以下步骤：
提供SOI晶片；
进行沟槽隔离以形成阱区域；
在所述阱的对端上进行各向异性蚀刻以产生邻近沟道区域的对侧的从衬底的顶表面延伸到所述衬底中的腔；
使用所述衬底填充所述腔的一部分；以及
使用导电材料填充所述腔的未填充的部分以产生源极和漏极区域，
其中当与所述源极和漏极区域相比时，所述沟道区域延伸从所述顶表面到所述衬底中的更远的距离。
13.根据权利要求12的方法，还包括形成在所述沟道的对侧上的晕圈注入，当与所述源极和漏极区域相比时，所述晕圈注入延伸从所述顶表面到所述衬底中的更远的距离。
14.根据权利要求12的方法，其中所述SOI晶片包括在所述衬底的两层之间的背栅极层。
15.根据权利要求14的方法，其中所述各向异性蚀刻从所述衬底的所述顶表面向下蚀刻通过所述背栅极层以形成位于所述沟道区域之下的背栅极，并且所述衬底在所述背栅极的至少两侧上围绕所述背栅极。
16.一种制造绝缘体上硅(SOI)场效应晶体管(FET)的自对准方法包括：
在衬底上形成栅极叠层；
进行浅沟槽隔离以在所述衬底中形成阱区域；
在所述阱的对端上进行各向异性蚀刻以产生邻近沟道区域的对侧的从所述衬底的顶表面延伸到所述衬底中的腔；
填充所述腔的一部分；以及
使用导电材料填充所述腔的未填充的部分以产生源极和漏极区域，
其中当与所述源极和漏极区域相比时，所述沟道区域延伸从所述顶表面到所述衬底中的更远的距离。
17.根据权利要求16的方法，其中所述沟道区域包括与所述栅极叠层基本一致的边缘。
18.根据权利要求16的方法，还包括形成在所述沟道的对侧上的晕圈注入，当与所述源极和漏极区域相比时，所述晕圈注入延伸从所述顶表面到所述衬底中的更远的距离。
19.根据权利要求16的方法，其中所述SOI晶片包括在所述衬底的两层之间的背栅极层。
20.根据权利要求19的方法，其中所述各向异性蚀刻从所述衬底的所述顶表面向下蚀刻通过所述背栅极层以形成位于所述沟道区域之下的背栅极，并且所述衬底在所述背栅极的至少两侧上围绕所述背栅极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |