CN103219240B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底中形成深度掩埋的p型离子层；在所述半导体衬底上形成用于形成浅沟槽隔离结构的沟槽；使用隔离材料填充所述沟槽；对所述半导体衬底执行第一离子注入步骤，以于所述半导体衬底中形成多个n型阱区；对所述沟槽执行第二离子注入步骤，以于所述沟槽的底部形成p型阱区；所述p型阱区位于所述多个n型阱区之间。根据本发明，通过在半导体制造工艺的初始步骤中的半导体衬底0.5‑1.5um处中形成1E16‑1E18/cm³的掺杂浓度峰值，能够有效稳定地提高阱与阱之间的电绝缘性能。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体制造的初始步骤中在半导体衬底中形成深度掩埋的p型离子层来提高阱与阱之间的电绝缘的方法。

背景技术

在半导体制造工艺中，浅沟槽隔离结构(STI)形成于半导体衬底中的有源区之间，所述有源区中形成有晶体管、存储单元等电学器件。通常所述半导体衬底是经过轻度p型掺杂的，在所述半导体衬底的顶部通常形成有阱区。上述晶体管等电学器件就形成在所述阱区中或阱区上，上述晶体管的源漏区通常采用的是与所述阱区相反的掺杂类型的杂质掺杂的。在这些器件的工作过程中，阱与阱之间良好的电绝缘对于保证形成于所述阱中的这些晶体管器件的正常工作是非常重要的。如果阱与阱之间的电绝缘不足的话，相邻阱之间的耗尽区可能会跨过所述浅沟槽隔离区而彼此融合，导致所述相邻阱之间不希望看到的穿通(punch-through)或漏电流现象的出现。

现有技术中通常采用在n阱之间掺杂p型掺杂离子的方法来提高阱与阱之间的电绝缘。如图1A-1E所示其是现有技术中目前所使用的在n阱之间掺杂p型掺杂离子来提高阱与阱之间的电绝缘的方法，首先，如图1A所示，在半导体衬底100中的有源区102和103之间形成浅沟槽隔离结构101；接着如图1B所示，在所述浅沟槽隔离101上形成图案化了的光刻胶层105，之后对所述半导体衬底进行n型离子掺杂，例如磷，以于所述有源区中形成n阱106和107；接着如图1C所示，去除所述光刻胶层105，然后在所述半导体衬底上形成图案化了的光刻胶层108，以露出所述浅沟槽隔离101；接着如图1D所示，对所述半导体衬底进行p型离子掺杂，例如硼，以于所述浅沟槽隔离结构的底部形成p阱109；接着如图1E所示，去除所述光刻胶层108，并对所述半导体衬底进行退火，以活化所述掺杂的离子。

上述现有技术中，所述p型掺杂和n型掺杂都是在所述浅沟槽隔离结构形成之后进行的，因此在进行p型离子掺杂(通常为硼离子)的时候就需要较高的掺杂能量来使所述掺杂离子在所述半导体衬底中达到预定的深度，由于在p型离子掺杂的时候会消耗作为掩膜的光刻胶层，因此这就要求所述光刻胶层要具有非常大的厚度，而光刻胶层的厚度增加会导致光刻过程的不稳定。

因此，需要提出一种方法，以能够有效、稳定地提高阱与阱之间的电绝缘性能。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底中形成深度掩埋的p型离子层；在所述半导体衬底上形成用于形成浅沟槽隔离结构的沟槽；使用隔离材料填充所述沟槽；对所述半导体衬底执行第一离子注入步骤，以于所述半导体衬底中形成多个n型阱区；对所述沟槽执行第二离子注入步骤，以于所述沟槽的底部形成p型阱区；所述p型阱区位于所述多个n型阱区之间。

进一步地，在半导体衬底中形成深度掩埋的p型离子层的方法为离子注入方法。

进一步地，在半导体衬底中形成深度掩埋的p型离子层的方法为原位掺杂的外延层生长方法。

进一步地，通过所述在半导体衬底中形成深度掩埋的p型离子层的步骤在半导体衬底的0.5-1.5um的深度处中形成1E16-1E18/cm³的掺杂浓度峰值。

进一步地，其特征在于，还包括对所述半导体衬底进行退火的步骤，以活化注入到所述p型阱区和所述n型阱区中的离子。

进一步地，形成所述沟槽的步骤包括在所述半导体衬底上形成硬掩膜层的步骤，图案化所述硬掩膜层的步骤，以所述图案化了的硬掩膜层为掩膜蚀刻所述半导体衬底的步骤。

进一步地，所述硬掩膜层包括自下而上的氧化物层和氮化物层。

进一步地，所述氧化物层为氧化硅，所述氮化物层为氮化硅。

进一步地，对所述沟槽执行隔离物填充步骤之前，还包括对所述沟槽的底部和侧壁进行氧化以形成侧壁氧化物的步骤。

进一步地，对所述沟槽执行第一离子注入步骤包括在半导体衬底上形成光刻胶层的步骤，以及图案化所述光刻胶层以暴露除所述浅沟槽隔离结构之外的其它部分的步骤。

进一步地，对所述半导体衬底执行第二离子注入步骤包括在半导体衬底上形成光刻胶层的步骤，以及图案化所述光刻胶层以暴露出所述沟槽中的隔离物的步骤。

根据本发明，通过在半导体制造工艺的初始步骤中的半导体衬底0.5-1.5um处中形成1E16-1E18/cm³的掺杂浓度峰值，能够有效、稳定地提高阱与阱之间的电绝缘性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1E为现有技术中在n阱之间掺杂p型掺杂离子的方法；

图2为本发明提出的在半导体制造工艺的初始步骤中所形成的p型离子浓度-深度函数曲线；

图3A-3G为本发明提出的在半导体衬底中形成深度掩埋的p型离子层来提高阱与阱之间的电绝缘的方法；

图4为本发明提出的在半导体衬底中形成深度掩埋的p型离子层来提高阱与阱之间的电绝缘的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成浅沟槽隔离的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

本发明提出的提高阱与阱之间的电绝缘的方法是在半导体制造工艺的初始步骤中，在半导体衬底的0.5-1.5um深度处形成1E16-1E18/cm³的掺杂浓度峰值，形成如图2所示的p型离子浓度-深度函数曲线，图2中，横轴为半导体衬底深度值，纵轴为掺杂离子的浓度值，从而在完成了半导体制造的工艺步骤后，能够有效稳定地提高阱与阱之间的电绝缘性能。

根据本发明的一个实施例，如图3A所示，可以通过离子注入方法，在半导体衬底300的0.5-1.5um的深度处中形成1E16-1E18/cm³的掺杂浓度峰值。具体步骤如下：首先在半导体衬底表面生长一层掩蔽氧化层301，所述掩蔽氧化层通常采用热氧化的方法，在700摄氏度至1100摄氏度的温度下，通入O₂或H₂与O₂的混合气体，可选择地加入其他气体，如HCl或C₂H₂Cl₂，氧化时间为几分钟到几百分钟，在半导体衬底表面生长一层掩蔽氧化层301后通过离子注入的方法，向所述生长有掩蔽氧化层301的半导体衬底植入p型离子，从而在半导体衬底中形成深度掩埋的p型离子层315。所述p型离子为本领域中常用的各种p型离子，如硼离子，具体的掺杂工艺是为本领域人员所熟知的，在这里就不赘述了。

根据本发明的另一个实施例，可以通过使用p型离子原位掺杂的外延层生长方法，在半导体衬底0.5-1.5um的深度处中形成1E16-1E18/cm³的掺杂浓度峰值，具体步骤如下：在硅衬底主表面上生长硅外延层的同时进行p型离子原位掺杂，例如，利用热键方式下的纵向CVD装置、在这种反应容器内设定为与主流的温度条件1100摄氏度范围相比较低的温度，例如600-1000摄氏度和低压状态。这种状态下在反应容器内供给硅烷气体、二氯硅烷气体的硅原料气体，进行外延层的气相生长，同时进行p型离子原位掺杂，硼是常用的掺杂元素，掺杂时常用硼烷作为反应掺杂气体，从而在半导体衬底中形成深度掩埋的p型离子层315。

然后，如图3B所示，去除掩蔽氧化层301，优选地，还可以在半导体衬底上形成一薄层垫氧化物302，具体可以为氧化硅层。

接着，如图3C所示，在半导体衬底上形成浅沟槽隔离结构的沟槽303。形成所述沟槽303的步骤包括：首先在所述半导体衬底300上形成一硬掩膜层316，所述硬掩膜层316通常为氮化物层。具体实现方式为，在所述垫氧化物302上形成氮化物层，具体可为氮化硅，在所述氮化物层上形成图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述硬掩膜层316，以形成图案化的硬掩膜层316，具体的蚀刻工艺可为本领域技术人员所熟知的各种蚀刻工艺，例如干法蚀刻，在这里就不赘述了。接着利用所述硬掩膜层316作为掩膜进行隔离区蚀刻，蚀刻出用于填充隔离材料的所述沟槽303。接着进行氧化步骤以对所述沟槽的侧壁和底部进行氧化以形成侧壁氧化物层304，具体可以为二氧化硅。

接着，如图3D所示，沉积一隔离材料305于所述半导体衬底300上，以填充所述沟槽303。所述隔离材料305通常为氧化物，具体地，所述隔离材料可以为HARP(一种氧化物)或HDP(高密度等离子氧化物)。接着，采用化学机械研磨工艺(CMP)研磨所述隔离材料305，以露出所述硬掩膜层316，然后采用蚀刻工艺去除所述硬掩膜层316，从而在所述半导体衬底300上形成浅沟槽隔离结构。

接着，如图3E所示，在半导体衬底上形成一光刻胶层306，图案化所述光刻胶层以暴露出除所述浅沟槽隔离结构之外的其它部分，即有源区307和308。以所述图案化的光刻胶层306为掩膜，执行n型离子注入工序，以于所述有源区中形成n阱309和310，所述n型离子为本领域中常用的各种n型离子，如磷离子，具体的掺杂工艺是为本领域人员所熟知的，在这里就不赘述了。

接着，如图3F所示，去除所述光刻胶层306，在所述半导体衬底上形成光刻胶层311，图案化所述光刻胶层以暴露出所述沟槽。以所述图案化的光刻胶层311为掩膜，执行p型离子掺杂工序，以于所述沟槽下面的半导体衬底中形成p阱312。所述p型离子为本领域中常用的各种p型离子，如硼离子，具体的掺杂工艺是为本领域人员所熟知的，在这里就不赘述了。

接着，如图3G所示，去除所述光刻胶层311，并执行退火过程，以活化注入到所述p型阱和所述n型阱区309、310中的掺杂离子。具体地，可以采用本领域公知的各种退火工艺，如峰值退火、激光退火等来实现上述退火过程。

至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤。接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，通过在半导体制造工艺的初始步骤中的半导体衬底的0.5-1.5um深度处中形成1E16-1E18/cm³的掺杂浓度峰值，可以避免光刻胶层厚度的增加所造成的光刻稳定性下降的问题，其能够有效稳定地提高阱与阱之间的电绝缘性能。

参照图4，其中示出了本发明提出的在n阱之间掺杂p型掺杂离子来提高阱与阱之间的电绝缘的方法的流程图，用于简要示出整个制造工艺的流程。

在步骤401中，提供半导体衬底，在半导体衬底中形成深度掩埋的p型离子层；

在步骤402中，在所述半导体衬底上形成有用于形成浅沟槽隔离结构的沟槽；

在步骤403中，使用隔离材料填充所述沟槽；

在步骤404中，对所述半导体衬底执行第一离子注入步骤，以于所述半导体衬底中形成多个n型阱区；

在步骤405中，对所述沟槽执行第二离子注入步骤，以于所述沟槽的底部形成p型阱区；所述p型阱区位于所述多个n型阱区之间。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在半导体衬底中形成深度掩埋的p型离子层；

在所述半导体衬底上形成用于形成浅沟槽隔离结构的沟槽；

使用隔离材料填充所述沟槽；

对所述半导体衬底执行第一离子注入步骤，以于所述半导体衬底中形成多个n型阱区；

对所述沟槽执行第二离子注入步骤，以于所述沟槽的底部形成p型阱区；

所述p型阱区位于所述多个n型阱区之间；

其中，通过所述在半导体衬底中形成深度掩埋的p型离子层的步骤在半导体衬底的0.5-1.5um的深度处中形成1E16-1E18/cm³的掺杂浓度峰值；

其中，所述深度掩埋的p型离子层位于所述p型阱区下方并且与所述p型阱区部分重叠。

2.根据权利要求1所述的方法，其特征在于，在半导体衬底中形成深度掩埋的p型离子层的方法为离子注入方法。

3.根据权利要求1所述的方法，其特征在于，在半导体衬底中形成深度掩埋的p型离子层的方法为原位掺杂的外延层生长方法。

4.根据权利要求1所述的方法，其特征在于，还包括对所述半导体衬底进行退火的步骤，以活化注入到所述p型阱区和所述n型阱区中的离子。

5.根据权利要求1所述的方法，其特征在于，形成所述沟槽的步骤包括在所述半导体衬底上形成硬掩膜层的步骤，图案化所述硬掩膜层的步骤，以所述图案化了的硬掩膜层为掩膜蚀刻所述半导体衬底的步骤。

6.根据权利要求5所述的方法，其特征在于，所述硬掩膜层包括自下而上的氧化物层和氮化物层。

7.根据权利要求6所述的方法，其特征在于，所述氧化物层为氧化硅，所述氮化物层为氮化硅。

8.根据权利要求1所述的方法，其特征在于，对所述沟槽执行隔离物填充步骤之前，还包括对所述沟槽的底部和侧壁进行氧化以形成侧壁氧化物的步骤。

9.根据权利要求1所述的方法，其特征在于，对所述沟槽执行第一离子注入步骤包括在半导体衬底上形成光刻胶层的步骤，以及图案化所述光刻胶层以暴露除所述浅沟槽隔离结构之外的其它部分的步骤。

10.根据权利要求1所述的方法，其特征在于，对所述半导体衬底执行第二离子注入步骤包括在半导体衬底上形成光刻胶层的步骤，以及图案化所述光刻胶层以暴露出所述沟槽中的隔离物的步骤。