CN108538716A - 降低自掺杂效应的方法及半导体结构 - Google Patents

降低自掺杂效应的方法及半导体结构 Download PDF

Info

Publication number
CN108538716A
CN108538716A CN201710126770.4A CN201710126770A CN108538716A CN 108538716 A CN108538716 A CN 108538716A CN 201710126770 A CN201710126770 A CN 201710126770A CN 108538716 A CN108538716 A CN 108538716A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
ion implanting
buried
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710126770.4A
Other languages
English (en)
Inventor
李震远
史江北
安云玲
刘传军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710126770.4A priority Critical patent/CN108538716A/zh
Publication of CN108538716A publication Critical patent/CN108538716A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明揭示了一种降低自掺杂效应的方法及半导体结构。埋层中涉及到第一次离子注入和第二次离子注入，且所述第二次离子注入的深度小于第一次离子注入的最小深度，通过进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键，由此使得第一次离子注入的离子稳定，不容易溢出，从而不会对后续形成的外延层的晶格结构产生影响，进而外延层的质量得以保证，也就提高了半导体结构的性能。

Description

降低自掺杂效应的方法及半导体结构
技术领域
本发明涉及半导体技术领域，特别是涉及一种降低自掺杂效应的方法及半导体结构。
背景技术
较先进的半导体制程中都会用到外延技术(EPI)，半导体器件制备在外延层中可以有效的避免寄生晶体管的出现和闩锁效应。
在生长外延层的同时还会使用埋层(buried layer，BL)技术，埋层是在外延生长前进行的一次与外延层不同导电类型的离子注入，通过形成PN结阻止外延层和衬底之间的漏电。
但是，外延层的质量如果不能够得到保证，会影响后续制备的半导体器件的性能。
发明内容
本发明的目的在于提供一种降低自掺杂效应的方法及半导体结构，获得高质量的外延层，提高形成的半导体结构的性能。
为解决上述技术问题，本发明提供一种降低自掺杂效应的方法，包括：
提供衬底；
在所述衬底中进行第一次离子注入形成埋层；
在所述埋层中进行第二次离子注入，所述第二次离子注入的深度小于第一次离子注入的最小深度；
进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键；
在所述衬底上形成外延层。
可选的，对于所述的降低自掺杂效应的方法，所述第一次离子注入为采用砷离子或磷离子进行注入，所述第一次离子注入深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3。
可选的，对于所述的降低自掺杂效应的方法，所述第二次离子注入为注入碳，浓度与所述第一次离子注入的浓度一致。
可选的，对于所述的降低自掺杂效应的方法，所述快速热退火的温度范围为800℃-1100℃，持续时间10s-30s。
可选的，对于所述的降低自掺杂效应的方法，在所述衬底中进行第一次离子注入形成埋层时以一图案化的光阻层为掩膜进行离子注入，被所述图案化的光阻层覆盖的衬底为无埋层区域。
可选的，对于所述的降低自掺杂效应的方法，所述快速热处理使得在所述埋层上形成第一氧化层。
可选的，对于所述的降低自掺杂效应的方法，在所述衬底上形成外延层包括：
在所述第一氧化层上形成第一阻挡层；
去除所述图案化的光阻层；
在所述无埋层区域上形成第一外延层；
去除所述第一阻挡层和第一氧化层；
在所述第一外延层上形成第二氧化层和第二阻挡层；
在所述埋层上形成第二外延层；
在所述第二外延层上形成第三外延层；
去除所述第二阻挡层和第二氧化层；
使得第一外延层和第三外延层上表面齐平。
可选的，对于所述的降低自掺杂效应的方法，所述第二外延层具有掺杂，与所述埋层的掺杂类型相反。
可选的，对于所述的降低自掺杂效应的方法，所述第一外延层的厚度大于等于1μm。
可选的，对于所述的降低自掺杂效应的方法，所述第二外延层的厚度为100nm-200nm。
本发明还提供一种半导体结构，包括：
衬底；
位于所述衬底中的埋层，所述埋层具有第一掺杂离子和第二掺杂离子，所述第二掺杂离子的分布深度小于第一掺杂离子的最小分布深度，所述第一掺杂离子和第二掺杂离子形成共价键；
位于所述衬底上的外延层。
可选的，对于所述的半导体结构，所述第一掺杂离子为砷离子或磷离子，所述第一掺杂离子的分布深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3。
可选的，对于所述的半导体结构，所述第二掺杂离子为碳，浓度与所述第一掺杂离子的浓度一致。
可选的，对于所述的半导体结构，所述衬底中埋层之外为无埋层区域，所述外延层包括位于所述无埋层区域上的第一外延层；位于所述埋层上的第二外延层；以及位于所述第二外延层上的第三外延层；所述第一外延层和第三外延层上表面齐平。
可选的，对于所述的半导体结构，所述第二外延层具有掺杂，与所述埋层的掺杂类型相反。
可选的，对于所述的半导体结构，所述第一外延层的厚度大于等于1μm。
可选的，对于所述的半导体结构，所述第二外延层的厚度为100nm-200nm。
本发明提供的降低自掺杂效应的方法及半导体结构，埋层中涉及到第一次离子注入和第二次离子注入，且所述第二次离子注入的深度小于第一次离子注入的最小深度，之后通过进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键，由此使得第一次离子注入的离子稳定，不容易溢出，从而不会对后续形成的外延层的晶格结构产生影响，进而外延层的质量得以保证，也就提高了半导体结构的性能。
进一步的，使得位于埋层上的外延层包括第二外延层和第三外延层，且所述第二外延层具有掺杂，与所述埋层的掺杂类型相反，从而实现双重保障，即使有少量的第一次离子注入的离子溢出，也会被中和，不会对外延层的晶格结构产生影响。
附图说明
图1为一种半导体结构的示意图；
图2为自掺杂效应的示意图；
图3为本发明一实施例中降低自掺杂效应的方法的流程图；
图4为本发明一实施例中进行第一次离子注入的示意图；
图5为本发明一实施例中进行第二次离子注入的示意图；
图6为本发明一实施例中离子注入分布深度的示意图；
图7为本发明一实施例中进行快速热处理的示意图；
图8为本发明一实施例中形成第一外延层的示意图；
图9为本发明一实施例中在第一外延层上形成阻挡层的示意图；
图10为本发明一实施例中形成第二外延层的示意图；
图11为本发明一实施例中形成第三外延层的示意图。
具体实施方式
下面将结合示意图对本发明的降低自掺杂效应的方法及种半导体结构进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1-图3，示出了一种半导体结构。包括：衬底1，衬底1中形成有埋层(BL)2，在衬底1(埋层2)上形成有外延层3，半导体器件4(例如晶体管)制备在外延层4中。埋层2可以阻止外延层3和衬底1之间的漏电。
以P型外延层为例，通常会采用锑(121Sb/123Sb)注入来做埋层2，但随着新技术的演进，会采用砷(75As)注入甚至磷(31P)注入来做埋层2。但这些原子量较小的掺杂离子会产生明显的自掺杂效应(Auto-doping Effect)。如图2所示，埋层2中的载流子5(即注入的掺杂离子)在外延生长过程中会溢出到反应腔中，再随外延生长的反应气体一起沉积回晶圆，在外延层3中形成浓度较高的掺杂，影响电性和外延层的晶格质量。
基于此，发明人经过大量实验分析后，提出一种降低自掺杂效应的方法，能够有效抑制掺杂离子的溢出，提高外延层的质量。
一种降低自掺杂效应的方法，包括：
步骤S11，提供衬底；
步骤S12，在所述衬底中进行第一次离子注入形成埋层；
步骤S13，在所述埋层中进行第二次离子注入，所述第二次离子注入的深度小于第一次离子注入的最小深度；
步骤S14，进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键；
步骤S15，在所述衬底上形成外延层。
下面结合图3-图11进行详细说明，其中图3为本发明一实施例中降低自掺杂效应的方法的流程图；图4-图11为本发明一实施例中降低自掺杂效应的方法中半导体结构的不同过程示意图。
如图4所示，对于步骤S11，提供衬底。所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，衬底10选用单晶硅材料构成。此外，对于PMOS而言，所述衬底10中还可以形成有N阱(图中未示出)。
请继续参考图4，对于步骤S12，在所述衬底10中进行第一次离子注入形成埋层12。具体的，可以先进行一次光刻工艺，形成图案化的光阻层(即光刻胶层)11，所述图案化的光阻层11的开口暴露出的衬底10将用于形成埋层12，被所述图案化的光阻层11覆盖的衬底10为无埋层区域。
以所述图案化的光阻层11为掩膜进行第一次离子注入。例如，所述第一次离子注入为采用砷离子或磷离子进行注入，所述第一次离子注入深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3。由图4可见，第一次离子注入的第一掺杂离子121分布在埋层12中，可以防止衬底10和之后形成在埋层12上的外延层之间的漏电。
请参考图5，对于步骤S13，在所述埋层12中进行第二次离子注入，所述第二次离子注入的深度小于第一次离子注入的最小深度。可以理解的是，此时图案化的光阻层11依然存在，以所述图案化的光阻层11为掩膜进行第二次离子注入。所述第二次离子注入为注入碳，具体为12C(碳12)，浓度与所述第一次离子注入的浓度一致。如图5中，示出了第二次离子注入的第二掺杂离子122分布在埋层12的上方，其在后续加工后，能够使得第一掺杂离子121稳定，不易溢出。
请参考图6，可以理解的是，第一次离子注入时，埋层12中离子注入深度有着波动，例如最深为距离衬底表面高度为H1，最浅为H2，这里需要使得第二次离子注入的深度最大不能够超过H2，以免对埋层12产生影响。
请参考图7，对于步骤S14，进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键。在一个实施例中，所述快速热退火的温度范围为800℃-1100℃，持续时间10s-30s。所述快速热处理的目的是：1)激活埋层12第一掺杂离子121(也即是载流子)；2)使得所述第一掺杂离子121和第二掺杂离子122(即12C)之间形成共价键，由此使得所述第一掺杂离子121稳定，不易溢出；3)可在埋层12表面形成一层第一氧化层13，覆盖表面以助于后续步骤，并且能够修复离子注入产生的表面缺陷。
对于步骤S15，在所述衬底10上形成外延层。具体的，首先请参考图8，在所述第一氧化层13上形成第一阻挡层14。所述第一阻挡层14例如可以是氮化硅，或者由TEOS(正硅酸乙酯)形成的氧化硅等。接着去除图案化的光刻胶，例如是灰化处理和清洗，暴露出无埋层区域。然后在衬底10的无埋层区域上进行外延工艺，形成第一外延层15。在一个实施例中，所述第一外延层15的厚度大于等于1μm，当然，依据实际工艺需求，所述第一外延层15的厚度也可以小于1μm，例如900nm等，由于外延层(包括第一外延层15)是用作制备半导体器件，因此，第一外延层15的厚度一般是处在微米级别。
然后请参考图9，去除所述埋层12上的第一阻挡层和第一氧化层；可以是通过湿法刻蚀去除。然后在所述第一外延层15上形成第二氧化层16和第二阻挡层17。所述第二阻挡层17例如可以是氮化硅，所述第二氧化层16可以减小第二阻挡层17的应力，保护第一外延层15。所述第二氧化层16和第二阻挡层17共同保护着第一外延层15，防止后续步骤对第一外延层15产生影响。
之后，请参考图10，在所述埋层12上形成第二外延层18。在一个实施例中，所述第二外延层18具有掺杂，与所述埋层12的掺杂类型相反。这样，即使有少量的第一掺杂离子121溢出，也会被中和，不会对最终外延层的晶格结构产生影响，从而实现双重保障。所述第二外延层18较薄，例如，所述第二外延层18的厚度为100nm-200nm。
之后，请参考图11，在所述第二外延层18上形成第三外延层19。所述第三外延层19与所述第一外延层15可以采用相同工艺形成。并且本次外延生长可以以第一外延层15为基准，使得第三外延层19的上表面与第一外延层15的上表面基本一致。
接下来，去除所述第二阻挡层和第二氧化层；并通过平坦化工艺，例如化学机械研磨(CMP)，使得第一外延层15和第三外延层19上表面齐平。
由此，本发明的降低自掺杂效应的方法完成，请继续参考图11，可以获得一种半导体结构，包括：
衬底10；所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，衬底10选用单晶硅材料构成。
位于所述衬底10中的埋层12，所述埋层12具有第一掺杂离子121和第二掺杂离子122，所述第二掺杂离子122的分布深度小于第一掺杂离子121的最小分布深度，所述第一掺杂离子121和第二掺杂离子122形成共价键；所述第一掺杂离子121为砷离子或磷离子，所述第一掺杂离子121的分布深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3，所述第二掺杂离子122为碳，浓度与所述第一掺杂离子121的浓度一致。
位于所述衬底10上的外延层；所述衬底10中埋层12之外为无埋层区域，所述外延层包括位于所述无埋层区域上的第一外延层15；位于所述埋层12上的第二外延层18；以及位于所述第二外延层18上的第三外延层19；所述第一外延层15和第三外延层19上表面齐平。所述第一外延层的厚度大于等于1μm，所述第二外延层的厚度为100nm-200nm。所述第二外延层18具有掺杂，与所述埋层12的掺杂类型相反。
综上所述，本发明提供的降低自掺杂效应的方法及半导体结构，埋层中涉及到第一次离子注入和第二次离子注入，且所述第二次离子注入的深度小于第一次离子注入的最小深度，之后通过进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键，由此使得第一次离子注入的离子稳定，不容易溢出，从而不会对后续形成的外延层的晶格结构产生影响，进而外延层的质量得以保证，也就提高了半导体结构的性能。
进一步的，使得位于埋层上的外延层包括第二外延层和第三外延层，且所述第二外延层具有掺杂，与所述埋层的掺杂类型相反，从而实现双重保障，即使有少量的第一次离子注入的离子溢出，也会被中和，不会对外延层的晶格结构产生影响。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种降低自掺杂效应的方法，包括：
提供衬底；
在所述衬底中进行第一次离子注入形成埋层；
在所述埋层中进行第二次离子注入，所述第二次离子注入的深度小于第一次离子注入的最小深度；
进行快速热处理，使得第一次离子注入的离子和第二次离子注入的离子形成共价键；
在所述衬底上形成外延层。
2.如权利要求1所述的降低自掺杂效应的方法，其特征在于，所述第一次离子注入为采用砷离子或磷离子进行注入，所述第一次离子注入深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3。
3.如权利要求2所述的降低自掺杂效应的方法，其特征在于，所述第二次离子注入为注入碳，浓度与所述第一次离子注入的浓度一致。
4.如权利要求1所述的降低自掺杂效应的方法，其特征在于，所述快速热退火的温度范围为800℃-1100℃，持续时间10s-30s。
5.如权利要求1所述的降低自掺杂效应的方法，其特征在于，在所述衬底中进行第一次离子注入形成埋层时以一图案化的光阻层为掩膜进行离子注入，被所述图案化的光阻层覆盖的衬底为无埋层区域。
6.如权利要求5所述的降低自掺杂效应的方法，其特征在于，所述快速热处理使得在所述埋层上形成第一氧化层。
7.如权利要求6所述的降低自掺杂效应的方法，其特征在于，在所述衬底上形成外延层包括：
在所述第一氧化层上形成第一阻挡层；
去除所述图案化的光阻层；
在所述无埋层区域上形成第一外延层；
去除所述第一阻挡层和第一氧化层；
在所述第一外延层上形成第二氧化层和第二阻挡层；
在所述埋层上形成第二外延层；
在所述第二外延层上形成第三外延层；
去除所述第二阻挡层和第二氧化层；
使得第一外延层和第三外延层上表面齐平。
8.如权利要求7所述的降低自掺杂效应的方法，其特征在于，所述第二外延层具有掺杂，与所述埋层的掺杂类型相反。
9.如权利要求7所述的降低自掺杂效应的方法，其特征在于，所述第一外延层的厚度大于等于1μm。
10.如权利要求9所述的降低自掺杂效应的方法，其特征在于，所述第二外延层的厚度为100nm-200nm。
11.一种半导体结构，包括：
衬底；
位于所述衬底中的埋层，所述埋层具有第一掺杂离子和第二掺杂离子，所述第二掺杂离子的分布深度小于第一掺杂离子的最小分布深度，所述第一掺杂离子和第二掺杂离子形成共价键；
位于所述衬底上的外延层。
12.如权利要求11所述的半导体结构，其特征在于，所述第一掺杂离子为砷离子或磷离子，所述第一掺杂离子的分布深度为100nm-250nm，浓度为0.8×1021/cm3～1.2×1021/cm3。
13.如权利要求12所述的半导体结构，其特征在于，所述第二掺杂离子为碳，浓度与所述第一掺杂离子的浓度一致。
14.如权利要求11所述的半导体结构，其特征在于，所述衬底中埋层之外为无埋层区域，所述外延层包括位于所述无埋层区域上的第一外延层；位于所述埋层上的第二外延层；以及位于所述第二外延层上的第三外延层；所述第一外延层和第三外延层上表面齐平。
15.如权利要求14所述的半导体结构，其特征在于，所述第二外延层具有掺杂，与所述埋层的掺杂类型相反。
16.如权利要求14所述的半导体结构，其特征在于，所述第一外延层的厚度大于等于1μm。
17.如权利要求16所述的半导体结构，其特征在于，所述第二外延层的厚度为100nm-200nm。
CN201710126770.4A 2017-03-06 2017-03-06 降低自掺杂效应的方法及半导体结构 Pending CN108538716A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710126770.4A CN108538716A (zh) 2017-03-06 2017-03-06 降低自掺杂效应的方法及半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710126770.4A CN108538716A (zh) 2017-03-06 2017-03-06 降低自掺杂效应的方法及半导体结构

Publications (1)

Publication Number Publication Date
CN108538716A true CN108538716A (zh) 2018-09-14

Family

ID=63489415

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710126770.4A Pending CN108538716A (zh) 2017-03-06 2017-03-06 降低自掺杂效应的方法及半导体结构

Country Status (1)

Country Link
CN (1) CN108538716A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341651A (zh) * 2020-03-11 2020-06-26 四川美阔电子科技有限公司 晶体管外延层制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030082882A1 (en) * 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
CN101246837A (zh) * 2007-02-13 2008-08-20 中芯国际集成电路制造(上海)有限公司 半导体隔离结构及其形成方法
CN102376548A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 降低外延工艺中自掺杂与外扩散的方法
CN102569645A (zh) * 2010-12-17 2012-07-11 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
CN103943471A (zh) * 2014-05-06 2014-07-23 上海先进半导体制造股份有限公司 外延层形成方法及半导体结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030082882A1 (en) * 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
CN101246837A (zh) * 2007-02-13 2008-08-20 中芯国际集成电路制造(上海)有限公司 半导体隔离结构及其形成方法
CN102376548A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 降低外延工艺中自掺杂与外扩散的方法
CN102569645A (zh) * 2010-12-17 2012-07-11 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
CN103943471A (zh) * 2014-05-06 2014-07-23 上海先进半导体制造股份有限公司 外延层形成方法及半导体结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341651A (zh) * 2020-03-11 2020-06-26 四川美阔电子科技有限公司 晶体管外延层制作方法

Similar Documents

Publication Publication Date Title
CN105720098B (zh) Nldmos及其制作方法
EP1864321A1 (en) Method of manufacturing a semiconductor device having a buried doped region
JP3199452B2 (ja) Ｐｎｐ装置用ｐ埋め込み層の製造方法
US9525061B2 (en) Semiconductor device including an n-well structure
US9583587B2 (en) Method for manufacturing injection-enhanced insulated-gate bipolar transistor
US9673273B2 (en) High breakdown n-type buried layer
US10043867B2 (en) Latchup reduction by grown orthogonal substrates
WO2011066800A1 (en) Bipolar transistor and method for manufacturing the same
US20120018811A1 (en) Forming bipolar transistor through fast epi-growth on polysilicon
CN108538716A (zh) 降低自掺杂效应的方法及半导体结构
US11955481B2 (en) Device comprising a PNP bipolar transistor and NPN bipolar transistor for radiofrequency applications
US10522663B2 (en) Integrated JFET structure with implanted backgate
CN108231886B (zh) 制造半导体器件的方法以及半导体器件
TWI224834B (en) Improved semiconductor trench MOS devices
US10937869B2 (en) Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
CN103633008A (zh) 浅沟槽隔离制造方法
TWI686900B (zh) 半導體元件結構以及在基板中形成半導體插塞的方法
CN103219240B (zh) 一种半导体器件的制造方法
US20220285564A1 (en) Buried Zener Design
US6284608B1 (en) Method for making accumulation mode N-channel SOI
KR101289121B1 (ko) 반도체 소자 및 이의 제조방법
JP2016100566A (ja) Ｓｏｉウエハの製造方法及びｓｏｉウエハ
US20130196491A1 (en) Method of preventing dopant from diffusing into atmosphere in a bicmos process
US20060088988A1 (en) Method for forming silicon-germanium in the upper portion of a silicon substrate
JP2012191235A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180914