JP2012191235A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上へのVFETと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】P型シリコン基板2上には、酸化シリコンからなるボックス層3、N+型横方向導電層4およびN−型表面層5が積層されている。ボックス層3上には、N−型表面層5の表面からボックス層3に至る深さを有する、平面視環状のディープトレンチ6が形成されている。ディープトレンチ6およびボックス層3に取り囲まれるトランジスタ形成領域8は、その周囲から分離されている。このトランジスタ形成領域8において、N−型表面層5の表層部には、ソース領域14およびドレイン領域16が形成されている。またディープトレンチ6の側面に沿って、ドレイン領域16とN+型横方向導電層4とに接続されたN+型縦方向導電層17が形成されている。
【選択図】図1
【解決手段】P型シリコン基板2上には、酸化シリコンからなるボックス層3、N+型横方向導電層4およびN−型表面層5が積層されている。ボックス層3上には、N−型表面層5の表面からボックス層3に至る深さを有する、平面視環状のディープトレンチ6が形成されている。ディープトレンチ6およびボックス層3に取り囲まれるトランジスタ形成領域8は、その周囲から分離されている。このトランジスタ形成領域8において、N−型表面層5の表層部には、ソース領域14およびドレイン領域16が形成されている。またディープトレンチ6の側面に沿って、ドレイン領域16とN+型横方向導電層4とに接続されたN+型縦方向導電層17が形成されている。
【選択図】図1
Description
本発明は、VFET(Vertical Field Effect Transistor)を備える半導体装置に関する。
従来から、VFETの一種として、VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)が知られている。たとえば、パワーMOSFETでは、トレンチゲート構造を採用したVDMOSFETが主流になりつつある。
図3は、トレンチゲート構造が採用されたVDMOSFETを有する半導体装置の模式的な断面図である。
図3は、トレンチゲート構造が採用されたVDMOSFETを有する半導体装置の模式的な断面図である。
このVDMOSFETは、N+型基板101を備えている。N+型基板101上には、N−型エピタキシャル層102が積層されている。N−型エピタキシャル層102の表層部には、P型領域103が形成されている。また、N−型エピタキシャル層102の表面には、LOCOS104がP型領域103の周縁に沿って形成されている。LOCOS104に囲まれる領域において、P型領域103の表層部には、N+型のソース領域105が形成されている。P型領域103およびソース領域105には、トレンチ106がそれらを貫通して形成されている。トレンチ106の内面は、ゲート酸化膜107で覆われている。そして、そのゲート酸化膜107の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ106内に、ポリシリコンゲート108が形成されている。また、ソース領域105には、P+型のソースコンタクト領域109がソース領域105を貫通して形成されている。
N−型エピタキシャル層102上には、層間絶縁膜110が積層されている。この層間絶縁膜110上には、ゲート電極111およびソース電極112が形成されている。ゲート電極111およびソース電極112は、層間絶縁膜110に形成されたコンタクト孔を介して、それぞれポリシリコンゲート108およびソースコンタクト領域109に接続されている。
一方、N+型基板101の裏面(N−型エピタキシャル層102が形成されている側と反対側の面)には、ドレイン電極113が形成されている。
このような構造のVDMOSFETでは、ドレイン電極からソース電極112に向けて、N+型基板101の表面に直交する方向(縦方向)に電流が流れる。そのため、LDMOSFET(Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor)と比較して、素子面積を大幅に縮小することができる。
このような構造のVDMOSFETでは、ドレイン電極からソース電極112に向けて、N+型基板101の表面に直交する方向(縦方向)に電流が流れる。そのため、LDMOSFET(Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor)と比較して、素子面積を大幅に縮小することができる。
しかしながら、N+型基板101の裏面にドレイン電極を配置する構成では、N+型基板101の全体に高電圧が印加されるため、N+型基板101上でVDMOSFETが形成されている領域を他の領域から分離(素子分離)することが難しい。そのため、図3に示すVDMOSFETと他の種類の素子とをN+基板101上に混載することは困難である。
そこで、同一基板上への他の種類の素子との混載が可能なVDMOSFETとして、アップドレイン型のVDMOSFETが提案されている。
アップドレイン型のVDMOSFETを有する半導体装置では、図4に示すように、N+型基板121上に、酸化シリコンからなるボックス層122が積層されている。ボックス層122は、部分的に除去されており、そのボックス層122の除去された領域は、トランジスタ形成領域となっている。ボックス層122上およびボックス層122から露出するN+型基板121上には、N−型エピタキシャル層123が積層されている。
アップドレイン型のVDMOSFETを有する半導体装置では、図4に示すように、N+型基板121上に、酸化シリコンからなるボックス層122が積層されている。ボックス層122は、部分的に除去されており、そのボックス層122の除去された領域は、トランジスタ形成領域となっている。ボックス層122上およびボックス層122から露出するN+型基板121上には、N−型エピタキシャル層123が積層されている。
N−型エピタキシャル層123には、その表面からボックス層122に至る深さのディープトレンチ124がトランジスタ形成領域を取り囲んで形成されている。ディープトレンチ124内は、ポリシリコンで埋め尽くされている。このポリシリコンで埋め尽くされたディープトレンチ124によって、トランジスタ形成領域に形成されるVDMOSFETが素子分離されている。
トランジスタ形成領域において、N−型エピタキシャル層123の表層部には、P型領域125が形成されている。P型領域125の表層部には、N+型のソース領域127が形成されている。P型領域125およびソース領域127には、トレンチ128がそれらを貫通して形成されている。トレンチ128の内面は、ゲート酸化膜129で覆われている。そして、そのゲート酸化膜129の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ128内に、ポリシリコンゲート130が形成されている。また、ソース領域127には、P+型のソースコンタクト領域131がソース領域127を貫通して形成されている。
N−型エピタキシャル層123上には、層間絶縁膜133が積層されている。この層間絶縁膜133上には、ゲート電極134、ソース電極135およびドレイン電極136が形成されている。ゲート電極134、ソース電極135およびドレイン電極136は、層間絶縁膜133に形成されたコンタクト孔を介して、それぞれポリシリコンゲート130、ソースコンタクト領域131およびN−型エピタキシャル層123に接続されている。
ソース電極135に向かう縦方向の電流経路を確保するため、トランジスタ形成領域において、ボックス層122が除去されることにより、N+型基板121とN−型エピタキシャル層123とが導通されている。
ところが、トランジスタ形成領域からボックス層122が除去されているので、エピタキシャル成長法によりN−型エピタキシャル層123を形成すると、トランジスタ形成領域におけるN−型エピタキシャル層123の表面とトランジスタ形成領域外におけるN−型エピタキシャル層123の表面との間に、ボックス層122の厚さ分の段差が生じてしまう。VDMOSFETの高耐圧化のためには、ボックス層122の厚さを大きくする必要があるが、ボックス層122の厚さを大きくすると、N−型エピタキシャル層123の表面に生じる段差が大きくなり、N−型エピタキシャル層123上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題が生じる。
ところが、トランジスタ形成領域からボックス層122が除去されているので、エピタキシャル成長法によりN−型エピタキシャル層123を形成すると、トランジスタ形成領域におけるN−型エピタキシャル層123の表面とトランジスタ形成領域外におけるN−型エピタキシャル層123の表面との間に、ボックス層122の厚さ分の段差が生じてしまう。VDMOSFETの高耐圧化のためには、ボックス層122の厚さを大きくする必要があるが、ボックス層122の厚さを大きくすると、N−型エピタキシャル層123の表面に生じる段差が大きくなり、N−型エピタキシャル層123上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題が生じる。
そこで、本発明の目的は、半導体基板上へのVFETと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供することである。
前記の目的を達成するための請求項1記載の発明は、半導体基板と、前記半導体基板上に積層された絶縁層と、前記絶縁層上に積層された半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチに取り囲まれるトランジスタ形成領域において、前記半導体層の表層部に形成されたソース領域と、前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域と、前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路とを含み、前記電流経路は、前記ドレイン領域に接続されたドレイン接続端部を有しており、前記ドレイン接続端部は前記分離領域と離れている、半導体装置である。
この構成によれば、ディープトレンチは、その最深部が絶縁層に到達している。このディープトレンチにより、ディープトレンチに取り囲まれるトランジスタ形成領域は、その周囲から分離(素子分離)されている。そして、トランジスタ形成領域において、半導体層の表層部には、ソース領域およびドレイン領域が形成されている。また、トランジスタ形成領域には、ドレイン領域からの電流をソース領域に対して半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域からの電流を、ソース領域に対して縦方向に対向する位置に導き、その位置から半導体層をソース領域に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域に形成されるFETを縦型構造とすることができる。
そして、従来の構造とは異なり、トランジスタ形成領域において、半導体基板と半導体層との電気的導通を必要としないので、絶縁層を部分的に除去しなくてもよい。そのため、半導体層の表面に大きな段差を生じない。したがって、半導体層上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
また、トランジスタ形成領域が絶縁層により半導体基板から電気的に分離されているので、トランジスタ形成領域の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域に形成される縦型FET(VFET)とを半導体基板上に混載することができる。
なお、請求項2に記載のように、前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続され、前記ドレイン接続端部を有する縦方向導電層とを含んでいてもよい。
なお、請求項2に記載のように、前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続され、前記ドレイン接続端部を有する縦方向導電層とを含んでいてもよい。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置1は、P型シリコン基板2を備えている。P型シリコン基板2上には、酸化シリコンからなる絶縁層としてのボックス層3が積層されている。また、ボックス層3上には、N型不純物が高濃度(1019〜21/cm3)にドーピングされたシリコンからなるN+型横方向導電層4が積層されている。さらに、そのN+型横方向導電層4上には、N型不純物が低濃度(1015〜16/cm3)にドーピングされたシリコンからなる半導体層としてのN−型表面層5が積層されている。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置1は、P型シリコン基板2を備えている。P型シリコン基板2上には、酸化シリコンからなる絶縁層としてのボックス層3が積層されている。また、ボックス層3上には、N型不純物が高濃度(1019〜21/cm3)にドーピングされたシリコンからなるN+型横方向導電層4が積層されている。さらに、そのN+型横方向導電層4上には、N型不純物が低濃度(1015〜16/cm3)にドーピングされたシリコンからなる半導体層としてのN−型表面層5が積層されている。
N+型横方向導電層4およびN−型表面層5をそれらの積層方向(縦方向)に貫通して、平面視環状のディープトレンチ6が形成されている。すなわち、ボックス層3上には、N−型表面層5の表面からボックス層3に至る深さを有する、平面視環状のディープトレンチ6が形成されている。ディープトレンチ6内には、その内側面全域を覆うように、酸化膜7が形成されている。酸化膜7の内側は、ポリシリコンで埋め尽くされている。このディープトレンチ6によって、ディープトレンチ6に取り囲まれる領域8は、その周囲から分離(素子分離)されている。そして、その領域8は、VDMOSFETが形成されるトランジスタ形成領域とされている。
トランジスタ形成領域8において、N−型表面層5の表層部には、P型領域9がディープトレンチ6との間に間隔を隔てて形成されている。また、N−型表面層5の表面には、分離領域としてのLOCOS10がP型領域9の周縁に沿って平面視環状に形成されている。
LOCOS10に囲まれる領域の平面視中央部には、ゲートトレンチ11がP型領域9を縦方向に貫通して形成されている。このゲートトレンチ11内には、その内面全域を覆うように、ゲート酸化膜12が形成されている。そして、ゲート酸化膜12の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ11内にポリシリコンゲート13が形成されている。
LOCOS10に囲まれる領域の平面視中央部には、ゲートトレンチ11がP型領域9を縦方向に貫通して形成されている。このゲートトレンチ11内には、その内面全域を覆うように、ゲート酸化膜12が形成されている。そして、ゲート酸化膜12の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ11内にポリシリコンゲート13が形成されている。
LOCOS10とゲートトレンチ11との間には、P型領域9の表層部に、N+型のソース領域14が形成されている。このソース領域14を縦方向に貫通して、P+型のソースコンタクト領域15が形成されている。
ディープトレンチ6とLOCOS10との間には、N−型表面層5の表層部に、N+型のドレイン領域16が形成されている。
ディープトレンチ6とLOCOS10との間には、N−型表面層5の表層部に、N+型のドレイン領域16が形成されている。
また、N−型表面層5には、ディープトレンチ6の側面に沿って、N+型縦方向導電層17が形成されている。このN+型縦方向導電層17は、ディープトレンチ6の全周にわたって形成され、縦方向上端がドレイン領域16に接続され、縦方向下端がN+型横方向導電層4に接続されている。ドレイン領域16に接続されているN+型縦方向導電層17の上端部(ドレイン接続端部)は、LOCOS10と離れている。
N−型表面層5上には、層間絶縁膜18が積層されている。この層間絶縁膜18上には、ゲート電極G、ソース電極Sおよびドレイン電極Dが形成されている。ゲート電極G、ソース電極Sおよびドレイン電極Dは、層間絶縁膜18に形成されたコンタクト孔を介して、それぞれポリシリコンゲート13、ソースコンタクト領域15およびドレイン領域16に接続されている。
N−型表面層5上には、層間絶縁膜18が積層されている。この層間絶縁膜18上には、ゲート電極G、ソース電極Sおよびドレイン電極Dが形成されている。ゲート電極G、ソース電極Sおよびドレイン電極Dは、層間絶縁膜18に形成されたコンタクト孔を介して、それぞれポリシリコンゲート13、ソースコンタクト領域15およびドレイン領域16に接続されている。
以上のように、この半導体装置1では、ポリシリコンが埋め込まれたディープトレンチ6は、その最深部が酸化シリコンからなるボックス層3に到達している。このディープトレンチ6により、ディープトレンチ6に取り囲まれるトランジスタ形成領域8は、その周囲から分離(素子分離)されている。このトランジスタ形成領域8において、N−型表面層5の表層部には、ソース領域14およびドレイン領域16が形成されている。また、ボックス層3とN−型表面層5との間には、N+型横方向導電層4が形成されている。さらに、ディープトレンチ6の側面に沿って、ドレイン領域16とN+型横方向導電層4とに接続されたN+型縦方向導電層17が形成されている。そして、N+型横方向導電層4およびN+型縦方向導電層17によって、トランジスタ形成領域8には、ドレイン領域16からの電流をソース領域14に対して縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域16からの電流を、ソース領域14に対して縦方向に対向する位置に導き、その位置からN−型表面層5をソース領域14に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域8に形成されるFETを縦型構造とすることができる。
そして、従来の構造とは異なり、トランジスタ形成領域8において、P型シリコン基板2とN−型表面層5との電気的導通を必要としないので、ボックス層3を部分的に除去しなくてもよい。そのため、N−型表面層5の表面に大きな段差を生じない。したがって、N−型表面層5上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
さらに、トランジスタ形成領域8がボックス層3によりP型シリコン基板2から電気的に分離されているので、トランジスタ形成領域8の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域8に形成されるVDMOSFETとをP型シリコン基板2上に混載することができる。
また、この半導体装置1では、耐圧を自由に設定することができる。たとえば、100〜1000Vの耐圧を得るためには、N−型表面層5の厚さを10〜100umの範囲に設定すればよい。この場合、耐圧に応じて、ディープトレンチ6の幅は1〜10umの範囲内で設定され、ボックス層3の厚さは1〜10umの範囲内で設定される。
また、この半導体装置1では、耐圧を自由に設定することができる。たとえば、100〜1000Vの耐圧を得るためには、N−型表面層5の厚さを10〜100umの範囲に設定すればよい。この場合、耐圧に応じて、ディープトレンチ6の幅は1〜10umの範囲内で設定され、ボックス層3の厚さは1〜10umの範囲内で設定される。
図2A〜Lは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
まず、P型シリコン基板(ウエハ)2が用意される。一方、N型シリコン基板(ウエハ)が用意される。このN型シリコン基板の表層部には、N型不純物を高濃度に含むN+型層が形成されている。そして、酸化処理によって、N型シリコン基板の全表面(表面、裏面および側面)に酸化膜が形成される。その後、N型シリコン基板のN+型層側をP型シリコン基板2に対向させて、P型シリコン基板2とN型シリコン基板とが貼り合わされる。次いで、研削処理などによって、N型シリコン基板の表面に形成されている酸化膜の露出部分(P型シリコン基板2に接触している部分を除く部分)が除去される。その後、必要に応じて、エピタキシャル成長法によって、N型シリコン基板上にN型エピタキシャル層が形成される。これにより、図2Aに示すように、P型シリコン基板2とN型シリコン基板との間に酸化膜およびN+型層を有するSOI(Silicon On Insulator)基板が得られる。半導体装置1の製造のために、P型シリコン基板2上の酸化膜がボックス層3として利用され、N+型層がN+型横方向導電層4として利用され、N型シリコン基板(およびN型エピタキシャル層)がN−型表面層5として利用される。
まず、P型シリコン基板(ウエハ)2が用意される。一方、N型シリコン基板(ウエハ)が用意される。このN型シリコン基板の表層部には、N型不純物を高濃度に含むN+型層が形成されている。そして、酸化処理によって、N型シリコン基板の全表面(表面、裏面および側面)に酸化膜が形成される。その後、N型シリコン基板のN+型層側をP型シリコン基板2に対向させて、P型シリコン基板2とN型シリコン基板とが貼り合わされる。次いで、研削処理などによって、N型シリコン基板の表面に形成されている酸化膜の露出部分(P型シリコン基板2に接触している部分を除く部分)が除去される。その後、必要に応じて、エピタキシャル成長法によって、N型シリコン基板上にN型エピタキシャル層が形成される。これにより、図2Aに示すように、P型シリコン基板2とN型シリコン基板との間に酸化膜およびN+型層を有するSOI(Silicon On Insulator)基板が得られる。半導体装置1の製造のために、P型シリコン基板2上の酸化膜がボックス層3として利用され、N+型層がN+型横方向導電層4として利用され、N型シリコン基板(およびN型エピタキシャル層)がN−型表面層5として利用される。
次に、N−型表面層5上に、熱酸化膜、TEOS(Tetra Eth Oxy Silane)膜、シリコン窒化膜またはこれらの組合せからなる膜が形成される。そして、N−型表面層5上の膜がパターニングされることにより、図2Bに示すように、ディープトレンチ形成用ハードマスク21が形成される。そして、このディープトレンチ形成用ハードマスク21を利用して、N+型横方向導電層4およびN−型表面層5がエッチングされることにより、それらを貫通するディープトレンチ6が形成される。このとき、ボックス層3がエッチングストップ層として機能する。
その後、N−型表面層5上にディープトレンチ形成用ハードマスク21を残したまま、N−型表面層5に向けて、N型不純物(たとえば、リンまたはヒ素)のイオンのビームが照射される。図2Cに示すように、ディープトレンチ形成用ハードマスク21を適当な膜厚に形成しておくことにより、N−型表面層5の表面へのN型不純物のイオンの注入を防止しつつ、N−型表面層5のディープトレンチ6内に臨む面にN型不純物のイオンを高濃度に注入することができる。図2Cでは、N型不純物が「×」で示されている。
なお、N−型表面層5のディープトレンチ6内に臨む面にN型不純物のイオンを良好に注入するには、たとえば、SOI基板を回転させつつ、ディープトレンチ6のアスペクト比が5〜10の範囲であれば、N型不純物のイオンのビームを、そのN−型表面層5のディープトレンチ6内に臨む面に対して5.7〜11.3度の範囲の角度で照射すればよい。
イオン注入処理の後は、酸化処理によって、N−型表面層5のディープトレンチ6内に臨む面に酸化膜7が形成される。この酸化膜7の形成により、N−型表面層5のディープトレンチ6内に臨む面に注入されたイオンが活性化し、図2Dに示すように、ディープトレンチ6の側面に沿って、N+型縦方向導電層17が形成される。
つづいて、CVD(Chemical Vapor Deposition)法により、ディープトレンチ6内を埋め尽くし、さらにディープトレンチ形成用ハードマスク21上を覆うように、ポリシリコンが堆積される。そして、図2Eに示すように、エッチバック法またはCMP(Chemical Mechanical Polishing)法により、ディープトレンチ6外のポリシリコンがディープトレンチ形成用ハードマスク21とともに除去される。
つづいて、CVD(Chemical Vapor Deposition)法により、ディープトレンチ6内を埋め尽くし、さらにディープトレンチ形成用ハードマスク21上を覆うように、ポリシリコンが堆積される。そして、図2Eに示すように、エッチバック法またはCMP(Chemical Mechanical Polishing)法により、ディープトレンチ6外のポリシリコンがディープトレンチ形成用ハードマスク21とともに除去される。
その後、図2Fに示すように、LOCOS法によって、LOCOS10が形成される。
次いで、図2Gに示すように、N−型表面層5上に、熱酸化膜またはシリコン窒化膜のパターン22が形成される。このパターン22は、図1に示すゲートトレンチ11に対応する開口を有し、N−型表面層5の表面の残余の部分を被覆する。この後、パターン22をマスクとして、N−型表面層5がエッチングされることにより、ゲートトレンチ11が形成される。
次いで、図2Gに示すように、N−型表面層5上に、熱酸化膜またはシリコン窒化膜のパターン22が形成される。このパターン22は、図1に示すゲートトレンチ11に対応する開口を有し、N−型表面層5の表面の残余の部分を被覆する。この後、パターン22をマスクとして、N−型表面層5がエッチングされることにより、ゲートトレンチ11が形成される。
次に、図2Hに示すように、パターン22を耐酸化性マスクとした熱酸化により、ゲートトレンチ11の内面全域を覆うゲート酸化膜12が形成される。その後、CVD法によって、ゲートトレンチ11内を埋め尽くし、さらにパターン22上を覆うように、ポリシリコン23が堆積される。そして、エッチバック法により、ゲートトレンチ11外のポリシリコン23がパターン22とともに除去される。
その後、図2Iに示すように、N−型表面層5上に、N−型表面層5のLOCOS10に囲まれる領域を露出させる開口を有するレジスト膜24が形成される。そして、そのレジスト膜24の開口を介して、N−型表面層5の表層部にP型不純物(たとえば、ホウ素)のイオンが注入される。これにより、N−型表面層5の表層部にP型領域9が形成される。このイオン注入処理後、レジスト膜24は除去される。
次いで、図2Jに示すように、N−型表面層5上に、トランジスタ形成領域8を露出させる開口を有するレジスト膜25が形成される。そして、そのレジスト膜25の開口を介して、N−型表面層5の表層部にN型不純物のイオンが注入される。これにより、P型領域9の表層部にソース領域14が形成されるとともに、N−型表面層5の表層部にドレイン領域16が形成される。このイオン注入処理後、レジスト膜25は除去される。
次に、図2Kに示すように、N−型表面層5上に、図1に示すソースコンタクト領域15に対応する開口を有するレジスト膜26が形成される。そして、そのレジスト膜26の開口を介して、ソース領域14にP型不純物のイオンが注入される。これにより、ソースコンタクト領域15が得られる。このイオン注入処理後、レジスト膜26は除去される。
以上の工程を経た後、図2Lに示すように、CVD法により、N−型表面層5上に層間絶縁膜18の材料(たとえば、酸化シリコンまたは窒化シリコン)が堆積され、その堆積された材料膜がパターニングされることにより、層間絶縁膜18が形成される。そして、層間絶縁膜18上には、ゲート電極G、ソース電極Sおよびドレイン電極Dが形成されることにより、図1に示す半導体装置1が得られる。
以上の工程を経た後、図2Lに示すように、CVD法により、N−型表面層5上に層間絶縁膜18の材料(たとえば、酸化シリコンまたは窒化シリコン)が堆積され、その堆積された材料膜がパターニングされることにより、層間絶縁膜18が形成される。そして、層間絶縁膜18上には、ゲート電極G、ソース電極Sおよびドレイン電極Dが形成されることにより、図1に示す半導体装置1が得られる。
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、N−型表面層5のディープトレンチ6内に臨む面にN型不純物をドーピングする手法として、イオン注入法を取り上げたが、熱拡散法が採用されてもよい。たとえば、ディープトレンチ6内およびディープトレンチ形成用ハードマスク21上にPSG膜を形成し、または、ディープトレンチ6内およびディープトレンチ形成用ハードマスク21上にPOCl3を供給して、N型不純物であるリンをN−型表面層5のディープトレンチ6内に臨む面にドーピングしてもよい。
また、半導体装置1の製造に用いられるSOI基板は、前述した手法以外の手法によって作成されてもよい。たとえば、次のような手法により、SOI基板が作成されてもよい。この手法では、まず、P型シリコン基板(ウエハ)2およびN型シリコン基板(ウエハ)が用意される。次に、酸化処理によって、N型シリコン基板の全表面(表面、裏面および側面)に酸化膜が形成される。その後、P型シリコン基板2とN型シリコン基板とが貼り合わされる。次いで、研削処理などによって、N型シリコン基板が所望の厚さ(N+型横方向導電層4の厚さ)になるまで除去される。そして、イオン注入法または塗布拡散法によって、N型シリコン基板にN型不純物がドーピングされる。これにより、N型シリコン基板は、N型不純物が高濃度にドーピングされたN+型横方向導電層4となる。その後、エピタキシャル成長法によって、N+型横方向導電層4上にN−型表面層5が形成される。その結果、図2Aに示す構造と同じ構造のSOI基板が得られる。
また、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1において、P型の部分がN型であり、N型の部分がP型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書からはさらに以下のような特徴が抽出され得る。なお、括弧内の英数字は前述の実施形態等における対応構成要素等を示す。
半導体基板(2)と、前記半導体基板上に積層された絶縁層(3)と、前記絶縁層上に積層された半導体層(5)と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチ(6)と、前記ディープトレンチに取り囲まれるトランジスタ形成領域(8)において、前記半導体層の表層部に形成されたソース領域(14)と、前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域(16)と、前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域(10)と、前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路(4,17)とを含む、半導体装置。この構成によれば、ディープトレンチは、その最深部が絶縁層に到達している。このディープトレンチにより、ディープトレンチに取り囲まれるトランジスタ形成領域は、その周囲から分離(素子分離)されている。そして、トランジスタ形成領域において、半導体層の表層部には、ソース領域およびドレイン領域が形成されている。また、トランジスタ形成領域には、ドレイン領域からの電流をソース領域に対して半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域からの電流を、ソース領域に対して縦方向に対向する位置に導き、その位置から半導体層をソース領域に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域に形成されるFETを縦型構造とすることができる。
そして、トランジスタ形成領域において、半導体基板と半導体層との電気的導通を必要としないので、絶縁層を部分的に除去しなくてもよい。そのため、半導体層の表面に大きな段差を生じない。したがって、半導体層上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
また、トランジスタ形成領域が絶縁層により半導体基板から電気的に分離されているので、トランジスタ形成領域の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域に形成される縦型FET(VFET)とを半導体基板上に混載することができる。
なお、前記電流経路は、前記絶縁層上に形成される横方向導電層(4)と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続される縦方向導電層(17)とを含んでいてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書からはさらに以下のような特徴が抽出され得る。なお、括弧内の英数字は前述の実施形態等における対応構成要素等を示す。
半導体基板(2)と、前記半導体基板上に積層された絶縁層(3)と、前記絶縁層上に積層された半導体層(5)と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチ(6)と、前記ディープトレンチに取り囲まれるトランジスタ形成領域(8)において、前記半導体層の表層部に形成されたソース領域(14)と、前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域(16)と、前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域(10)と、前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路(4,17)とを含む、半導体装置。この構成によれば、ディープトレンチは、その最深部が絶縁層に到達している。このディープトレンチにより、ディープトレンチに取り囲まれるトランジスタ形成領域は、その周囲から分離(素子分離)されている。そして、トランジスタ形成領域において、半導体層の表層部には、ソース領域およびドレイン領域が形成されている。また、トランジスタ形成領域には、ドレイン領域からの電流をソース領域に対して半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域からの電流を、ソース領域に対して縦方向に対向する位置に導き、その位置から半導体層をソース領域に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域に形成されるFETを縦型構造とすることができる。
そして、トランジスタ形成領域において、半導体基板と半導体層との電気的導通を必要としないので、絶縁層を部分的に除去しなくてもよい。そのため、半導体層の表面に大きな段差を生じない。したがって、半導体層上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
また、トランジスタ形成領域が絶縁層により半導体基板から電気的に分離されているので、トランジスタ形成領域の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域に形成される縦型FET(VFET)とを半導体基板上に混載することができる。
なお、前記電流経路は、前記絶縁層上に形成される横方向導電層(4)と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続される縦方向導電層(17)とを含んでいてもよい。
1 半導体装置
2 P型シリコン基板
3 ボックス層
4 N+型横方向導電層
5 N−型表面層
6 ディープトレンチ
8 トランジスタ形成領域
10 LOCOS
14 ソース領域
16 ドレイン領域
17 N+型縦方向導電層
2 P型シリコン基板
3 ボックス層
4 N+型横方向導電層
5 N−型表面層
6 ディープトレンチ
8 トランジスタ形成領域
10 LOCOS
14 ソース領域
16 ドレイン領域
17 N+型縦方向導電層
Claims (2)
- 半導体基板と、
前記半導体基板上に積層された絶縁層と、
前記絶縁層上に積層された半導体層と、
前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、
前記ディープトレンチに取り囲まれるトランジスタ形成領域において、前記半導体層の表層部に形成されたソース領域と、
前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域と、
前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路とを含み、
前記電流経路は、前記ドレイン領域に接続されたドレイン接続端部を有しており、前記ドレイン接続端部は前記分離領域と離れている、半導体装置。 - 前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続され、前記ドレイン接続端部を有する縦方向導電層とを含む、請求項1に記載の半導体装置。
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-
2012
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