JP2000323706A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000004519 manufacturing process Methods 0.000 title abstract description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 60
- 238000002955 isolation Methods 0.000 claims abstract description 45
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 238000009413 insulation Methods 0.000 claims abstract 4
- 238000009792 diffusion process Methods 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 abstract description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 52
- 239000012535 impurity Substances 0.000 description 20
- 238000000206 photolithography Methods 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- 238000001020 plasma etching Methods 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 238000000605 extraction Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 101100325793 Arabidopsis thaliana BCA2 gene Proteins 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- 101100454435 Biomphalaria glabrata BG05 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】
【課題】 絶縁分離用トレンチとゲート用トレンチを同
一基板上に有する半導体装置において、製造工程数を削
減して、製造コストを下げると共に製造歩留まりの優れ
た半導体装置及び半導体装置の製造方法を提供するこ
と。 【解決手段】 絶縁分離用トレンチは、トレンチの側面
に第2絶縁膜が形成されると共に、この第2絶縁膜の内
側面に第2多結晶シリコン膜が形成されると共に、この
第2多結晶シリコン膜の内側面に第3絶縁膜が形成する
ように構成する。また、ゲート用トレンチに第1絶縁膜
を介して第1多結晶シリコン膜を形成し、絶縁分離用ト
レンチの側面に第2絶縁膜を介して第2多結晶シリコン
膜を形成すると共に、この第2多結晶シリコン膜の内側
面に第3絶縁膜を形成するように構成する。
一基板上に有する半導体装置において、製造工程数を削
減して、製造コストを下げると共に製造歩留まりの優れ
た半導体装置及び半導体装置の製造方法を提供するこ
と。 【解決手段】 絶縁分離用トレンチは、トレンチの側面
に第2絶縁膜が形成されると共に、この第2絶縁膜の内
側面に第2多結晶シリコン膜が形成されると共に、この
第2多結晶シリコン膜の内側面に第3絶縁膜が形成する
ように構成する。また、ゲート用トレンチに第1絶縁膜
を介して第1多結晶シリコン膜を形成し、絶縁分離用ト
レンチの側面に第2絶縁膜を介して第2多結晶シリコン
膜を形成すると共に、この第2多結晶シリコン膜の内側
面に第3絶縁膜を形成するように構成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に電力用半導体素子(パワーデバ
イス)と制御回路を同一半導体基板上に集積したインテ
リジェント・パワーデバイス(IPD)の製造工程の削
減に関するものである。
の製造方法に関し、特に電力用半導体素子(パワーデバ
イス)と制御回路を同一半導体基板上に集積したインテ
リジェント・パワーデバイス(IPD)の製造工程の削
減に関するものである。
【0002】
【従来の技術】近年の半導体集積回路は、高密度化、高
性能化する傾向があり、電力用半導体素子(パワーデバ
イス)と制御回路を同一半導体基板上に集積したインテ
リジェント・パワーデバイス(IPD)においても、パ
ワーデバイスのオン抵抗を低減するための縦型MOSの
開発(例えば、「パワーデバイス・パワーICハンドブ
ック」P.140 表6.1)や、パワーデバイスと制
御回路とを絶縁分離する素子分離領域を縮小するための
トレンチ素子分離技術などが開発されている(例えば、
「パワーデバイス・パワーICハンドブック」P.19
9 図8.32)。
性能化する傾向があり、電力用半導体素子(パワーデバ
イス)と制御回路を同一半導体基板上に集積したインテ
リジェント・パワーデバイス(IPD)においても、パ
ワーデバイスのオン抵抗を低減するための縦型MOSの
開発(例えば、「パワーデバイス・パワーICハンドブ
ック」P.140 表6.1)や、パワーデバイスと制
御回路とを絶縁分離する素子分離領域を縮小するための
トレンチ素子分離技術などが開発されている(例えば、
「パワーデバイス・パワーICハンドブック」P.19
9 図8.32)。
【0003】図7〜10を用いて、パワーデバイスとし
ての縦型U−MOSと、そのパワーデバイスの制御回路
としての制御用半導体素子とを、同一半導体基板に形成
したインテリジェント・パワーデバイスの製造工程を説
明する。
ての縦型U−MOSと、そのパワーデバイスの制御回路
としての制御用半導体素子とを、同一半導体基板に形成
したインテリジェント・パワーデバイスの製造工程を説
明する。
【0004】図7〜10は、SOI基板を使用し、縦型
の出力用パワーデバイスとしてU−MOSを用い、素子
分離にトレンチ絶縁分離を用いたインテリジェント・パ
ワーデバイスの断面図である。
の出力用パワーデバイスとしてU−MOSを用い、素子
分離にトレンチ絶縁分離を用いたインテリジェント・パ
ワーデバイスの断面図である。
【0005】まず、P型支持基板401に酸化膜402
を介して接着されたN+ 型埋込み層406を持つN型半
導体基板403の表面に絶縁分離用の溝となる絶縁分離
用トレンチ470を形成し、トレンチ470の側面及び
N型半導体基板403表面を酸化し、絶縁分離用の酸化
膜404を形成する。次に、多結晶シリコン膜405を
LP−CVD法により絶縁分離用トレンチ470内部の
溝が埋まるように堆積し、その後、多結晶シリコン膜を
RIE法にてエッチバックして余分な多結晶シリコン膜
を除去して、N型半導体基板403表面に平坦な面を形
成する(図7(a))。
を介して接着されたN+ 型埋込み層406を持つN型半
導体基板403の表面に絶縁分離用の溝となる絶縁分離
用トレンチ470を形成し、トレンチ470の側面及び
N型半導体基板403表面を酸化し、絶縁分離用の酸化
膜404を形成する。次に、多結晶シリコン膜405を
LP−CVD法により絶縁分離用トレンチ470内部の
溝が埋まるように堆積し、その後、多結晶シリコン膜を
RIE法にてエッチバックして余分な多結晶シリコン膜
を除去して、N型半導体基板403表面に平坦な面を形
成する(図7(a))。
【0006】次に、イオン注入法により制御用半導体素
子形成領域407に制御回路となるC−MOS用のN型
ウェル領域409とP型ウェル領域410、及び、U−
MOS形成領域408のU−MOS用のN型ウェル領域
411とドレイン引き出し領域412に不純物注入を行
った後、拡散を行う(図7(b))。
子形成領域407に制御回路となるC−MOS用のN型
ウェル領域409とP型ウェル領域410、及び、U−
MOS形成領域408のU−MOS用のN型ウェル領域
411とドレイン引き出し領域412に不純物注入を行
った後、拡散を行う(図7(b))。
【0007】次に、イオン注入法により制御用半導体素
子形成領域407にNPNバイポーラトランジスタ用の
ベース領域413及びU−MOS形成領域408のU−
MOS用ベース領域414に不純物注入を行った後、拡
散を行う(図7(c))。
子形成領域407にNPNバイポーラトランジスタ用の
ベース領域413及びU−MOS形成領域408のU−
MOS用ベース領域414に不純物注入を行った後、拡
散を行う(図7(c))。
【0008】次に、回路内部の素子分離のために、LP
−CVD法を用いてシリコン・ナイトライド膜を形成
し、所定の位置にフォトリソグラフィで開口部を設け、
イオン注入法で、反転層形成防止のためのイオン注入を
行った後、選択酸化を行って、LOCOS酸化膜415
を形成し、その後加熱された燐酸を用いてシリコン・ナ
イトライド膜を除去する(図8(d))。
−CVD法を用いてシリコン・ナイトライド膜を形成
し、所定の位置にフォトリソグラフィで開口部を設け、
イオン注入法で、反転層形成防止のためのイオン注入を
行った後、選択酸化を行って、LOCOS酸化膜415
を形成し、その後加熱された燐酸を用いてシリコン・ナ
イトライド膜を除去する(図8(d))。
【0009】次に、U−MOS形成領域408に、U−
MOSのソース領域416用のイオン注入を行い、LP
−CVD法にてシリコン・ナイトライド膜417、CV
D法にてPSG膜を堆積し、フォトリソグラフィ技術を
用いて、U−MOSの縦型ゲート形成用のパターンを形
成し、RIE法にて前記PSG膜及びシリコン・ナイト
ライド膜417をエッチングし、シリコン表面を露出
し、レジストを除去した後、シリコン・ナイトライド膜
417及びPSG膜をマスクとして、RIE法を用いて
所望の深さ、例えば2.0um程度のゲート用トレンチ
450を形成した後、PSG膜を除去する(図8
(e))。
MOSのソース領域416用のイオン注入を行い、LP
−CVD法にてシリコン・ナイトライド膜417、CV
D法にてPSG膜を堆積し、フォトリソグラフィ技術を
用いて、U−MOSの縦型ゲート形成用のパターンを形
成し、RIE法にて前記PSG膜及びシリコン・ナイト
ライド膜417をエッチングし、シリコン表面を露出
し、レジストを除去した後、シリコン・ナイトライド膜
417及びPSG膜をマスクとして、RIE法を用いて
所望の深さ、例えば2.0um程度のゲート用トレンチ
450を形成した後、PSG膜を除去する(図8
(e))。
【0010】次に、エッチングされたゲート用トレンチ
450の側面のシリコン表面のエッチングダメージ層を
除去するために、酸化膜を例えば100nm程度形成す
る。次いで、ウェットエッチングにて、前記酸化膜を除
去し、その後加熱した燐酸を用いてシリコン・ナイトラ
イド膜417を除去し、その後露出した溝側面のシリコ
ンを酸化して、U−MOSのゲート酸化膜418を形成
し、その後LP−CVD法を用いて導電性の多結晶シリ
コン膜419をU−MOSゲート部の溝が埋まるように
堆積する(図8(f))。
450の側面のシリコン表面のエッチングダメージ層を
除去するために、酸化膜を例えば100nm程度形成す
る。次いで、ウェットエッチングにて、前記酸化膜を除
去し、その後加熱した燐酸を用いてシリコン・ナイトラ
イド膜417を除去し、その後露出した溝側面のシリコ
ンを酸化して、U−MOSのゲート酸化膜418を形成
し、その後LP−CVD法を用いて導電性の多結晶シリ
コン膜419をU−MOSゲート部の溝が埋まるように
堆積する(図8(f))。
【0011】次に、ウェハ表面に堆積された余分な多結
晶シリコン膜をRIE法を用いてU−MOSゲート部表
面がほぼ平坦になるまで、エッチングする(図9
(g))。
晶シリコン膜をRIE法を用いてU−MOSゲート部表
面がほぼ平坦になるまで、エッチングする(図9
(g))。
【0012】次に、制御用半導体素子形成領域407の
半導体基板403の表面が露出するまで、フッ酸を用い
て酸化膜をエッチングし、その後再度酸化膜を形成す
る。次いで、半導体素子形成領域407のうち、制御用
C−MOSの形成される領域にフォトリソグラフィを用
いてしきい値電圧調整イオン注入用のパターンを形成す
る。次いで、しきい値電圧調整用のイオン注入を行った
後、レジストを除去する。次いで、制御用C−MOS形
成領域のシリコン表面が露出するまで、フッ酸を用いて
酸化膜をエッチングする。次いで、制御用C−MOSの
ゲート酸化膜を形成し、その後LP−CVD法を用いて
多結晶シリコン膜を堆積する。次いで、N型不純物を高
濃度にドーピングし、フォトリソグラフィでゲート電極
のレジストのパターンを形成する。次いで、RIE法を
用いて多結晶シリコンをエッチングしてC−MOSのゲ
ート電極420を形成し、その後レジストを除去する
(図9(h))。
半導体基板403の表面が露出するまで、フッ酸を用い
て酸化膜をエッチングし、その後再度酸化膜を形成す
る。次いで、半導体素子形成領域407のうち、制御用
C−MOSの形成される領域にフォトリソグラフィを用
いてしきい値電圧調整イオン注入用のパターンを形成す
る。次いで、しきい値電圧調整用のイオン注入を行った
後、レジストを除去する。次いで、制御用C−MOS形
成領域のシリコン表面が露出するまで、フッ酸を用いて
酸化膜をエッチングする。次いで、制御用C−MOSの
ゲート酸化膜を形成し、その後LP−CVD法を用いて
多結晶シリコン膜を堆積する。次いで、N型不純物を高
濃度にドーピングし、フォトリソグラフィでゲート電極
のレジストのパターンを形成する。次いで、RIE法を
用いて多結晶シリコンをエッチングしてC−MOSのゲ
ート電極420を形成し、その後レジストを除去する
(図9(h))。
【0013】次に、制御用C−MOSの電界緩和層を形
成するためのパターンをフォトリソグラフィにより形成
し、その後イオン注入技術で電界緩和層421用の不純
物を注入する。次いで、CVD法により酸化膜422を
堆積し、その後RIEにて、制御用C−MOS部のソー
ス及びドレイン拡散層が形成される領域のシリコン表面
が露出するまで、酸化膜をエッチングする(図9
(i))。
成するためのパターンをフォトリソグラフィにより形成
し、その後イオン注入技術で電界緩和層421用の不純
物を注入する。次いで、CVD法により酸化膜422を
堆積し、その後RIEにて、制御用C−MOS部のソー
ス及びドレイン拡散層が形成される領域のシリコン表面
が露出するまで、酸化膜をエッチングする(図9
(i))。
【0014】次に、熱酸化膜を約20nm形成した後、
フォトリソグラフィにて制御用C−MOSのN−MOS
のソース領域及びドレイン領域423と制御用NPNバ
イポーラ・トランジスタのエミッタ領域424及びコレ
クタ領域425とU−MOSのドレイン取出し領域42
6にレジストパターンを形成した後、N型の不純物を高
濃度に注入し、その後レジストを除去する。次いで、フ
ォトリソグラフィにて制御用C−MOSのP−MOSの
ソース領域及びドレイン領域427と制御用NPNバイ
ポーラ・トランジスタのベース領域428とU−MOS
のソース領域のN型拡散層に取り囲まれる領域429と
U−MOSの最外周のゲート用トレンチ450の外側4
30の領域にレジストパターンを形成した後、P型の不
純物を高濃度に注入し、その後レジストを除去する。次
いで、ゲート用トレンチ450に堆積させた多結晶シリ
コン419と後工程で形成されるアルミ配線層432の
層間膜としてCVD法にて酸化膜431を堆積し、熱処
理を施して前述の各拡散層を形成する(図10
(j))。
フォトリソグラフィにて制御用C−MOSのN−MOS
のソース領域及びドレイン領域423と制御用NPNバ
イポーラ・トランジスタのエミッタ領域424及びコレ
クタ領域425とU−MOSのドレイン取出し領域42
6にレジストパターンを形成した後、N型の不純物を高
濃度に注入し、その後レジストを除去する。次いで、フ
ォトリソグラフィにて制御用C−MOSのP−MOSの
ソース領域及びドレイン領域427と制御用NPNバイ
ポーラ・トランジスタのベース領域428とU−MOS
のソース領域のN型拡散層に取り囲まれる領域429と
U−MOSの最外周のゲート用トレンチ450の外側4
30の領域にレジストパターンを形成した後、P型の不
純物を高濃度に注入し、その後レジストを除去する。次
いで、ゲート用トレンチ450に堆積させた多結晶シリ
コン419と後工程で形成されるアルミ配線層432の
層間膜としてCVD法にて酸化膜431を堆積し、熱処
理を施して前述の各拡散層を形成する(図10
(j))。
【0015】次に、各拡散層に電極となるアルミ配線層
432を全面に形成した後、所望の形に形成し、その後
最終保護膜433を堆積する(図10(k))。
432を全面に形成した後、所望の形に形成し、その後
最終保護膜433を堆積する(図10(k))。
【0016】更に、ボンディング用のPAD部分に穴明
け(不図示)をして、半導体装置が完成する。
け(不図示)をして、半導体装置が完成する。
【0017】以上のように、SOIウェハを用いて、縦
型のU−MOSからなるパワーデバイスと、制御回路と
を絶縁分離用トレンチによって、同一半導体基板上に形
成したインテリジェント・パワーデバイスを得ることが
できる。このインテリジェント・パワーデバイスは、絶
縁分離用トレンチを利用して、高いサージ耐性を持つと
共に、低オン抵抗な縦型U−MOSによりチップ面積を
縮小できるという特徴を有している。
型のU−MOSからなるパワーデバイスと、制御回路と
を絶縁分離用トレンチによって、同一半導体基板上に形
成したインテリジェント・パワーデバイスを得ることが
できる。このインテリジェント・パワーデバイスは、絶
縁分離用トレンチを利用して、高いサージ耐性を持つと
共に、低オン抵抗な縦型U−MOSによりチップ面積を
縮小できるという特徴を有している。
【0018】
【発明が解決しようとする課題】図7〜10に示したイ
ンテリジェント・パワーデバイスにおいては、絶縁分離
用トレンチ470とゲート用トレンチ450という2種
類のトレンチを有しており、絶縁分離用トレンチ470
は、サージ耐性を上げるために、その側面に厚い酸化膜
が必要であり、またゲート用トレンチ450は、トラン
ジスタ性能に応じた薄い酸化膜が必要である。従って、
これら種類の異なるトレンチを別工程で形成していたの
で、製造工程が多くなってしまい、従って製造コストが
高くなるという問題点があった。この製造工程の多さ
は、必然的に製造歩留まりを低下させるという問題点も
発生させていた。
ンテリジェント・パワーデバイスにおいては、絶縁分離
用トレンチ470とゲート用トレンチ450という2種
類のトレンチを有しており、絶縁分離用トレンチ470
は、サージ耐性を上げるために、その側面に厚い酸化膜
が必要であり、またゲート用トレンチ450は、トラン
ジスタ性能に応じた薄い酸化膜が必要である。従って、
これら種類の異なるトレンチを別工程で形成していたの
で、製造工程が多くなってしまい、従って製造コストが
高くなるという問題点があった。この製造工程の多さ
は、必然的に製造歩留まりを低下させるという問題点も
発生させていた。
【0019】上記問題点を鑑み、本発明の目的は、絶縁
分離用トレンチとゲート用トレンチを同一基板上に有す
る半導体装置において、製造工程数を削減して、製造コ
ストを下げると共に製造歩留まりの優れた半導体装置及
び半導体装置の製造方法を提供することである。
分離用トレンチとゲート用トレンチを同一基板上に有す
る半導体装置において、製造工程数を削減して、製造コ
ストを下げると共に製造歩留まりの優れた半導体装置及
び半導体装置の製造方法を提供することである。
【0020】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明においては、電力用半導体素子
部と、この電力用半導体素子部を制御する制御回路部と
が、同一半導体基板上に形成されると共に、電力用半導
体素子部と制御回路部とが、絶縁分離用トレンチによっ
て絶縁分離された半導体装置において、電力用半導体素
子部の半導体基板表面に形成されたベース領域と、この
ベース領域から半導体基板に達するまで形成されたゲー
ト用トレンチと、このゲート用トレンチに第1絶縁膜を
介して形成された第1多結晶シリコン膜と、を備え、絶
縁分離用トレンチは、トレンチの側面に第2絶縁膜が形
成されると共に、この第2絶縁膜の内側面に第2多結晶
シリコン膜が形成されると共に、この第2多結晶シリコ
ン膜の内側面に第3絶縁膜が形成するようにした。
に、請求項1記載の発明においては、電力用半導体素子
部と、この電力用半導体素子部を制御する制御回路部と
が、同一半導体基板上に形成されると共に、電力用半導
体素子部と制御回路部とが、絶縁分離用トレンチによっ
て絶縁分離された半導体装置において、電力用半導体素
子部の半導体基板表面に形成されたベース領域と、この
ベース領域から半導体基板に達するまで形成されたゲー
ト用トレンチと、このゲート用トレンチに第1絶縁膜を
介して形成された第1多結晶シリコン膜と、を備え、絶
縁分離用トレンチは、トレンチの側面に第2絶縁膜が形
成されると共に、この第2絶縁膜の内側面に第2多結晶
シリコン膜が形成されると共に、この第2多結晶シリコ
ン膜の内側面に第3絶縁膜が形成するようにした。
【0021】また、請求項2記載の発明においては、第
1半導体基板上に第4絶縁膜を介して形成された第1導
電型の第2半導体基板と、この第2半導体基板の表面に
選択的に形成された第2導電型のベース領域と、このベ
ース領域表面から第2半導体基板に達するまで形成され
たゲート用トレンチと、このゲート用トレンチに第1絶
縁膜を介して形成された第1多結晶シリコン膜と、ベー
ス領域表面に、ゲート用トレンチに囲まれるように形成
された第1導電型のソース領域と、ベース領域が形成さ
れていない第2半導体基板表面から第4絶縁膜に達する
まで形成された第1導電型のドレイン領域と、第2半導
体基板表面から第4絶縁膜に達するまで形成された絶縁
分離用トレンチと、この絶縁分離用トレンチの側面に形
成された第2絶縁膜と、この第2絶縁膜の内側面に形成
された第2多結晶シリコン膜と、この第2多結晶シリコ
ン膜の内側面に形成された第3絶縁膜と、を備えるよう
にした。
1半導体基板上に第4絶縁膜を介して形成された第1導
電型の第2半導体基板と、この第2半導体基板の表面に
選択的に形成された第2導電型のベース領域と、このベ
ース領域表面から第2半導体基板に達するまで形成され
たゲート用トレンチと、このゲート用トレンチに第1絶
縁膜を介して形成された第1多結晶シリコン膜と、ベー
ス領域表面に、ゲート用トレンチに囲まれるように形成
された第1導電型のソース領域と、ベース領域が形成さ
れていない第2半導体基板表面から第4絶縁膜に達する
まで形成された第1導電型のドレイン領域と、第2半導
体基板表面から第4絶縁膜に達するまで形成された絶縁
分離用トレンチと、この絶縁分離用トレンチの側面に形
成された第2絶縁膜と、この第2絶縁膜の内側面に形成
された第2多結晶シリコン膜と、この第2多結晶シリコ
ン膜の内側面に形成された第3絶縁膜と、を備えるよう
にした。
【0022】また、請求項3記載の発明においては、第
1半導体基板上に第4絶縁膜を介して、第1導電型の第
2半導体基板を形成する工程と、この第2半導体基板表
面の所定領域に、ベース領域となる第2導電型の第1拡
散領域を形成する工程と、第1拡散領域の表面に選択的
にソース領域となる第1導電型の第2拡散領域を形成す
る工程と、第1拡散領域が形成されていない第2半導体
基板表面から、第4絶縁膜に達するまで絶縁分離用トレ
ンチを形成する工程と、第1拡散領域表面から第2半導
体基板に達するまで、選択的にゲート用トレンチを形成
する工程と、絶縁分離用トレンチの側面に第2絶縁膜を
形成すると共に、ゲート用トレンチ側面及び底面に第1
の絶縁膜を形成する工程と、第2絶縁膜が形成された絶
縁分離用トレンチの内側面に第2多結晶シリコン膜を形
成すると共に、第1絶縁膜が形成されたゲート用トレン
チの内側面に第1多結晶シリコン膜を形成する工程と、
第2多結晶シリコン膜が形成された絶縁分離用トレンチ
の内側面に第3の絶縁膜を形成する工程と、を備えるよ
うにした。
1半導体基板上に第4絶縁膜を介して、第1導電型の第
2半導体基板を形成する工程と、この第2半導体基板表
面の所定領域に、ベース領域となる第2導電型の第1拡
散領域を形成する工程と、第1拡散領域の表面に選択的
にソース領域となる第1導電型の第2拡散領域を形成す
る工程と、第1拡散領域が形成されていない第2半導体
基板表面から、第4絶縁膜に達するまで絶縁分離用トレ
ンチを形成する工程と、第1拡散領域表面から第2半導
体基板に達するまで、選択的にゲート用トレンチを形成
する工程と、絶縁分離用トレンチの側面に第2絶縁膜を
形成すると共に、ゲート用トレンチ側面及び底面に第1
の絶縁膜を形成する工程と、第2絶縁膜が形成された絶
縁分離用トレンチの内側面に第2多結晶シリコン膜を形
成すると共に、第1絶縁膜が形成されたゲート用トレン
チの内側面に第1多結晶シリコン膜を形成する工程と、
第2多結晶シリコン膜が形成された絶縁分離用トレンチ
の内側面に第3の絶縁膜を形成する工程と、を備えるよ
うにした。
【0023】
【発明の効果】請求項1記載の発明においては、絶縁分
離用トレンチは、トレンチの側面に第2絶縁膜が形成さ
れると共に、この第2絶縁膜の内側面に第2多結晶シリ
コン膜が形成されると共に、この第2多結晶シリコン膜
の内側面に第3絶縁膜が形成するようにしたので、第1
絶縁膜と第2絶縁膜とが同一工程で、第1多結晶シリコ
ン膜と第2多結晶シリコン膜とが同一工程で、製造する
ことができるので、製造工程数を削減して、製造コスト
を下げると共に製造歩留まりの優れた半導体装置を得る
ことができる。
離用トレンチは、トレンチの側面に第2絶縁膜が形成さ
れると共に、この第2絶縁膜の内側面に第2多結晶シリ
コン膜が形成されると共に、この第2多結晶シリコン膜
の内側面に第3絶縁膜が形成するようにしたので、第1
絶縁膜と第2絶縁膜とが同一工程で、第1多結晶シリコ
ン膜と第2多結晶シリコン膜とが同一工程で、製造する
ことができるので、製造工程数を削減して、製造コスト
を下げると共に製造歩留まりの優れた半導体装置を得る
ことができる。
【0024】また、請求項2記載の発明においては、ゲ
ート用トレンチに第1絶縁膜を介して第1多結晶シリコ
ン膜を形成し、絶縁分離用トレンチの側面に第2絶縁膜
を介して第2多結晶シリコン膜を形成すると共に、この
第2多結晶シリコン膜の内側面に第3絶縁膜を形成する
ようにしたので、第1絶縁膜と第2絶縁膜とが同一工程
で、第1多結晶シリコン膜と第2多結晶シリコン膜とが
同一工程で、製造することができるので、製造工程数を
削減して、製造コストを下げると共に製造歩留まりの優
れた半導体装置を得ることができる。
ート用トレンチに第1絶縁膜を介して第1多結晶シリコ
ン膜を形成し、絶縁分離用トレンチの側面に第2絶縁膜
を介して第2多結晶シリコン膜を形成すると共に、この
第2多結晶シリコン膜の内側面に第3絶縁膜を形成する
ようにしたので、第1絶縁膜と第2絶縁膜とが同一工程
で、第1多結晶シリコン膜と第2多結晶シリコン膜とが
同一工程で、製造することができるので、製造工程数を
削減して、製造コストを下げると共に製造歩留まりの優
れた半導体装置を得ることができる。
【0025】また、請求項3記載の発明においては、第
1拡散領域が形成されていない第2半導体基板表面か
ら、第4絶縁膜に達するまで絶縁分離用トレンチを形成
する工程と、第1拡散領域表面から第2半導体基板に達
するまで、選択的にゲート用トレンチを形成する工程
と、絶縁分離用トレンチの側面に第2絶縁膜を形成する
と共に、ゲート用トレンチ側面及び底面に第1の絶縁膜
を形成する工程と、第2絶縁膜が形成された絶縁分離用
トレンチの内側面に第2多結晶シリコン膜を形成すると
共に、第1絶縁膜が形成されたゲート用トレンチの内側
面に第1多結晶シリコン膜を形成する工程と、第2多結
晶シリコン膜が形成された絶縁分離用トレンチの内側面
に第3の絶縁膜を形成する工程と、を備えるようにした
ので、第1絶縁膜と第2絶縁膜とが同一工程で、第1多
結晶シリコン膜と第2多結晶シリコン膜とが同一工程
で、製造することができるので、製造工程数を削減し
て、製造コストを下げると共に製造歩留まりの優れた半
導体装置を得ることができる。
1拡散領域が形成されていない第2半導体基板表面か
ら、第4絶縁膜に達するまで絶縁分離用トレンチを形成
する工程と、第1拡散領域表面から第2半導体基板に達
するまで、選択的にゲート用トレンチを形成する工程
と、絶縁分離用トレンチの側面に第2絶縁膜を形成する
と共に、ゲート用トレンチ側面及び底面に第1の絶縁膜
を形成する工程と、第2絶縁膜が形成された絶縁分離用
トレンチの内側面に第2多結晶シリコン膜を形成すると
共に、第1絶縁膜が形成されたゲート用トレンチの内側
面に第1多結晶シリコン膜を形成する工程と、第2多結
晶シリコン膜が形成された絶縁分離用トレンチの内側面
に第3の絶縁膜を形成する工程と、を備えるようにした
ので、第1絶縁膜と第2絶縁膜とが同一工程で、第1多
結晶シリコン膜と第2多結晶シリコン膜とが同一工程
で、製造することができるので、製造工程数を削減し
て、製造コストを下げると共に製造歩留まりの優れた半
導体装置を得ることができる。
【0026】
【発明の実施の形態】以下、本発明による半導体装置及
びその製造方法の実施の形態を添付図面を参照して詳細
に説明する。
びその製造方法の実施の形態を添付図面を参照して詳細
に説明する。
【0027】まず、図1を用いて、本実施の形態の半導
体装置の構造を説明する。なお、図1は、パワーデバイ
スであるU−MOSと絶縁分離用トレンチのみを抜き出
して、図示している。
体装置の構造を説明する。なお、図1は、パワーデバイ
スであるU−MOSと絶縁分離用トレンチのみを抜き出
して、図示している。
【0028】P型半導体基板300上には絶縁膜310
が形成されている。この絶縁膜310上には、N+ 型埋
込み層326が形成され、この埋込み層326上にはN
型半導体領域324が形成されている。N型半導体領域
324の表面には、P型ベース領域320が形成されて
いる。このP型ベース領域320の所定領域には、ゲー
ト電極340が形成されている。ゲート電極340は、
P型ベース領域320表面からN型半導体領域324に
達するまで形成されている。ゲート電極340は、P型
ベース領域320に掘られたトレンチの底面及び側面に
酸化膜301が形成され、その酸化膜301内部に多結
晶シリコン303が充填されている。325は、N型半
導体領域324表面からN+ 型埋込み層326表面まで
形成された高濃度のN+ 型拡散領域であって、ドレイン
引き出し領域325を形成しており、その表面には高濃
度の取出し領域327が形成されている。P型ベース領
域324の表面であって、ゲート電極340に囲まれて
いる領域には、N+ 型ソース領域322が形成されてい
る。更に、このN+ 型ソース領域322に囲まれる領域
には、P+ 型拡散領域323が形成されており、このP
+ 型拡散領域323は、ソース領域322と同じ電位が
与えられて、P型ベース領域324の電位を固定する働
きをする。
が形成されている。この絶縁膜310上には、N+ 型埋
込み層326が形成され、この埋込み層326上にはN
型半導体領域324が形成されている。N型半導体領域
324の表面には、P型ベース領域320が形成されて
いる。このP型ベース領域320の所定領域には、ゲー
ト電極340が形成されている。ゲート電極340は、
P型ベース領域320表面からN型半導体領域324に
達するまで形成されている。ゲート電極340は、P型
ベース領域320に掘られたトレンチの底面及び側面に
酸化膜301が形成され、その酸化膜301内部に多結
晶シリコン303が充填されている。325は、N型半
導体領域324表面からN+ 型埋込み層326表面まで
形成された高濃度のN+ 型拡散領域であって、ドレイン
引き出し領域325を形成しており、その表面には高濃
度の取出し領域327が形成されている。P型ベース領
域324の表面であって、ゲート電極340に囲まれて
いる領域には、N+ 型ソース領域322が形成されてい
る。更に、このN+ 型ソース領域322に囲まれる領域
には、P+ 型拡散領域323が形成されており、このP
+ 型拡散領域323は、ソース領域322と同じ電位が
与えられて、P型ベース領域324の電位を固定する働
きをする。
【0029】これらから、パワーデバイスであるU−M
OSが形成されており、所望の配線が形成され(不図
示)、ソース電極(ソース領域322)とドレイン領域
(ドレイン取出し領域327)の間に所定の電位が与え
られている場合に、ゲート電極340に所定の電圧が加
えられると、ゲート電極340に接するP型ベース領域
324にチャネル(反転層)が形成されて、電流が流れ
て、トランジスタとしてオンする。
OSが形成されており、所望の配線が形成され(不図
示)、ソース電極(ソース領域322)とドレイン領域
(ドレイン取出し領域327)の間に所定の電位が与え
られている場合に、ゲート電極340に所定の電圧が加
えられると、ゲート電極340に接するP型ベース領域
324にチャネル(反転層)が形成されて、電流が流れ
て、トランジスタとしてオンする。
【0030】次に、絶縁分離用トレンチ350について
説明を行う。なお、図1には、絶縁分離用トレンチの図
面左右側について省略しているが、パワーデバイスの制
御回路であるMOSトランジスタやバイポーラトランジ
スタが形成されている(詳細は図2〜6において、述べ
る)。
説明を行う。なお、図1には、絶縁分離用トレンチの図
面左右側について省略しているが、パワーデバイスの制
御回路であるMOSトランジスタやバイポーラトランジ
スタが形成されている(詳細は図2〜6において、述べ
る)。
【0031】絶縁分離用トレンチ350は、その側面に
第1酸化膜302が、表面から絶縁膜310に達するま
で形成されている。さらにその内側面に多結晶シリコン
膜360が形成されている。更に、その多結晶シリコン
膜360の内側面に第2酸化膜304が充填されてい
る。この絶縁分離用トレンチ350によって、パワーデ
バイスと制御回路の接合耐圧を維持している。
第1酸化膜302が、表面から絶縁膜310に達するま
で形成されている。さらにその内側面に多結晶シリコン
膜360が形成されている。更に、その多結晶シリコン
膜360の内側面に第2酸化膜304が充填されてい
る。この絶縁分離用トレンチ350によって、パワーデ
バイスと制御回路の接合耐圧を維持している。
【0032】次に図2〜6を用いて、本発明の半導体装
置の製造方法について、説明を行う。
置の製造方法について、説明を行う。
【0033】P型半導体基板101とN型半導体基板1
02は、約2.0um程度の酸化膜103を介して張り
合わされて形成されている。N型半導体基板102と酸
化膜103の間にはN+ 型埋込み層104が形成されて
いる。N型半導体基板102表面に酸化膜99を約10
0nm成膜し、その後フォトリソグラフィとイオン注入
技術を用いて、制御回路となるC−MOS用のP型不純
物層及びN型不純物層とバイポーラ用のN型不純物層と
U−MOS用のN型不純物層とU−MOSドレイン領域
となるN+ 型不純物層を形成し、その後拡散を行って、
C−MOS用のP型拡散層105、N型拡散層106と
バイポーラ・トランジスタ用のN型拡散層107とU−
MOS用のN型拡散層108とU−MOSドレイン領域
のN+ 型拡散層109を形成する(図2(a))。
02は、約2.0um程度の酸化膜103を介して張り
合わされて形成されている。N型半導体基板102と酸
化膜103の間にはN+ 型埋込み層104が形成されて
いる。N型半導体基板102表面に酸化膜99を約10
0nm成膜し、その後フォトリソグラフィとイオン注入
技術を用いて、制御回路となるC−MOS用のP型不純
物層及びN型不純物層とバイポーラ用のN型不純物層と
U−MOS用のN型不純物層とU−MOSドレイン領域
となるN+ 型不純物層を形成し、その後拡散を行って、
C−MOS用のP型拡散層105、N型拡散層106と
バイポーラ・トランジスタ用のN型拡散層107とU−
MOS用のN型拡散層108とU−MOSドレイン領域
のN+ 型拡散層109を形成する(図2(a))。
【0034】次に、フォトリソグラフィとイオン注入技
術を用いて、NPNバイポーラ・トランジスタのベース
領域のP型不純物層とU−MOSベース領域用のP型不
純物層を形成し、その後拡散を行って、NPNバイポー
ラ・トランジスタのベース領域となるP型拡散層110
とU−MOSベース領域となるP型拡散層111を形成
する(図2(b))。
術を用いて、NPNバイポーラ・トランジスタのベース
領域のP型不純物層とU−MOSベース領域用のP型不
純物層を形成し、その後拡散を行って、NPNバイポー
ラ・トランジスタのベース領域となるP型拡散層110
とU−MOSベース領域となるP型拡散層111を形成
する(図2(b))。
【0035】次に、LP−CVD法によりシリコン・ナ
イトライド膜を160nm程度堆積する。次いで、フォ
トリソグラフィにより、回路内の素子分離を行う領域の
レジストに開口部を形成する。次いで、プラズマエッチ
ングを施して、シリコン・ナイトライド膜に開口部を形
成する。次いで、レジストを剥離し、その後、酸化を行
いLOCOS酸化膜112を形成する。次いで、シリコ
ン・ナイトライド膜を除去し、その後U−MOSソース
領域用のN+ 型不純物層113を形成する(図2
(c))。
イトライド膜を160nm程度堆積する。次いで、フォ
トリソグラフィにより、回路内の素子分離を行う領域の
レジストに開口部を形成する。次いで、プラズマエッチ
ングを施して、シリコン・ナイトライド膜に開口部を形
成する。次いで、レジストを剥離し、その後、酸化を行
いLOCOS酸化膜112を形成する。次いで、シリコ
ン・ナイトライド膜を除去し、その後U−MOSソース
領域用のN+ 型不純物層113を形成する(図2
(c))。
【0036】次に、LP−CVD法によりシリコン・ナ
イトライド膜114を200nm程度堆積し、その後C
VD法によりPSG膜115を800nm程度堆積す
る。次いで、フォトリソグラフィを用いて素子間分離の
トレンチを形成する場所のレジストに開口部を形成す
る。次いで、その開口部にRIEエッチングを施し、そ
の開口部直下のPSG膜115とシリコン・ナイトライ
ド膜114と酸化膜とを除去する。次いで、レジストを
剥離する(図3(d))。
イトライド膜114を200nm程度堆積し、その後C
VD法によりPSG膜115を800nm程度堆積す
る。次いで、フォトリソグラフィを用いて素子間分離の
トレンチを形成する場所のレジストに開口部を形成す
る。次いで、その開口部にRIEエッチングを施し、そ
の開口部直下のPSG膜115とシリコン・ナイトライ
ド膜114と酸化膜とを除去する。次いで、レジストを
剥離する(図3(d))。
【0037】次に、RIEエッチングにより、上記開口
部直下の半導体基板102及び拡散領域105〜109
を、酸化膜103に達するまでエッチング除去し、絶縁
分離用トレンチ116を形成する。次いで、フッ酸によ
りPSG膜を除去する(図3(e))。
部直下の半導体基板102及び拡散領域105〜109
を、酸化膜103に達するまでエッチング除去し、絶縁
分離用トレンチ116を形成する。次いで、フッ酸によ
りPSG膜を除去する(図3(e))。
【0038】次に、フォトリソグラフィを用いてU−M
OSゲート用のトレンチを形成する場所にレジストの開
口部を形成し、その後RIEエッチングによりシリコン
・ナイトライド膜114と酸化膜99を除去して開口部
を形成する。次いで、レジスト膜を除去する(図3
(f))。
OSゲート用のトレンチを形成する場所にレジストの開
口部を形成し、その後RIEエッチングによりシリコン
・ナイトライド膜114と酸化膜99を除去して開口部
を形成する。次いで、レジスト膜を除去する(図3
(f))。
【0039】次に、RIEエッチングにより、図3
(f)にて形成した開口部直下のP型拡散領域111
を、N型拡散層108の表面に達するまで2.0um程
度の深さでエッチングし、U−MOSゲート用トレンチ
117を形成する(図4(g))。
(f)にて形成した開口部直下のP型拡散領域111
を、N型拡散層108の表面に達するまで2.0um程
度の深さでエッチングし、U−MOSゲート用トレンチ
117を形成する(図4(g))。
【0040】次に、熱酸化により酸化膜を100nm程
度形成し、その後フッ酸を用いて、絶縁分離用トレンチ
116の側面に接する拡散領域105〜109と、U−
MOSゲート用トレンチ117の側面が接するP型拡散
領域111が露出するまでエッチングを行う。その後、
加熱した燐酸によりシリコン・ナイトライド膜114を
除去し、次いでフッ酸により、C−MOS形成部の拡散
領域105〜108表面が露出するまでエッチングを行
う。次いで、熱酸化によりU−MOSゲート酸化膜11
8を例えば50nm程度形成し、その後LP−CVD法
によりN型にドープされた多結晶シリコン膜119をU
−MOSゲート用トレンチ117が完全に埋まるように
堆積する。このとき同時に、絶縁分離用トレンチ116
の側面に形成された酸化膜118の内側面にも、この多
結晶シリコン膜119が堆積される(図4(h))。
度形成し、その後フッ酸を用いて、絶縁分離用トレンチ
116の側面に接する拡散領域105〜109と、U−
MOSゲート用トレンチ117の側面が接するP型拡散
領域111が露出するまでエッチングを行う。その後、
加熱した燐酸によりシリコン・ナイトライド膜114を
除去し、次いでフッ酸により、C−MOS形成部の拡散
領域105〜108表面が露出するまでエッチングを行
う。次いで、熱酸化によりU−MOSゲート酸化膜11
8を例えば50nm程度形成し、その後LP−CVD法
によりN型にドープされた多結晶シリコン膜119をU
−MOSゲート用トレンチ117が完全に埋まるように
堆積する。このとき同時に、絶縁分離用トレンチ116
の側面に形成された酸化膜118の内側面にも、この多
結晶シリコン膜119が堆積される(図4(h))。
【0041】次に、RIEエッチングにより多結晶シリ
コン膜119を、U−MOSのP型ベース領域となるP
型拡散領域111表面に形成された熱酸化膜118が露
出し、且つ絶縁分離用トレンチ116底面の酸化膜10
3が露出するまでエッチングする(図4(i))。
コン膜119を、U−MOSのP型ベース領域となるP
型拡散領域111表面に形成された熱酸化膜118が露
出し、且つ絶縁分離用トレンチ116底面の酸化膜10
3が露出するまでエッチングする(図4(i))。
【0042】次に、PE−CVD法によりプラズマTE
OS膜120を絶縁分離用トレンチ116が完全に埋ま
るまで堆積する。次いで、プラズマTEOS膜120と
熱酸化膜118をフッ酸を用いて、C−MOS形成部の
拡散領域105〜107が露出するまでエッチングを行
う(図5(j))。
OS膜120を絶縁分離用トレンチ116が完全に埋ま
るまで堆積する。次いで、プラズマTEOS膜120と
熱酸化膜118をフッ酸を用いて、C−MOS形成部の
拡散領域105〜107が露出するまでエッチングを行
う(図5(j))。
【0043】次に、酸化膜を約20nm形成し、その後
制御用C−MOS形成部にフォトリソグラフィを用いて
しきい値電圧調整イオン注入用のパターンを形成する。
次いで、しきい値電圧調整用のイオン注入を行い、その
後レジストを除去する。次いで、制御用C−MOS形成
部の拡散領域105〜107表面が露出するまで、フッ
酸を用いて酸化膜をエッチングし、その後制御用C−M
OSのゲート酸化膜を形成する。次いでLP−CVD法
を用いて多結晶シリコン膜を全面に堆積し、その後N型
不純物を高濃度にドーピングする。次いで、フォトリソ
グラフィでゲート電極121のレジストのパターンを形
成し、その後RIE法を用いて多結晶シリコンをエッチ
ングしてC−MOSのゲート電極121を形成し、その
後レジストを除去する(図5(k))。
制御用C−MOS形成部にフォトリソグラフィを用いて
しきい値電圧調整イオン注入用のパターンを形成する。
次いで、しきい値電圧調整用のイオン注入を行い、その
後レジストを除去する。次いで、制御用C−MOS形成
部の拡散領域105〜107表面が露出するまで、フッ
酸を用いて酸化膜をエッチングし、その後制御用C−M
OSのゲート酸化膜を形成する。次いでLP−CVD法
を用いて多結晶シリコン膜を全面に堆積し、その後N型
不純物を高濃度にドーピングする。次いで、フォトリソ
グラフィでゲート電極121のレジストのパターンを形
成し、その後RIE法を用いて多結晶シリコンをエッチ
ングしてC−MOSのゲート電極121を形成し、その
後レジストを除去する(図5(k))。
【0044】次に、制御用C−MOSの電界緩和層12
2を形成するためのパターンをフォトリソグラフィによ
り形成し、その後イオン注入技術で電界緩和層用の不純
物を注入し、その後CVD法により酸化膜123を堆積
し、その後RIEにて、制御用C−MOS部のソース及
びドレイン拡散層が形成される領域の拡散領域105〜
107表面が露出するまで、酸化膜をエッチングする
(図5(l))。
2を形成するためのパターンをフォトリソグラフィによ
り形成し、その後イオン注入技術で電界緩和層用の不純
物を注入し、その後CVD法により酸化膜123を堆積
し、その後RIEにて、制御用C−MOS部のソース及
びドレイン拡散層が形成される領域の拡散領域105〜
107表面が露出するまで、酸化膜をエッチングする
(図5(l))。
【0045】次に、熱酸化膜を約20nm形成し、その
後フォトリソグラフィにて制御用C−MOSのN−MO
Sのソース領域及びドレイン領域124と制御用NPN
バイポーラ・トランジスタのエミッタ領域125及びコ
レクタ領域126とU−MOSのドレイン引き出し領域
127となる領域にパターンを形成し、その後イオン注
入技術を使用して、N型の不純物を高濃度に注入し、そ
の後レジストを除去する。次いで、フォトリソグラフィ
にて制御用C−MOSのP−MOSのソース領域及びド
レイン領域128と制御用NPNバイポーラ・トランジ
スタのベース領域129とU−MOSのソース領域のN
型拡散層に取り囲まれる領域130とゲート電極の外側
131にパターンを形成する。次いでイオン注入技術を
使用して、P型の不純物を高濃度に注入し、その後レジ
ストを除去する。次いで、ゲート電極となる119とア
ルミ配線の層間絶縁膜としてCVD法にて酸化膜132
を堆積し、熱処理を施して前述の各拡散層を形成する
(図6(m))。
後フォトリソグラフィにて制御用C−MOSのN−MO
Sのソース領域及びドレイン領域124と制御用NPN
バイポーラ・トランジスタのエミッタ領域125及びコ
レクタ領域126とU−MOSのドレイン引き出し領域
127となる領域にパターンを形成し、その後イオン注
入技術を使用して、N型の不純物を高濃度に注入し、そ
の後レジストを除去する。次いで、フォトリソグラフィ
にて制御用C−MOSのP−MOSのソース領域及びド
レイン領域128と制御用NPNバイポーラ・トランジ
スタのベース領域129とU−MOSのソース領域のN
型拡散層に取り囲まれる領域130とゲート電極の外側
131にパターンを形成する。次いでイオン注入技術を
使用して、P型の不純物を高濃度に注入し、その後レジ
ストを除去する。次いで、ゲート電極となる119とア
ルミ配線の層間絶縁膜としてCVD法にて酸化膜132
を堆積し、熱処理を施して前述の各拡散層を形成する
(図6(m))。
【0046】次に、各拡散層に電極133を配置し、そ
の後保護膜134を堆積する(図6(n))。
の後保護膜134を堆積する(図6(n))。
【0047】そして、図示しないボンディング用のPA
D部分に穴明けをして、半導体装置が完成する。
D部分に穴明けをして、半導体装置が完成する。
【0048】以上説明したように、本発明の実施の形態
においては、U−MOSのゲート酸化膜118を形成す
る工程において、絶縁分離用トレンチ117の側面にも
その酸化膜118を形成した後、この酸化膜118が側
面に形成された両トレンチ116,117に多結晶シリ
コン膜119を、U−MOSゲートトレンチ116が埋
まるまで堆積させた後、絶縁分離用トレンチ117にプ
ラズマTEOS膜120を絶縁分離用トレンチ117が
完全に埋まるまで堆積させるようにした。従って、これ
らの異なるトレンチを少ない工程数で製造することがで
き、よって製造コストを低くすることができると共に、
製造歩留まりを向上することができる。
においては、U−MOSのゲート酸化膜118を形成す
る工程において、絶縁分離用トレンチ117の側面にも
その酸化膜118を形成した後、この酸化膜118が側
面に形成された両トレンチ116,117に多結晶シリ
コン膜119を、U−MOSゲートトレンチ116が埋
まるまで堆積させた後、絶縁分離用トレンチ117にプ
ラズマTEOS膜120を絶縁分離用トレンチ117が
完全に埋まるまで堆積させるようにした。従って、これ
らの異なるトレンチを少ない工程数で製造することがで
き、よって製造コストを低くすることができると共に、
製造歩留まりを向上することができる。
【0049】なお、本実施の形態においては、N型のド
ープされた多結晶シリコン膜119を用いたが、P型に
ドープされた多結晶シリコン膜でも構わない。
ープされた多結晶シリコン膜119を用いたが、P型に
ドープされた多結晶シリコン膜でも構わない。
【0050】本実施の形態では、制御回路としてC−M
OS、NPNバイポーラ・トランジスタを用いて説明し
たが、PNPトランジスタを集積したものでもよく、U
−MOSの使用目的に合わせて適宜、変更してもよい。
OS、NPNバイポーラ・トランジスタを用いて説明し
たが、PNPトランジスタを集積したものでもよく、U
−MOSの使用目的に合わせて適宜、変更してもよい。
【図1】本発明の実施の形態の半導体装置の構造を示す
断面図である
断面図である
【図2】本発明の実施の形態の半導体装置の製造工程を
示す断面図である
示す断面図である
【図3】本発明の実施の形態の半導体装置の製造工程を
示す断面図である
示す断面図である
【図4】本発明の実施の形態の半導体装置の製造工程を
示す断面図である
示す断面図である
【図5】本発明の実施の形態の半導体装置の製造工程を
示す断面図である
示す断面図である
【図6】本発明の実施の形態の半導体装置の製造工程を
示す断面図である
示す断面図である
【図7】従来の半導体装置の製造工程を示す断面図であ
る。
る。
【図8】従来の半導体装置の製造工程を示す断面図であ
る。
る。
【図9】従来の半導体装置の製造工程を示す断面図であ
る。
る。
【図10】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
99 酸化膜 101 P型半導体基板 102 N型半導体基板 103 酸化膜 104 N+ 型埋込み層 105 C−MOS用のP型拡散層 106 C−MOS用のN型拡散層 107 バイポーラ・トランジスタ用のN型拡散層 108 U−MOS用のN型拡散層 109 U−MOSドレイン領域のN+ 型拡散層 110 NPNバイポーラ・トランジスタのベース領
域となるP型拡散層 111 U−MOSベース領域となるP型拡散層 112 LOCOS酸化膜 113 U−MOSソース領域用のN+ 型不純物層 114 シリコン・ナイトライド膜 115 PSG膜 116 絶縁分離用トレンチ 117 U−MOSゲート用トレンチ 118 U−MOSゲート酸化膜 119 多結晶シリコン膜 120 プラズマTEOS膜 121 ゲート電極 122 制御用C−MOSの電界緩和層 123 酸化膜 124 制御用C−MOSのN−MOSのソース領域
及びドレイン領域 125 制御用NPNバイポーラ・トランジスタのエ
ミッタ領域 126 制御用NPNバイポーラ・トランジスタのコ
レクタ領域 127 U−MOSのドレイン引き出し領域 128 制御用C−MOSのP−MOSのソース領域
及びドレイン領域 129 制御用NPNバイポーラ・トランジスタのベ
ース領域 130 U−MOSのソース領域のN型拡散層に取り
囲まれる領域 131 ゲート電極の外側 132 酸化膜 133 電極 134 保護膜 300 P型半導体基板 301 酸化膜 302 第1酸化膜 303 多結晶シリコン 304 第2酸化膜 310 絶縁膜 320 P型ベース領域 322 N+ 型ソース領域 323 P+ 型拡散領域 324 N型半導体領域・P型ベース領域 325 N+ 型拡散領域・ドレイン引き出し領域 326 N+ 型埋込み層 327 ドレイン取出し領域 340 ゲート電極 350 絶縁分離用トレンチ 360 多結晶シリコン膜
域となるP型拡散層 111 U−MOSベース領域となるP型拡散層 112 LOCOS酸化膜 113 U−MOSソース領域用のN+ 型不純物層 114 シリコン・ナイトライド膜 115 PSG膜 116 絶縁分離用トレンチ 117 U−MOSゲート用トレンチ 118 U−MOSゲート酸化膜 119 多結晶シリコン膜 120 プラズマTEOS膜 121 ゲート電極 122 制御用C−MOSの電界緩和層 123 酸化膜 124 制御用C−MOSのN−MOSのソース領域
及びドレイン領域 125 制御用NPNバイポーラ・トランジスタのエ
ミッタ領域 126 制御用NPNバイポーラ・トランジスタのコ
レクタ領域 127 U−MOSのドレイン引き出し領域 128 制御用C−MOSのP−MOSのソース領域
及びドレイン領域 129 制御用NPNバイポーラ・トランジスタのベ
ース領域 130 U−MOSのソース領域のN型拡散層に取り
囲まれる領域 131 ゲート電極の外側 132 酸化膜 133 電極 134 保護膜 300 P型半導体基板 301 酸化膜 302 第1酸化膜 303 多結晶シリコン 304 第2酸化膜 310 絶縁膜 320 P型ベース領域 322 N+ 型ソース領域 323 P+ 型拡散領域 324 N型半導体領域・P型ベース領域 325 N+ 型拡散領域・ドレイン引き出し領域 326 N+ 型埋込み層 327 ドレイン取出し領域 340 ゲート電極 350 絶縁分離用トレンチ 360 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 652R 653A Fターム(参考) 5F032 AA06 AA35 AA44 AA45 AA47 CA17 CA18 CA24 CA25 DA03 DA04 DA22 DA30 DA53 5F048 AA09 AC06 AC07 BA09 BA12 BB05 BB06 BB19 BC03 BC06 BD07 BF02 BG05 CB06 DA25 5F110 AA16 BB04 BB12 BB20 CC02 CC09 DD05 DD13 EE09 EE21 EE45 FF02 FF23 GG02 GG12 GG32 GG52 HJ01 HJ13 HL03 NN02 NN23 NN55 NN62 NN65 QQ17
Claims (3)
- 【請求項1】 電力用半導体素子部と、この電力用半導
体素子部を制御する制御回路部とが、同一半導体基板上
に形成されると共に、前記電力用半導体素子部と前記制
御回路部とが、絶縁分離用トレンチによって絶縁分離さ
れた半導体装置において、 前記電力用半導体素子部の前記半導体基板表面に形成さ
れたベース領域と、 このベース領域から前記半導体基板に達するまで形成さ
れたゲート用トレンチと、 このゲート用トレンチに第1絶縁膜を介して形成された
第1多結晶シリコン膜と、 を備え、 前記絶縁分離用トレンチは、トレンチの側面に第2絶縁
膜が形成されると共に、この第2絶縁膜の内側面に第2
多結晶シリコン膜が形成されると共に、この第2多結晶
シリコン膜の内側面に第3絶縁膜が形成されていること
を特徴とする半導体装置。 - 【請求項2】 第1半導体基板上に第4絶縁膜を介して
形成された第1導電型の第2半導体基板と、 この第2半導体基板の表面に選択的に形成された第2導
電型のベース領域と、 このベース領域表面から前記第2半導体基板に達するま
で形成されたゲート用トレンチと、 このゲート用トレンチに第1絶縁膜を介して形成された
第1多結晶シリコン膜と、 前記ベース領域表面に、前記ゲート用トレンチに囲まれ
るように形成された第1導電型のソース領域と、 前記ベース領域が形成されていない前記第2半導体基板
表面から前記第4絶縁膜に達するまで形成された第1導
電型のドレイン領域と、 前記第2半導体基板表面から前記第4絶縁膜に達するま
で形成された絶縁分離用トレンチと、 この絶縁分離用トレンチの側面に形成された第2絶縁膜
と、 この第2絶縁膜の内側面に形成された第2多結晶シリコ
ン膜と、 この第2多結晶シリコン膜の内側面に形成された第3絶
縁膜と、 を備えたことを特徴とする半導体装置。 - 【請求項3】 第1半導体基板上に第4絶縁膜を介し
て、第1導電型の第2半導体基板を形成する工程と、 この第2半導体基板表面の所定領域に、ベース領域とな
る第2導電型の第1拡散領域を形成する工程と、 前記第1拡散領域の表面に選択的にソース領域となる第
1導電型の第2拡散領域を形成する工程と、 前記第1拡散領域が形成されていない第2半導体基板表
面から、前記第4絶縁膜に達するまで絶縁分離用トレン
チを形成する工程と、 前記第1拡散領域表面から前記第2半導体基板に達する
まで、選択的にゲート用トレンチを形成する工程と、 前記絶縁分離用トレンチの側面に第2絶縁膜を形成する
と共に、前記ゲート用トレンチ側面及び底面に第1の絶
縁膜を形成する工程と、 前記第2絶縁膜が形成された絶縁分離用トレンチの内側
面に第2多結晶シリコン膜を形成すると共に、第1絶縁
膜が形成されたゲート用トレンチの内側面に第1多結晶
シリコン膜を形成する工程と、 前記第2多結晶シリコン膜が形成された絶縁分離用トレ
ンチの内側面に第3の絶縁膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11126002A JP2000323706A (ja) | 1999-05-06 | 1999-05-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11126002A JP2000323706A (ja) | 1999-05-06 | 1999-05-06 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000323706A true JP2000323706A (ja) | 2000-11-24 |
Family
ID=14924306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11126002A Pending JP2000323706A (ja) | 1999-05-06 | 1999-05-06 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000323706A (ja) |
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1999
- 1999-05-06 JP JP11126002A patent/JP2000323706A/ja active Pending
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