JP2007149869A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】素子分離トレンチ4により取り囲まれたSOI層1からなる素子分離領域1sが、素子分離トレンチ4に隣接する外殻領域1aと、外殻領域1aの内側の内部領域1bに区分され、トレンチゲート3bを有するMOSトランジスタの各セルが、内部領域1bに分散して配置され、素子分離トレン4より浅いダミーゲートトレンチ3aが、外殻領域1aに分散して配置されてなる半導体装置10とする。
【選択図】図1
Description
前記外殻領域と内部領域の境界が、前記素子分離トレンチから30μm以上の距離にあることが好ましい。
に一点鎖線で示した外殻領域1aと内部領域1bの境界の素子分離トレンチ4からの距離Laが、30μm以上であることが好ましい。これによって、MOSトランジスタの各セルが分散して配置される内部領域1aでの結晶欠陥の発生を、確実に抑制することができる。
1 SOI層
1s 素子分離領域
1a 外殻領域
1b 内部領域
2 埋め込み酸化膜
3a ダミーゲートトレンチ
3b トレンチゲート
4 素子分離トレンチ
5 LOCOS
La 外殻領域と内部領域の境界の素子分離トレンチからの距離
Claims (8)
- 素子分離トレンチにより取り囲まれたSOI層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、
トレンチゲートを有するMOSトランジスタの各セルが、前記内部領域に分散して配置され、
前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなることを特徴とする半導体装置。 - 前記ダミーゲートトレンチの深さが、前記トレンチゲートと同じ深さであることを特徴とする請求項1に記載の半導体装置。
- 前記素子分離トレンチ上に、LOCOSが形成されてなることを特徴とする請求項1または2に記載の半導体装置。
- 前記外殻領域と内部領域の境界が、前記素子分離トレンチから30μm以上の距離にあることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記ダミーゲートトレンチの配置ピッチが、3.1μm以上、5.6μm以下であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記トレンチゲートの深さが、5μm以下であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 素子分離トレンチにより取り囲まれたSOI層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、
トレンチゲートを有するMOSトランジスタの各セルが、前記内部領域に分散して配置され、
前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなる半導体装置の製造方法であって、
前記トレンチゲートと前記ダミーゲートトレンチを、同一のトレンチ形成工程を用いて形成することを特徴とする半導体装置の製造方法。 - 前記トレンチ形成工程後において、熱処理温度1150℃以上、熱処理時間10秒以上の条件で、ランプ加熱による急熱急冷処理工程を実施することを特徴とする請求項7に記載の半導体装置の製造方法。
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