JP2003100900A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 システムオンチップ型の半導体装置におい
て、各機能ブロック領域の境界における応力を最小に
し、素子形成面を均一し、チップ面積の増大を抑制して
集積度を向上する。 【解決手段】 半導体装置は、支持基板と、支持基板上
のバルク成長層に第１の素子が形成されるバルク素子領
域と、支持基板上の埋め込み絶縁膜上のシリコン層に素
子が形成されるＳＯＩ素子領域と、これら領域の境界に
位置する境界層を有する。バルク成長層に素子が形成さ
れるバルク素子領域の素子形成面と、埋め込み絶縁膜上
のシリコン層に素子が形成されるＳＯＩ素子領域の素子
形成面の高さはほぼ等しい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、ＳＯＩ（Silicon On Insulato
r）基板領域に形成される回路素子と、バルク（Bulk）
状基板領域に形成される回路素子とを同一チップ上に搭
載した半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】１つのＭＯＳＦＥＴと１つのキャパシタ
とから構成される１Ｔ１Ｃ（１トランジスタ１キャパシ
タ）型のメモリセルを有するＤＲＡＭは、高集積化に適
した安価な大容量メモリとして、広範な用途に用いられ
ている。特に近年、このようなＤＲＡＭとロジック回路
とを同一の半導体チップ上に集積して、システム性能を
向上するシステムＬＳＩへの要求が高まっている。
【０００３】一方、ＭＯＳＦＥＴを中心に構成するロジ
ック回路の高性能化を図るため、従来のシリコンバルク
基板に代えて、ＳＯＩ基板の表面側薄膜シリコン層（以
下、「ＳＯＩ層」と称する）にトランジスタを形成した
ＳＯＩＭＯＳＦＥＴなどのＳＯＩ素子が脚光を浴び、す
でに高性能ロジック用途に製品化が始まっている。この
ような流れの中で、ＳＯＩ素子で構成される高性能ロジ
ック回路（以下、「ＳＯＩロジック」と称する）の性能
をさらに引き出すべく、ＤＲＡＭなどのメモリをＳＯＩ
ロジックとともに搭載したシステムＬＳＩあるいはシス
テムオンチップの開発が急務となっている。
【０００４】しかし、ＳＯＩ基板上に、高性能ロジック
を構成する素子（たとえばＳＯＩＭＯＳＦＥＴ）と同じ
構造でＤＲＡＭを形成することは、以下の理由で困難で
ある。
【０００５】まず、ＳＯＩＭＯＳＦＥＴは一般的な使用
において、チャネルが形成されるボディ領域の電位がフ
ローティングとなるため、回路動作に伴うリーク電流や
しきい値変動を生じる。たとえば、パストランジスタと
して用いた場合、ゲート電圧がオフとなる条件下であっ
ても、ソース・ドレイン電圧の動作条件によっては、寄
生ＭＯＳＦＥＴ電流や寄生バイポーラ電流といったリー
ク電流が流れることがある。このため、リテンションの
問題から、ＤＲＡＭのセルトランジスタのようにリーク
電流スペックの厳しい回路に、ＳＯＩＭＯＳＦＥＴを適
用することは不向きである。
【０００６】また、基板浮遊効果により、トランジスタ
の動作履歴を含む動作条件の違いに応じて、しきい電圧
にばらつきが生じる。このため、ＳＯＩＭＯＳＦＥＴを
ＤＲＡＭのセンスアンプ回路に用いる場合、ペアトラン
ジスタ間のしきい電圧のばらつきを増幅してしまい、セ
ンスマージンを劣化させるため不向きである。
【０００７】このような基板浮遊を解決する方法とし
て、従来のＭＯＳＦＥＴパターンに対して、ボディ部か
らの引出し素子領域とコンタクトを設けてボディ電位を
固定する方法も提案されている。しかし、この方法で
は、セルやセンスアンプ部の面積が大幅に増大し、ＤＲ
ＡＭの最大の特長である高集積性を損なうという問題が
ある。
【０００８】そこで、ＳＯＩ基板に一部バルク領域を設
け、バルク領域内に、基板浮遊効果と相性の悪いＤＲＡ
Ｍなどの回路を形成することが考えられる。実際、これ
を実現するために、ＳＯＩ基板中にバルク領域を備えた
基板（以下「ＳＯＩ／バルク基板」という）の形成方法
が種々提案されている。
【０００９】第１の方法として、マスクパターンを用い
たＳＩＭＯＸ（Separation by Implanted Oxygen） 法
により、Ｓｉ基板の所望の位置に酸素注入を行って、Ｓ
ＯＩ基板中にバルク領域を形成する方法（特開平１０−
３０３３８５号公報、およびRobert Hannon, et al. 20
00 Symposium on VLSI Technology of Technical Paper
s, pp66-67）がある。
【００１０】第２の方法は、絶縁膜をパターニングした
シリコン（Ｓｉ）基板上に別のシリコン（Ｓｉ）基板を
張り合わせることによって、ＳＯＩ領域とバルク領域を
混在させる方法である（特開平８−３１６４３１号公
報）。
【００１１】第３の方法は、ＳＯＩ基板の所定の位置
で、表面のＳＯＩ層と、その下方の埋め込み絶縁膜とを
部分的にエッチング除去して支持基板を露出し、ＳＯＩ
基板内にバルク領域を作製する方法（特開平７−１０６
４３４号公報、特開平１１−２３８８６０号公報、およ
び特開２０００−９１５３４号公報）である。
【００１２】第４の方法は、第３の方法による部分エッ
チング除去で生じたＳＯＩ領域とバルク領域の段差を解
消するために、バルク領域にＳｉエピタキシャル成長層
を形成する方法である。この方法では、エピタキシャル
成長層をＳＯＩ領域上のマスク材よりも高い位置まで形
成し、その後、マスク材をストッパにしてエピタキシャ
ル成長層を研磨し、平坦化する（特開２０００−２４３
９４４号公報）。
【００１３】これらのＳＯＩ／バルク基板形成方法は、
いずれも以下の問題点を有する。
【００１４】第１の方法では、酸素イオン注入によるダ
メージにより、ＳＯＩ層の結晶性がよくない。また、酸
素イオン注入による埋め込み酸化膜形成時に体積膨張に
よる応力が生じ、ＳＯＩ領域とバルク領域の境界部に結
晶欠陥が発生する。
【００１５】第２の方法では、Ｓｉ基板同士の張り合わ
せ面で、汚染物や結晶方位のずれなどにより、結晶性の
劣化や電気的特性の劣化につながる界面準位の形成が起
こる。このため、バルク領域で必要とされるウェル接合
や、トレンチキャパシタなどの深い素子で特性劣化を誘
発する。
【００１６】第３の方法では、ＳＯＩ領域とバルク領域
の間に、ＳＯＩ層と埋め込み絶縁膜の厚さ分に相当する
段差が発生し、リソグラフィ工程のフォーカスマージン
の確保が困難になる。
【００１７】第４の方法では、バルク領域を構成するエ
ピタキシャル成長層の側面が、ＳＯＩ基板との境界と接
する部分で結晶が劣化するという問題がある。これは、
露出したＳＯＩ層側面からもエピタキシャル層が成長す
ることに起因する。エッチング面であるＳＯＩ層側壁か
らのエピタキシャル層はもともと結晶性が悪いうえに、
隣接する支持基板から成長した結晶と接触する領域で、
結晶方位のミスマッチが生じ、結晶性がさらに悪化する
ためである。
【００１８】また、段差解消のために形成したエピタキ
シャル成長層の表面を研磨平坦化するとはいえ、あらか
じめＳＯＩ層上に形成したマスク材をストッパにして研
磨する。このため、結局はエピタキシャル成長層表面の
高さが、マスク材の厚さ分だけ、ＳＯＩ層表面の高さよ
りも高くなる。また、成長層領域が広い場合は、研磨に
より中央部分が窪むディシングが生じる。このような表
面位置の不均衡は、後工程で段差として残り、製造工程
に悪影響を及ぼす。
【００１９】
【発明が解決しようとする課題】上述した第４の方法
で、領域間の境界における結晶劣化を防止するために、
エッチングにより露出したＳＯＩ層の側壁をＳｉＮ等の
側壁防止膜で保護した上で、エピタキシャル成長層を形
成する方法が考えられる。
【００２０】しかし、エピタキシャル成長によるバルク
領域とＳＯＩ基板領域の境界にＳｉＮ側壁防止膜が存在
すると、境界の近傍数μｍの範囲にわたって、ＳＯＩ層
およびエピタキシャル成長層の双方にかなりの応力が発
生し、半導体の移動度が劣化する。移動度が劣化した場
所に素子を形成すると、その素子の特性も劣化する。
【００２１】応力の影響を避けるためには、ＳＯＩ基板
領域とバルク領域との間に十分なマージンスペースを確
保し、境界付近に素子を形成しないようにする必要があ
るが、これではチップ面積の増大が避けられない。
【００２２】また、エピタキシャル成長層とＳＯＩ基板
表面との段差をなくし、均一な高さに素子が形成できる
ことが望まれる。
【００２３】そこで本発明は、第４の方法をさらに改良
し、バルク基板領域と、ＳＯＩ基板領域の間に発生する
応力を解消し、かつチップ面積の増大に影響せず、均一
な高さに素子が形成される改良された半導体装置と、そ
の製造方法を提供する。
【００２４】
【課題を解決するための手段】本発明の第１の側面とし
て、半導体装置は、支持基板と、支持基板上に形成され
たバルク成長層に素子が形成されるバルク素子領域と、
支持基板上に埋め込み絶縁膜および埋め込み絶縁膜上の
ＳＯＩ層を有して前記ＳＯＩ層に素子が形成されるＳＯ
Ｉ素子領域と、これらのバルク素子領域とＳＯＩ素子領
域の境界に位置する境界層を有する。バルク素子領域に
素子が形成される第１の素子形成面と、ＳＯＩ素子領域
内に素子が形成される第２の素子形成面は、ほぼ同じ高
さに位置する。
【００２５】バルク成長層がシリコンの場合に、境界層
はたとえばポリシリコンや、シリコンゲルマニウムなど
のシリコン系ゲート材料である。
【００２６】半導体装置はまた、バルク素子領域内に位
置する第１の素子分離と、ＳＯＩ素子領域内に位置する
第２の素子分離と、境界に位置する第３の素子分離を有
し、第３の素子分離が境界層となる。この場合、第１〜
第３の素子分離は、ほぼ同じ深さで、ＳＯＩ素子領域の
埋め込み絶縁膜よりも深いことが好ましい。
【００２７】半導体装置また、バルク素子領域内の第１
の素子分離と、ＳＯＩ素子領域内にあり、第１の素子分
離よりも浅い第２の素子分離のいずれかのうち、最も境
界に近い素子分離が、境界層を兼用してもよい。たとえ
ば、第２の素子分離が境界層を兼ねる場合は、境界層は
その底面で埋め込み絶縁膜に接する。
【００２８】半導体装置はまた、バルク素子領域内部の
境界近傍に、ダミーの埋め込み層を有してもよい。
【００２９】このような構成により、半導体装置の素子
形成面の平坦化が図られ、後工程での悪影響が緩和され
る。また、本来素子が形成されることのない境界に、種
々の境界層を設けることにより、応力を緩和するととも
に、チップ面積の増大を抑制することができる。
【００３０】第２の側面として、バルク状基板領域とＳ
ＯＩ基板領域との間の応力を低減した半導体装置の簡便
な製造方法を提供する。この方法は以下の工程を含む。
【００３１】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の所定の箇所で、前記シリコン層
と、埋め込み絶縁膜の一部を除去する （ｃ） 除去により露出したシリコン層の側壁を覆う側
壁保護膜を形成する （ｄ） 前記所定の箇所で前記支持基板の表面を露出さ
せ、露出した面から前記シリコン層の表面に一致する高
さのバルク成長層を形成する （ｅ） バルク成長層と前記ＳＯＩ基板に、同じ深さの
素子分離を一括して形成する （ｆ） バルク成長層とＳＯＩ基板に素子を形成する。
【００３２】第３の側面として、バルク状基板領域とＳ
ＯＩ基板領域の間の応力を緩和するとともに、それぞれ
の領域に適した素子分離を有する半導体装置の簡便な製
造方法を提供する。この方法は以下の工程を含む。
【００３３】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の第１の位置で前記シリコン層を除
去し、除去した位置に第１の素子分離絶縁膜を形成する （ｃ） 第１の素子分離絶縁膜でシリコン層の側壁を覆
ったまま、第２の位置で、支持基板の表面を露出する （ｄ） 露出させた面から、シリコン層の表面に一致す
る高さのバルク成長層を形成する （ｅ） バルク成長層に、第１の素子分離絶縁膜よりも
深い第２の素子分離絶縁膜を形成する （ｆ） バルク成長層とシリコン層に素子を形成。
【００３４】第４の側面として、たとえ熱応力などによ
バルク状基板領域とＳＯＩ基板領域の結境で発生する転
位の拡張を防止することのできる半導体装置の製造方法
を提供する。この方法は以下の工程を含む。
【００３５】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の所定の箇所で、シリコン層と、埋
め込み絶縁膜を除去して、支持基板の表面を露出する （ｃ） 露出した支持基板の表面から、シリコン層の表
面に一致する高さのバルク成長層を形成する （ｄ） バルク成長層の境界近傍に、埋め込み絶縁膜よ
りも深いダミートレンチを形成する （ｅ） バルク成長層とＳＯＩ基板の所定の位置に素子
を形成する。
【００３６】その他の構成、特徴は、以下で図面を参照
して述べる詳細な説明により、いっそう明確になる。
【００３７】
【発明の実施の形態】図１は、本発明が適用される半導
体チップ１０の構成例を示す。半導体チップ１０は、バ
ルク基板領域に素子が形成されるバルク素子領域１１
と、ＳＯＩ基板領域に素子が形成されるＳＯＩ素子領域
１２を有し、１つのチップ上に複数の機能要素を搭載し
てシステムを構成する、いわゆるシステムオンチップ型
の半導体装置である。
【００３８】ＳＯＩ素子領域１２では、埋め込み絶縁膜
上の薄膜シリコン層（ＳＯＩ層）に素子が形成される。
この領域では、素子活性層の直下が絶縁体になるため、
ロジック回路等の、高速性、高信頼性が必要とされる素
子の形成に適する。一方、バルク素子領域１１は、基板
浮遊やリテンションの観点から、ＳＯＩ層よりバルク基
板への形成が適する素子、たとえばＤＲＡＭセルなどが
形成される。
【００３９】図１（ａ）は、半導体チップ１０内に単一
のバルク素子領域１１を配置した例を、図１（ｂ）は、
半導体チップ１０内に複数のバルク素子領域１１を配置
した例を示す。詳細な図示はしないが、いずれの配置例
においても、バルク素子領域１１にはＤＲＡＭセルのみ
ならず、その周辺回路（たとえば、電源回路、デコード
回路、Ｉ／Ｏ回路など）も合わせて形成され、全体とし
てのひとつの機能ブロックを構成する。このような機能
ブロックを、「ＤＲＡＭマクロ」と称する。
【００４０】一方、ＳＯＩ素子領域１２には、表面ＳＯ
Ｉ層にたとえばＭＯＳトランジスタを形成した高速ロジ
ック回路が形成される。このようなロジック回路を「Ｓ
ＯＩロジック」と称する。
【００４１】以下、システムオンチップの一例として、
ひとつのチップ上にＤＲＡＭマクロとＳＯＩロジックと
が搭載される構成を例にとって、種々の実施形態を説明
する。
【００４２】＜第１実施形態＞図２は、本発明の第１実
施形態に係る半導体装置であり、図１（ｂ）のＡ−Ａ’
ラインに沿った断面構成の一例を示す。図２に示す半導
体チップ１０は、支持基板２１と、支持基板２１上に形
成されたバルク成長層２６に素子が形成されるバルク素
子領域１１と、支持基板２１上の埋め込み酸化膜２２上
に位置するシリコン層（ＳＯＩ層）２３に素子が形成さ
れるＳＯＩ素子領域１２と、これらの領域の境界に位置
する境界層であるポリシリコン層４７を備える。図２の
例では、バルク素子領域１１は、バルク成長層として、
単結晶Ｓｉのエピタキシャル成長層２６を有し、支持基
板２１は、たとえばｐ型のシリコン支持基板である。
【００４３】バルク素子領域１１は、たとえばトレンチ
型キャパシタ３０を使用したＤＲＡＭセル４３、周辺ト
ランジスタ４４、その他図示はしないが、必要な回路素
子を含む。これらの素子や回路全体で、ひとつの機能ブ
ロックとしてＤＲＡＭマクロを構成する。
【００４４】ＳＯＩ素子領域１２は、たとえばＭＯＳＦ
ＥＴ４５のアレイを含み、これらの高速素子でＳＯＩロ
ジックを構成する。
【００４５】ＤＲＡＭセル４３や周辺トランジスタ４４
が形成されるエピタキシャル成長層２６の表面と、ＭＯ
ＳＦＥＴ４５が形成されるＳＯＩ層２３の表面の高さ
は、ほぼ等しい。したがって、半導体チップ１０におい
ては、バルク素子領域１１内の素子と、ＳＯＩ素子領域
１２内の素子は、ほぼ同レベルに位置することになる。
【００４６】ＤＲＡＭセル４３、周辺トランジスタ４
４、ＭＯＳＦＥＴ４５は、たとえばポリシリコン等のシ
リコン系のゲート電極３９ａ、４１、３９ｂを有する。
図２の例では、バルク素子領域１１とＳＯＩ素子領域の
境界に位置する境界層としてポリシリコン層４７を用い
ているが、素子４３、４４、４５のゲート材料として用
いられるシリコン系材料であれば、たとえばＳｉＧｅ
（シリコンゲルマニウム）などの層であってもよい。
【００４７】図２の例では、ポリシリコンの境界層４７
が、エピタキシャル成長層２６とＳＯＩ層２３の表面と
揃う高さであるが、素子のゲート３９ａ、３９ｂ、４１
と同じ高さまで突出していてもよい。
【００４８】半導体チップ１０はまた、ＤＲＡＭマクロ
が形成されるバルク素子領域１１内に、各素子４３、４
４を分離する第１の素子分離３５ａを有し、ＳＯＩロジ
ックが形成されるＳＯＩ素子領域１２内に、各素子４５
を分離する第２の素子分離３５ｂを有する。バルク素子
領域１１に形成される第１の素子分離３５ａと、ＳＯＩ
素子領域１２に形成される第２の素子分離３５ｂは、ほ
ぼ同じ深さであり、同一の絶縁素材で埋め込まれてい
る。
【００４９】図２に示す例では、ＳＯＩ層２３と埋め込
み酸化膜２２を合わせた厚さが比較的厚く、ＳＯＩ素子
領域１２における第２の素子分離３５ｂの深さは、埋め
込み酸化膜２２の途中までとなっている。しかし、埋め
込み酸化膜２２がそれほど厚くない場合は、第２の素子
分離３５ｂの厚さは、ＳＯＩ膜２３の膜厚よりも深く、
かつ、バルク素子領域１１の素子分離３５ａの深さと同
程度であれば、Ｓｉ支持基板２１に達する深さであって
もかまわない。第２の素子分離３５ｂと第１の素子分離
３５ａを同程度の深さとすることにより、ＭＯＳＦＥＴ
４５が位置するＳＯＩ層２３から、第２の素子分離３５
ｂを隔てて隣りのＳＯＩ層に到る実効的な素子間距離が
長くなる。結果として、界面を介したリーク電流による
素子分離耐性の劣化が回避され、微細でかつリーク電流
の小さい素子分離が可能になる。
【００５０】図３および４は、図２に示した半導体装置
の製造工程を示す。以下、図面に従って、製造方法を説
明する。
【００５１】（ａ）まず、図３（ａ）に示すように、Ｓ
ｉ支持基板２１、埋め込み酸化膜２２、ＳＯＩ層２３か
ら成るＳＯＩウエハ２０上に、ＳｉＯ2やＳｉＮ、ある
いはこれらの複合膜によるマスクパターン２４を形成す
る。
【００５２】（ｂ）次に、図３（ｂ）に示すように、マ
スクパターン２４で保護されていない領域のＳＯＩ層２
３および埋め込み絶縁膜２２を、ＲＩＥ（reactive ion
etching）などの異方性エッチングにより除去する。こ
のとき、Ｓｉ支持基板２１への機械的ダメージやプラズ
マダメージを防ぐために、ＳＯＩウエハ２０の埋め込み
酸化膜２２’がわずかに残る状態でエッチングを終了す
る。
【００５３】（ｃ）次に、図３（ｃ）に示すように、露
出したＳＯＩ層２３の側面を保護するために、側壁保護
膜２５を形成する。側壁保護膜２５としては、ＳｉＮや
ＳｉＯ 2などが適用可能である。これらを全面に堆積さ
せた後、ＲＩＥにより側壁残しを行って側壁保護膜２５
を形成する。側壁残しの際にも、先に残した埋め込み酸
化膜２２’が支持基板２１上に維持されるように、側壁
保護膜２５の膜厚を調整する。
【００５４】（ｄ）次に、図３（ｄ）に示すように、支
持基板２１上にわずかに残した埋め込み酸化膜２２’
を、たとえばＮＨ4ＦやＨＦなどのエッチャントを使用
してウエットエッチングし、支持基板２１の表面を露出
する。側壁保護膜２５でＳＯＩ層２３の側面を保護した
ままウエットエッチングすることにより、シリコン支持
基板２１にダメージを与えずにすむ。所定の前処理の
後、たとえば化学的気相成長による選択エピタキシャル
成長で、支持基板１１上に単結晶Ｓｉ層２６を形成す
る。
【００５５】前工程で側壁保護膜２５にＳｉＯ2を使用
した場合は、シリコン基板２１を保護するように残した
薄い埋め込み酸化膜２２’をウエットエッチングする際
に、側壁保護膜２５も若干エッチングされる。しかし、
支持基板２１表面の保護のために残存させた埋め込み酸
化膜２２’の膜厚を十分に薄くすることによって、ＳＯ
Ｉ層側壁を露出させることなく、支持基板２１の表面だ
けを露出させることができる。
【００５６】一方、側壁保護膜２５にＳｉＮを使用した
場合は、プロセス制御性が良好である。第１実施形態で
は、後述するように、側壁保護膜２５を後工程で取り除
き、最終的な製品においてバルク素子領域１１とＳＯＩ
素子領域１２の境界に側壁保護膜２５が残らないように
する。したがって、側壁保護膜２５にＳｉＮを使用した
場合でも、従来問題となっていた応力による問題は解消
され、プロセス制御性を優先させることができる。
【００５７】（ｅ）次に、図４（ｅ）に示すように、Ｓ
ＯＩ基板表面に残るマスクパターン２４を除去し、新た
に全面にマスク材２７を形成する。先のマスクパターン
２４がＳｉＮである場合は、燐酸により除去することが
でき、先のマスクパターン２４がＳｉＯ2である場合
は、ＨＦ（フッ化水素）で除去することができる。新た
に形成するマスク材２７も、ＳｉＯ2、ＳｉＮ、あるい
はこれらの複合膜である。マスク材２７をパターニング
し、これをマスクとして、ＤＲＡＭのトレンチキャパシ
タ３０を形成する。トレンチキャパシタ３０は通常の方
法で形成すればよい。たとえば、ＲＩＥなどでトレンチ
を形成後、下部拡散プレート３１を形成し、絶縁膜を介
してしてポリシリコン等の蓄積電極２９を埋め込む。カ
ラー絶縁膜３２を形成し、トレンチをさらに埋め込ん
で、上部にセルトランジスタの一方のｎ型ソース／ドレ
イン拡散層４０ａ（図２参照）に電気的に接続するため
のストラップ３３を形成し、最終的にｎ型ポリシリコン
で埋め込む。
【００５８】（ｆ）次に、図４（ｆ）に示すように、素
子分離３５ａ、３５ｂを、バルク素子領域１１とＳＯＩ
素子領域１２の双方に、一括して形成する。具体的に
は、トレンチキャパシタ３０を保護するために、まずト
レンチキャパシタ３０上に新たなマスク材３７を堆積す
る。その後、マスク材２７および３７をパターニング
し、素子分離用のシャロートレンチを、バルク素子領域
１１とＳＯＩ素子領域の両方に、同じ深さで形成する。
マスク材２７、３７をストッパとしてトレンチ内に絶縁
膜を埋め込み、バルク素子領域１１の第１素子分離３５
ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂを同時
に形成する。
【００５９】シリコン層とＳｉＯ2、ＳｉＮ等の絶縁膜
とを同等のエッチング速度でエッチングできる条件（た
とえば化学反応的エッチングではなく、機械的エッチン
グ等）を設定し、ＳＯＩ素子領域１２の素子分離用トレ
ンチと、バルク素子領域１１の素子分離用トレンチを、
同じレートで、ＤＲＡＭセルのストラップ３３間の素子
分離に必要な深さまで掘り込んでいく。これにより、バ
ルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子
領域１２の第２素子分離３５ｂが一括形成される。
【００６０】（ｇ）最後に、図４（ｇ）に示すように、
トレンチ内の埋め込み絶縁膜をＳＯＩ層２３やエピタキ
シャル成長層２６の表面までエッチバックし（このと
き、キャパシタ保護マスク３７も除去される）、マスク
材２７を除去する。マスク材２７を除去するときに、側
壁保護膜２５の大部分も一緒に除去されて、くぼみ４６
が形成される。その後、所定の位置にゲート絶縁膜４８
を介したゲート電極３９、４１（図２参照）と、ソース
／ドレイン４０、４２（図２参照）を形成する。ゲート
電極はポリシリコンやＳｉＧｅなどのシリコン系の材料
で形成する。ゲート電極形成時に、くぼみ４６が自動的
にゲート材料で埋め込まれ、ＳＯＩ層２３とＳｉ単結晶
のエピタキシャル成長層２６との境界が、同じシリコン
系の膜で連結される。
【００６１】この状態から、必要に応じて、ウェルやチ
ャネルのドーピングを行い、所望の配線工程を経て、図
２に示すようなＤＲＡＭマクロとＳＯＩロジックを混載
した半導体装置が完成する。素子形成時にサリサイドプ
ロセスを用いる場合は、境界に埋め込まれたポリシリコ
ン４７の変形を防止するため、ポリシリコン４７をマス
クなどで保護すればよい。
【００６２】なお、図２に示す例では、ＳＯＩ層２３と
埋め込み酸化膜２２を合わせた厚さが比較的厚く、支持
基板２１とエピタキシャル成長層２６との界面が、比較
的深い位置にある。そこで、ＤＲＡＭメモリセル４３の
直下にあるｐｎ接合面を、支持基板２１とエピタキシャ
ル成長層２６との界面から確実に離すために、このｐｎ
接合面を界面よりも浅い位置に形成している。接合リー
クを防止してメモリセルのリテンション特性を維持する
ためである。
【００６３】第１実施形態の半導体装置では、バルク素
子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２
３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の
材料で連結することによって、領域間の境界での応力が
最小になる。
【００６４】また、領域間の応力による移動度の変動を
防止することができ、境界近傍の素子の劣化を効果的に
防止することができる。
【００６５】さらに、本来ＳＯＩ層の側壁を保護する側
壁保護膜のあった位置に境界層を設けるので、チップ面
積増大を抑制することができる。
【００６６】バルク素子領域とＳＯＩ素子領域の素子形
成面が、均一な高さにあるので、後工程に有利である。
【００６７】ＳＯＩ素子領域の素子分離が、トレンチキ
ャパシタを有するバルク素子領域の素子分離と同程度の
深さを有するので、ＳＯＩ素子領域側の素子分離は、表
面積としては微細であるにもかかわらずリーク電流を効
果的に防止することができる。
【００６８】第１実施形態の半導体装置の例として、Ｓ
ＯＩロジックとＤＲＡＭを同一チップ上に搭載してお
り、ロジックとＤＲＡＭを別チップにした場合に比べて
高速、低消費電力でデータをやり取りできる。
【００６９】また、バルク素子領域１１は、ＤＲＡＭメ
モリセル４３だけではなく、周辺回路４４やその他の回
路素子をも含めたひとつの機能ブロック（ＤＲＡＭマク
ロ）を包含するので、本来バルク基板で開発されたＤＲ
ＡＭの回路設計やデバイス設計が、そのままＳＯＩ／バ
ルク基板に適用できる。
【００７０】もちろん、ＤＲＡＭマクロだけではなく、
バルク基板を用いて開発されたその他の機能マクロ、た
とえばアナログ回路マクロ、高耐圧回路マクロ、ＤＲＡ
Ｍ以外のメモリ回路マクロなどにも適用可能となる。
【００７１】第１実施形態の製造方法では、バルク素子
領域とＳＯＩ素子領域の素子分離を、同じエッチングレ
ートで一括して形成することができる。したがって、埋
め込みに必要な絶縁膜の膜厚や、埋め込み時のエッチバ
ック時間などのプロセス条件にもほとんど差が生じず、
素子分離の形成作業が簡易になる。
【００７２】＜第２実施形態＞図５は、本発明の第２実
施形態に係る半導体装置５０の概略断面図である。半導
体装置５０は、支持基板５１と、支持基板５１上に形成
されたエピタキシャル成長層に素子４３、４４が形成さ
れるバルク素子領域１１と、支持基板５１上の埋め込み
酸化膜５２上に位置するＳＯＩ層５３に素子４５が形成
されるＳＯＩ素子領域１２と、バルク素子領域内の各素
子４３、４４を分離する第１の素子分離６５ａと、ＳＯ
Ｉ素子領域１２内の各素子４５を分離する第２の素子分
離６５ｂと、バルク素子領域１１とＳＯＩ素子領域１２
の境界に位置する第３の素子分離６５ｃとを有する。こ
の例では、第３の素子分離６５ｃが境界層となる。
【００７３】第２実施形態においても、バルク素子領域
１１に形成される素子４３、４４、その他の回路素子
（不図示）でＤＲＡＭマクロを構成し、ＳＯＩ素子領域
１２に形成される素子４５でＳＯＩロジックを構成する
ものとする。
【００７４】第１〜第３の素子分離６５ａ〜６５ｃは、
すべて同じ深さに設定され、かつ、ＳＯＩ素子領域１２
の埋め込み酸化膜５２よりも深い。また、ＤＲＡＭセル
４３等が形成されるバルク素子領域１１の素子形成面
と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ素子領域１２
の素子形成面は、ほぼ均一な高さにあり、ＤＲＡＭマク
ロを構成する素子４３、４４と、ＳＯＩロジックを構成
する素子４５は、ほぼ同じ高さに位置する。
【００７５】バルク素子領域１１は、バルク成長層とし
て単結晶Ｓｉのエピタキシャル成長層５６を有する。Ｓ
ＯＩ素子領域１２は、シリコン支持基板５１と、埋め込
み酸化膜５２と、ＳＯＩ膜５３で構成され、埋め込み酸
化膜５２とＳＯＩ層５３と合わせた厚さは、第１実施形
態に比較してやや小さく設定されている。
【００７６】第２実施形態に係る半導体装置５０は、バ
ルク素子領域１１とＳＯＩ素子領域１２のそれぞれに配
置される素子分離と同様の深さ、素材の素子分離６５ｃ
を、境界部に有する。境界に位置する素子分離６５ｃ
は、その他の素子分離６５ａ、６５ｂと同様に、埋め込
み酸化膜５３よりも深い。したがって、境界部分から転
位等の欠陥がバルク素子領域のエピタキシャル成長層５
６に広がるのを防止することができる。
【００７７】図６は、図５に示す半導体装置５０の製造
工程を示す図である。図６（ｅ）は図３（ｄ）に引き続
く工程であり、図３（ａ）〜３（ｄ）に示す工程は、Ｓ
ＯＩ層の膜厚が異なる以外は第１実施形態と共通するの
で、その説明の詳細は省略する。
【００７８】第１実施形態では、側壁保護膜を取り除き
領域間の境界部分をシリコン系材料で連結することによ
って応力の問題を解決した。しかし、側壁保護膜を完全
に除去するため、オーバーエッチングが必要となる。こ
のオーバーエッチングにより、シリコン支持基板２１の
表面がダメージを受けるおそれがある。
【００７９】そこで、第２実施形態の製造方法では、埋
め込み酸化膜の厚さが比較的薄いＳＯＩ基板を準備し、
素子分離用のトレンチの深さをＳＯＩ素子領域の埋め込
み酸化膜よりも深く設定する。また、バルク素子領域１
１とＳＯＩ素子領域１２の境界部にも素子分離用のトレ
ンチを配置することにより、各領域内の素子分離トレン
チの形成と同時に、境界に残っていた側壁保護膜と、境
界付近で結晶性が劣化した部分を一挙に取り去る。
【００８０】具体的には、図６（ｅ）に示すように、バ
ルク素子領域のエピタキシャル成長層５６、ＳＯＩ基板
のＳＯＩ層５３、側壁保護膜５５の全面を覆って、マス
ク材５７を形成する。マスク材５７を所定の形状にパタ
ーニングした後、第１実施形態と同様に、ＤＲＡＭのト
レンチキャパシタ３０を形成する。
【００８１】次に図６（ｆ）に示すように、バルク素子
領域、ＳＯＩ素子領域、およびこれらの境界に、一括し
て素子分離用のトレンチを形成する。このとき、シリコ
ン、ポリシリコン、およびシリコン酸化膜に対して同等
のエッチングレートを持つエッチング条件を設定するこ
とにより、同じエッチング時間で、同じ深さのトレンチ
を一括して形成することができる。なお、いずれのトレ
ンチも、ＳＯＩ素子領域の埋め込み酸化膜５２よりも深
い。残存している側壁保護膜５５の深さは、せいぜい埋
め込み酸化膜５２の深さまでなので、素子分離トレンチ
の形成と同時に、側壁保護膜５５と境界部分で結晶性が
劣化した領域が一緒に取り去られる。その後、トレンチ
内を同一の絶縁素材で埋め込むことによって、ＤＲＡＭ
マクロの第１の素子分離６５ａ、ＳＯＩロジックの第２
の素子分離６５ｂ、境界に位置する第３の素子分離６５
ｃを一括形成できる。
【００８２】その後、図６（ｇ）に示すように、トレン
チ内の埋め込み絶縁膜をエッチバックして、マスク材５
７を除去し、所定の位置に素子４３、４４、４５を形成
して、図５に示す半導体装置５０が完成する。
【００８３】第２実施形態に係る半導体装置と、その製
造方法では、境界に位置する素子分離６５ｃが埋め込み
酸化膜５３よりも深く、側壁保護膜２５とその近隣の結
晶劣化部分が一緒に取り除かれる。これにより応力を緩
和するとともに、応力の影響により、境界部から転位等
の欠陥がエピタキシャル成長層５６に広がるのを防止す
ることができる。
【００８４】さらに、従来の素子分離構造を領域間の境
界にそのまま適用できるというメリットもある。
【００８５】チップ面積増大の効果的な抑制、素子形成
面の高さの均一化による効果は、第１実施形態と同様で
ある。
【００８６】＜第３実施形態＞図７は、本発明の第３実
施形態に係る導体装置７０の概略断面図である。半導体
装置７０は、ＤＲＡＭセル８３や周辺トランジスタ８４
が形成されるバルク素子領域１１と、ＭＯＳＦＥＴ８５
が形成されるＳＯＩ素子領域１２と、バルク素子領域１
１に形成される第１の素子分離７９と、ＳＯＩ領域１２
に形成される第２の素子分離７５、７５ａとを備え、第
２の素子分離７５、７５ａは、第１の素子分離７９より
も浅い。
【００８７】バルク素子領域１１とＳＯＩ素子領域１２
のいずれかの素子分離のうち、最も境界近傍に位置する
素子分離７５ａが、領域間の境界層を兼用する。図７の
例では、ＳＯＩ素子領域１２に位置する第２の素子分離
のうち、最も境界側の素子分離７５ａが、バルク素子領
域１１とＳＯＩ素子領域１２の間に位置する境界を兼ね
ており、素子分離層７５ａの底面で、ＳＯＩ素子領域１
２の埋め込み酸化膜７２と接している。もちろん、設計
によっては、バルク素子領域１１の最も境界側に位置す
る素子分離が境界層を兼用してもよい。この場合は、境
界層の側面で、埋め込み酸化膜７２と接することにな
る。
【００８８】バルク素子領域１１は、バルク成長層とし
てエピタキシャル成長層７６を有し、ＤＲＡＭセル８
３、周辺トランジスタ８４、およびその他の回路素子
（不図示）でＤＲＡＭマクロを構成する。ＳＯＩ素子領
域１２はＳＯＩ層７３、埋め込み酸化膜７２およびシリ
コン支持基板７１から成り、ＭＯＳＦＥＴ８５でＳＯＩ
ロジックを構成する。これらの素子は、バルク素子領域
１１とＳＯＩ素子領域１２を通して均一な高さに位置す
る。
【００８９】このように、第３実施形態に係る半導体装
置７０では、バルク領域１１とＳＯＩ素子領域で、それ
ぞれの領域に応じた最適の素子分離を設定するために、
第１の素子分離７９の深さと、第２の素子分離７５の深
さが異なる。さらに、いずれかの領域の素子分離のう
ち、最も境界の近傍に位置する素子分離（図７の例では
ＳＯＩ素子領域の素子分離７５ａ）が、バルク素子領域
１１とＳＯＩ素子領域１２の領域間の境界層を兼用す
る。
【００９０】第３実施形態の半導体装置７０において、
バルク素子領域１１とＳＯＩ素子領域１２のそれぞれ
に、最適の深さの素子分離を設ける理由は以下のとおり
である。
【００９１】第１実施形態および第２実施形態では、す
べての素子分離を同じ構成としていたが、ロジック部で
は特に素子分離の微細化が要求される場合がある。高度
な微細化が要求される場合に、ＳＯＩ基板に埋め込み酸
化膜まで達する深いトレンチを形成するには、ＳＯＩ層
の側壁をエッチングする際のトレンチのテーパー角と、
埋め込み酸化膜の側壁をエッチングする際のトレンチの
テーパー角を、精密に制御しなければならない。角度制
御を精密に行わないと、トレンチを埋め込んだ後に、内
部に空洞が残り、空洞内にゲート電極材が残存して配線
ショート不良を引き起こすおそれがあるからである。
【００９２】第３実施形態の半導体装置では、最適な素
子分離領域を設けることにより、応力緩和、素子面積増
大の効果的な抑制、素子形成面の高さの均一化という効
果に加えて、配線ショート不良などを防止し、動作の信
頼性を確保することができる。
【００９３】図８および９は、第３実施形態に係る半導
体装置７０の製造工程を示す図である。
【００９４】（ａ）まず、図８（ａ）に示すように、Ｓ
ＯＩ素子領域１２内の所定位置と、バルク素子領域との
境界で双方の領域にまたがる位置に、第２の浅い素子分
離７５、７５ａを形成する。より具体的には、ＳＯＩ基
板全面にＳｉＮ等のマスク材を堆積し、これをパターニ
ングして第１のマスク７４を形成する。第１のマスク７
４に覆われた以外の箇所にＲＩＥ等により浅いトレンチ
を形成し、ＳｉＯ2などの絶縁膜を堆積して第１の素子
分離７５、７５ａを形成する。
【００９５】（ｂ）次に、図８（ｂ）に示すように、レ
ジスト等で全面に第２のマスク材７７を形成し、ＳＯＩ
素子領域全体と、バルク素子領域のうち境界に接する部
分とが覆われるように、第２のマスク材７７をパターニ
ングする。この第２のマスク材７７をマスクとして、第
１マスク材７４、ＳＯＩ層７３、埋め込み酸化膜７２を
順次エッチング除去する。好ましくは、第１のマスク材
７４とＳＯＩ層７３、および埋め込み酸化膜７３の途中
までを、たとえばＲＩＥにより除去し、最終的にシリコ
ン支持基板７１を露出する際には、ウエットエッチング
にする。
【００９６】ＲＩＥによるエッチング時は、ＳＯＩ素子
領域のＳＯＩ層７３の側面は、境界に位置する第１の素
子分離７５ａにより保護されている。また、埋め込み酸
化膜７２と、境界に位置する第１の素子分離７５ａがと
もにＳｉＯ2 系の複合膜であることから、最終的にバル
ク素子領域のシリコン支持基板７１を露出させる段階で
ウエット処理にする。このウエットエッチングにより、
支持基板７１にダメージを与えることなく、埋め込み酸
化膜７２と、第２の素子分離７５ａのうちバルク素子領
域側に突出する部分とを取り去ることができる。
【００９７】（ｃ）次に、図８（ｃ）に示すように、第
２のマスク材７７を除去し、露出したシリコン支持基板
７１上に、単結晶シリコンを選択エピタキシャル成長さ
せ、エピタキシャル成長層７６を形成する。
【００９８】（ｄ）次に、図９（ｄ）に示すように、必
要であれば第１のマスクパターン７４を除去した後、新
たにマスク材７８を全面に形成してパターニングし、バ
ルク素子領域にトレンチキャパシタ３０を形成する。ト
レンチキャパシタ３０の形成方法は、第１実施形態で述
べたとおりである。
【００９９】（ｅ）次に、トレンチキャパシタ３０のた
めの保護壁８０を形成してから、バルク素子領域に、第
２の素子分離７５よりも深い第１の素子分離７９を形成
する。
【０１００】（ｆ）最後に、トレンチ内の埋め込み絶縁
膜をエッチバックし、マスク材の除去後、ＤＲＡＭとＳ
ＯＩロジックを構成するトランジスタ８３、８４、８５
を形成して半導体装置７０が完成する。
【０１０１】第３実施形態の半導体装置は、バルク素子
領域とＳＯＩ素子領域のいずれかの領域の素子分離が、
境界部で境界層として機能する。したがって、境界ぎり
ぎりまで素子の形成が可能になり、デッドスペースが縮
小し、チップ面積の増大を効率的に抑制することができ
る。
【０１０２】また、バルク素子領域とＳＯＩ素子領域の
それぞれに、最適な素子分離を配置することによって、
ＳＯＩ素子領域の素子分離内部での空洞の発生を防止
し、ゲート電極の短絡等を抑制することができる。
【０１０３】第３実施形態の製造方法によれば、ＳＯＩ
素子領域の素子分離形成後に、高温工程をともなうエピ
タキシャル成長やトレンチキャパシタ形成を行うため、
ＳＯＩ素子領域の応力を緩和することができる。
【０１０４】また、また、バルク素子領域とＳＯＩ素子
領域の双方にわたって、均一な高さに素子を形成するこ
とができる。
【０１０５】さらに、境界部にあらかじめ、バルク素子
領域とＳＯＩ素子領域のいずれかに属する素子分離７５
ａを形成することにより、ＳＯＩ層の側面を自動的に保
護することができる。したがって、独立した側壁保護膜
の形成工程が不要になる。
【０１０６】バルク素子領域部の支持基板を露出させる
にあたって、埋め込み酸化膜と境界部に位置する素子分
離用絶縁膜との双方をウエット処理でエッチング可能な
ことから、支持基板へのダメージが回避される。
【０１０７】なお、第３実施形態の変形例として、図５
に示す第２実施形態の構成を取り入れ、境界部に、第１
素子分離７９と同じ深さの第３の素子分離を設けてもよ
い。その場合は、第２の素子分離７５、７５ａで区画さ
れたＭＯＳＦＥＴ８５は、もう少しＳＯＩ素子領域の内
側に位置し、埋め込み酸化膜７２の端部側面に接して、
この埋め込み酸化膜７２によりも深い、すなわち第１素
子分離７９と同程度の深さの第３素子分離が境界に位置
する。
【０１０８】このような半導体装置を作製するには、第
１の素子分離７９と境界部に位置する第３の素子分離
を、同じリソグラフィ工程で形成し、ＳＯＩ素子領域内
の第２の素子分離７５、７５ａを、別のリソグラフィ工
程で形成すればよい。
【０１０９】この変形例でも、バルク素子領域内に形成
されるＤＲＡＭセルなどの素子と、ＳＯＩ素子領域に形
成さえるＭＯＳＦＥＴなどの素子の高さがほぼ一定とな
る。
【０１１０】また、境界に隣接する領域でダメージを受
けたるおそれのあるバルク成長層７６を素子分離ととも
に取り去られているので、応力の問題が解消される。
【０１１１】また，バルク素子領域とＳＯＩ素子領域の
境界に素子分離を設定するので、チップ面積の増大を抑
制することができる。
【０１１２】さらに、領域ごとに最適な素子分離を形成
できるので、動作の信頼性が高い。
【０１１３】＜第４実施形態＞図１０は、図７に示す半
導体装置７０の別の製造工程を示す図である。第３実施
形態では、バルク素子領域の形成に際して、ＳＯＩ素子
領域内と境界上にだけ第１の素子分離を形成し、バルク
素子領域となるＳＯＩ基板上には、マスク材を残してお
いた。図１０に示す第４実施形態の方法では、結晶成長
によりバルク化する予定の領域全体に、素子分離層をあ
らかじめ形成する。
【０１１４】まず、図１０（ａ）に示すように、第１の
マスク材７４を全面に堆積した後、ＳＯＩ素子領域１２
内の素子形成部分だけを覆うようにパターニングする。
その他の部分、すなわち、ＳＯＩ素子領域１２内の一部
と、バルク化する領域の全体に、たとえばＳｉＯ2 の素
子分離用絶縁膜７５、７５ａを形成する。
【０１１５】次に、図１０（ｂ）に示すように、第２の
マスク材７７を、ＳＯＩ素子領域上と、バルク化する領
域のうち境界に接する部分上に残るようにパターニング
する。そして、バルク成長層を形成する領域の素子分離
用絶縁膜７５ａと、埋め込み酸化膜７２を、好ましくは
ウエットエッチングにより、一度に除去する。これによ
り、ＳＯＩ領域のＳＯＩ層７３の側壁を自動的に保護し
た状態で、一度のエッチングでシリコン支持基板７１を
露出することができる。また、素子分離絶縁膜７５と埋
め込み酸化膜７５ａの双方を連続的にウエット除去する
ので、シリコン支持基板７１の表面にダメージを与えず
にすむ。
【０１１６】次に、図１０（ｃ）に示すように、露出し
たシリコン支持基板７１上に、選択エピタキシャル成長
でエピタキシャル成長層７６を形成する。
【０１１７】以降の工程については、図９（ｄ）〜９
（ｆ）と同様である。
【０１１８】第４実施形態の製造方法では、ＳＯＩ素子
領域のＳＯＩ層の側面が、素子分離によって自動的に保
護されるという効果に加え、バルク領域のシリコン支持
基板を露出する際に、一度のウエットエッチングで済
む。このため、たとえバルク素子領域とＳＯＩ素子領域
に、それぞれ異なる深さ、異なる素材の素子分離を形成
したとしても、全体としてみれば製造工程が簡略化され
る。また、支持基板へのダメージが少ない。
【０１１９】＜第５実施形態＞図１１は、本発明の第５
実施形態に係る半導体装置９０の概略断面図である。
【０１２０】半導体装置９０は、支持基板９１上のバル
ク成長層９６にＤＲＡＭセル１０３、周辺トランジスタ
１０４等の素子が形成されるバルク素子領域１１と、Ｓ
ＯＩ層９３にＭＯＳＦＥＴ１０５などの素子が形成され
るＳＯＩ素子領域１２と、これらの領域の境界に位置す
る境界層９７と、バルク素子領域内にあって、ＳＯＩ素
子領域との境界近傍に位置するダミートレンチ（ダミー
キャパシタ）１０１とを備える。
【０１２１】ＤＲＡＭセル１０３等が形成されるバルク
素子領域の素子形成面（すなわちエピタキシャル成長層
９６の表面）と、ＭＯＳＦＥＴ１０６が形成されるＳＯ
Ｉ素子形成面（すなわちＳＯＩ層９３の表面）の高さは
ほぼ等しい。
【０１２２】半導体装置９０はまた、バルク素子領域内
で各素子を分離する第１の素子分離９５ａと、ＳＯＩ素
子領域内で各素子を分離する第２の素子分離９５ｂを有
する。第５実施形態では、第１の素子分離と第２の素子
分離の深さは同一であっても、異なってもかまわない。
【０１２３】ダミーキャパシタ１０１の深さは、ＳＯＩ
素子領域１２の埋め込み酸化膜９２よりも深く設定され
る。バルク素子領域とＳＯＩ素子領域の境界部で転位が
発生して、矢印Ａで示すように、バルク素子領域に向け
て転位が広がっても、ダミートレンチの存在により、バ
ルク素子領域内部への転位の拡張を防ぐためである。
【０１２４】図１１の例では、ダミートレンチは、バル
ク素子領域１１内に形成されるＤＲＡＭセル１０３のト
レンチキャパシタ１００と同形状、同じ構成のダミーキ
ャパシタ１０１として設けられる。したがって、トレン
チキャパシタの埋め込み電極９９と同じ材料で埋め込ま
れ、下部電極としての拡散層１０５や、カラー側壁１０
７を有する。しかし、上部ストラップ等を設けずに、ト
レンチキャパシタ１００と同形状のトレンチを埋め込ん
だだけのダミートレンチであってもよい。また、ダミー
キャパシタの表面部分に、第１素子分離９５ａのような
素子分離を形成して、電気的に不活性にしてもよい。
【０１２５】また、図１１の例では、図２に示すシリコ
ン系の境界層４７を有する半導体装置にダミーキャパシ
タを設けているが、図５に示す境界に独立した素子分離
６５ｃを有する半導体装置にダミーキャパシタを設けて
もよい。さらに、図７に示すように、ＳＯＩ素子領域内
の素子分離７５ａが境界部分を兼用する半導体装置にお
いて、バルク素子領域１１内の境界近傍にダミーキャパ
シタを設けてもよい。いずれの場合も、ダミーキャパシ
タは、ＳＯＩ素子領域１２の埋め込み酸化膜よりも深く
設定する。また、ダミーキャパシタとしてではなく、ト
レンチを埋め込んだだけのダミートレンチとしてもよ
い。
【０１２６】半導体装置９０の製造工程としては、ダミ
ートレンチは、エピタキシャル成長層９６の形成後、最
初に形成される。バルク素子領域内にトレンチキャパシ
タを有するＤＲＡＭセルを有する場合は、トレンチキャ
パシタの形成と同時に、同じ工程で一括形成するのが好
ましいが、上述したように下部拡散電極１０５やカラー
側壁１０７を形成する工程は省略してもよい。
【０１２７】図１２は、図１１に示すダミーキャパシタ
１０１の配置例を示す平面図である。図１２の例では、
バルク素子領域内の境界部に、ＤＲＲＡＭセルのトレン
チキャパシタ１００と同じ構造のダミーキャパシタ１０
１を配置した例を示しているが、必ずしも、トレンチキ
ャパシタ１００と同じ構造でなくてもよい。ダミーの深
さはＳＯＩ素子領域の埋め込み酸化膜よりも深く設定さ
れている。
【０１２８】図１３は、ダミートレンチの変形例を示
す。図１３（ａ）は、ライン状のダミー１１０でバルク
素子領域内のＤＲＡＭマクロを取り囲んだ変形例を、図
１３（ｂ）は、島状のダミー１１１でＤＲＡＭマクロを
取り囲んだ変形例を示す。いずれの例も、エピタキシャ
ル成長等のバルク成長層を形成した後、ＤＲＡＭセルの
トレンチキャパシタの形成と同時に、ダミートレンチを
形成することが出来る。
【０１２９】第５実施形態では、境界部の応力緩和、素
子形成面の均一平坦化、チップ面積増大抑制といった効
果に加え、バルク素子領域内の境界近傍にダミートレン
チを配置することによって、境界部分からの転位がバル
ク素子領域内に拡張するのを防止することができる。
【０１３０】＜その他の実施形態＞第１実施形態から第
５実施形態では、ＳＯＩ基板の一部を除去してバルク素
子領域を形成する際に、単結晶シリコンの選択エピタキ
シャル成長でバルク成長層を形成していた。しかし、バ
ルク素子領域として、ＳｉＧｅをエピタキシャル成長さ
せることも可能である。
【０１３１】さらに、ひとつのＳＯＩ基板内に、Ｓｉの
バルク成長層と、ＳｉＧｅ（シリコンゲルマニウム）の
バルク成長層を共存させることも可能である。この場合
も、各バルク素子領域とＳＯＩ基板との境界を、各領域
に形成される素子のゲート電極材料と同じポリシリコン
やＳｉＧｅなどで充填することによって、バルク素子領
域とＳＯＩロジックの境界、あるいは異なるバルク素子
領域間の境界で、応力を最小にすることができ、マージ
ンを向上できる。
【０１３２】また、ＳＯＩ素子領域とＳｉバルク素子領
域、またはＳＯＩ素子領域とＳｉＧｅバルク素子領域の
境界に、いずれかの領域内で使用される素子分離が位置
するように配置すれば、デッドスペースが低減される。
【０１３３】さらに、Ｓｉバルク素子領域またはＳｉＧ
ｅ素子領域内であって、ＳＯＩ素子領域との境界近傍
に、ダミートレンチを形成することによって、境界部で
発生しがちな転位がバルク素子領域内に拡張することを
防止できる。
【０１３４】具体的な構成例として、Ｓｉバルク素子領
域にＤＲＡＭを形成し、ＳｉＧｅのバルク素子領域にバ
イポーラ回路を形成して、双方をＳＯＩ基板上のロジッ
ク回路とともに１つのチップ上に搭載する半導体装置を
形成することができる。各バルク素子領域およびＳＯＩ
素子領域に形成される素子や機能ブロックの性質に応じ
て、それぞれ最適の素子分離が形成可能であることは、
第３、第４実施形態から明らかであり、性能面ですぐれ
たシステムＬＳＩが可能になる。
【０１３５】また、ＳＯＩ基板の埋め込み絶縁膜は、埋
め込み酸化膜に限定されない。
【０１３６】上述した実施形態のいずれにおいても、素
子分離トレンチのエッチング条件を調節することによっ
て、種々の変形構造が可能である。
【０１３７】たとえば、図５に示した第３実施形態で
は、素子分離６５ａ、６５ｂ、６５ｃを、シリコンと酸
化膜が同程度のエッチングレートで加工される条件で一
括形成しているが、酸化膜に対するエッチングレートが
遅い加工条件で一括に形成してもよい。この場合は、Ｓ
ＯＩ素子領域内の素子分離６５ｂは、バルク素子領域内
の素子分離６５ａよりも浅いものとなる。また、境界部
に位置する素子分離６５ｃの形状は、非対称になる。す
なわち、埋め込み酸化膜５２上では、ＳＯＩ素子領域側
の素子分離６５ｂと同等の深さになり、バルク成長層５
６側では、素子分離６５ａと同じ深さになる。なお、境
界部の側壁保護膜の影響や結晶劣化を受けたバルク成長
層を完全に除去するために、素子分離６５ａの深さは、
支持基板５１と埋め込み酸化膜５２の界面よりも深いこ
とが望ましい。
【０１３８】さらに、バルク素子領域内および境界部の
素子分離６５ａ、６５ｃと、ＳＯＩ素子領域内の素子分
離６５ｂを別々のエッチング工程で、それぞれエッチン
グ条件を異ならせて形成してもよい。たとえ、素子分離
６５ａと６５ｃをひとつのエッチング工程で、シリコン
と酸化膜に対して同じレートでエッチングする条件で加
工し、素子分離６５ｂを、酸化膜に対するエッチングレ
ートが遅い条件で加工する。この場合は、境界部に位置
する素子分離６５ｃの形状は対称となり、応力発生の懸
念がなくなるとともに、ＳＯＩ素子領域内の素子分離６
５ｂを浅く形成することにより、埋め込みが容易になり
微細な素子分離が可能となる。
【０１３９】
【発明の効果】ＳＯＩ素子領域とバルク素子領域の素子
形成面を均一な高さに設定することによって、後の製造
工程への悪影響を排除できる。
【０１４０】ＳＯＩ素子領域とバルク素子領域との境界
に、適切な境界層を配置することによって、領域間の応
力が低減される。
【０１４１】また、境界部に位置する素子分離の配置構
成を工夫することによって、チップ面積の増大を抑制す
ることができる。
【図面の簡単な説明】
【図１】本発明が適用される半導体チップの一例を示す
図である。
【図２】本発明の第１実施形態に係る半導体装置の概略
断面図である。
【図３】図２に示す半導体装置の製造工程を示す図であ
る。
【図４】図２に示す半導体装置の製造工程を示し、図３
（ｄ）に続く工程を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の概略
断面図である。
【図６】図５に示す半導体装置の製造工程を示す図であ
る。
【図７】本発明の第３実施形態に係る半導体装置の概略
断面図である。
【図８】図７に示す半導体装置の製造工程を示す図であ
る。
【図９】図７に示す半導体装置の製造工程を示し、図８
（ｃ）に続く工程を示す図である。
【図１０】本発明の第４実施形態に関し、図７に示す半
導体装置の別の製造工程を示す図である。
【図１１】本発明の第５実施形態に係る半導体装置の概
略断面図である。
【図１２】図１１に示す半導体装置で用いられるダミー
キャパシタの配置例を示す図である。
【図１３】図１１に示す半導体装置で用いられるダミー
パターンの変形例を示す図である。
【符号の説明】
１０ 半導体チップ １１ バルク素子領域（ＤＲＡＭマクロ） １２ ＳＯＩ素子領域（ＳＯＩロジック） ２１、５１、７１、９１ Ｓｉ支持基板 ２２、５２、７２、９２ 埋め込み酸化膜 ２３、５３、７３、９３ ＳＯＩ層 ２４ ７４ 第１のマスク材 ２５、５５ 側壁保護膜 ３０、１００ トレンチキャパシタ ３５、６５、７５、７９、９５ 素子分離 ４３、４４、４５、８３、８４、８５、１０３、１０
４、１０５ 素子 １０１ ダミーキャパシタ １１０、１１１ ダミーパターン（ダミートレンチ）
【手続補正書】
【提出日】平成１３年１１月２０日（２００１．１１．
２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、ＳＯＩ（Silicon On Insulato
r）基板領域に形成される回路素子と、バルク（Bulk）
状基板領域に形成される回路素子とを同一チップ上に搭
載した半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】１つのＭＯＳＦＥＴと１つのキャパシタ
とから構成される１Ｔ１Ｃ（１トランジスタ１キャパシ
タ）型のメモリセルを有するＤＲＡＭは、高集積化に適
した安価な大容量メモリとして、広範な用途に用いられ
ている。特に近年、このようなＤＲＡＭとロジック回路
とを同一の半導体チップ上に集積して、システム性能を
向上するシステムＬＳＩへの要求が高まっている。
【０００３】一方、ＭＯＳＦＥＴを中心に構成するロジ
ック回路の高性能化を図るため、従来のシリコンバルク
基板に代えて、ＳＯＩ基板の表面側薄膜シリコン層（以
下、「ＳＯＩ層」と称する）にトランジスタを形成した
ＳＯＩＭＯＳＦＥＴなどのＳＯＩ素子が脚光を浴び、す
でに高性能ロジック用途に製品化が始まっている。この
ような流れの中で、ＳＯＩ素子で構成される高性能ロジ
ック回路（以下、「ＳＯＩロジック」と称する）の性能
をさらに引き出すべく、ＤＲＡＭなどのメモリをＳＯＩ
ロジックとともに搭載したシステムＬＳＩあるいはシス
テムオンチップの開発が急務となっている。
【０００４】しかし、ＳＯＩ基板上に、高性能ロジック
を構成する素子（たとえばＳＯＩＭＯＳＦＥＴ）と同じ
構造でＤＲＡＭを形成することは、以下の理由で困難で
ある。
【０００５】まず、ＳＯＩＭＯＳＦＥＴは一般的な使用
において、チャネルが形成されるボディ領域の電位がフ
ローティングとなるため、回路動作に伴うリーク電流や
しきい値変動を生じる。たとえば、パストランジスタと
して用いた場合、ゲート電圧がオフとなる条件下であっ
ても、ソース・ドレイン電圧の動作条件によっては、寄
生ＭＯＳＦＥＴ電流や寄生バイポーラ電流といったリー
ク電流が流れることがある。このため、リテンションの
問題から、ＤＲＡＭのセルトランジスタのようにリーク
電流スペックの厳しい回路に、ＳＯＩＭＯＳＦＥＴを適
用することは不向きである。
【０００６】また、基板浮遊効果により、トランジスタ
の動作履歴を含む動作条件の違いに応じて、しきい電圧
にばらつきが生じる。このため、ＳＯＩＭＯＳＦＥＴを
ＤＲＡＭのセンスアンプ回路に用いる場合、ペアトラン
ジスタ間のしきい電圧のばらつきを増幅してしまい、セ
ンスマージンを劣化させるため不向きである。
【０００７】このような基板浮遊を解決する方法とし
て、従来のＭＯＳＦＥＴパターンに対して、ボディ部か
らの引出し素子領域とコンタクトを設けてボディ電位を
固定する方法も提案されている。しかし、この方法で
は、セルやセンスアンプ部の面積が大幅に増大し、ＤＲ
ＡＭの最大の特長である高集積性を損なうという問題が
ある。
【０００８】そこで、ＳＯＩ基板に一部バルク領域を設
け、バルク領域内に、基板浮遊効果と相性の悪いＤＲＡ
Ｍなどの回路を形成することが考えられる。実際、これ
を実現するために、ＳＯＩ基板中にバルク領域を備えた
基板（以下「ＳＯＩ／バルク基板」という）の形成方法
が種々提案されている。
【０００９】第１の方法として、マスクパターンを用い
たＳＩＭＯＸ（Separation by Implanted Oxygen） 法
により、Ｓｉ基板の所望の位置に酸素注入を行って、Ｓ
ＯＩ基板中にバルク領域を形成する方法（特開平１０−
３０３３８５号公報、およびRobert Hannon, et al. 20
00 Symposium on VLSI Technology of Technical Paper
s, pp66-67）がある。
【００１０】第２の方法は、絶縁膜をパターニングした
シリコン（Ｓｉ）基板上に別のシリコン（Ｓｉ）基板を
張り合わせることによって、ＳＯＩ領域とバルク領域を
混在させる方法である（特開平８−３１６４３１号公
報）。
【００１１】第３の方法は、ＳＯＩ基板の所定の位置
で、表面のＳＯＩ層と、その下方の埋め込み絶縁膜とを
部分的にエッチング除去して支持基板を露出し、ＳＯＩ
基板内にバルク領域を作製する方法（特開平７−１０６
４３４号公報、特開平１１−２３８８６０号公報、およ
び特開２０００−９１５３４号公報）である。
【００１２】第４の方法は、第３の方法による部分エッ
チング除去で生じたＳＯＩ領域とバルク領域の段差を解
消するために、バルク領域にＳｉエピタキシャル成長層
を形成する方法である。この方法では、エピタキシャル
成長層をＳＯＩ領域上のマスク材よりも高い位置まで形
成し、その後、マスク材をストッパにしてエピタキシャ
ル成長層を研磨し、平坦化する（特開２０００−２４３
９４４号公報）。
【００１３】これらのＳＯＩ／バルク基板形成方法は、
いずれも以下の問題点を有する。
【００１４】第１の方法では、酸素イオン注入によるダ
メージにより、ＳＯＩ層の結晶性がよくない。また、酸
素イオン注入による埋め込み酸化膜形成時に体積膨張に
よる応力が生じ、ＳＯＩ領域とバルク領域の境界部に結
晶欠陥が発生する。
【００１５】第２の方法では、Ｓｉ基板同士の張り合わ
せ面で、汚染物や結晶方位のずれなどにより、結晶性の
劣化や電気的特性の劣化につながる界面準位の形成が起
こる。このため、バルク領域で必要とされるウェル接合
や、トレンチキャパシタなどの深い素子で特性劣化を誘
発する。
【００１６】第３の方法では、ＳＯＩ領域とバルク領域
の間に、ＳＯＩ層と埋め込み絶縁膜の厚さ分に相当する
段差が発生し、リソグラフィ工程のフォーカスマージン
の確保が困難になる。
【００１７】第４の方法では、バルク領域を構成するエ
ピタキシャル成長層の側面が、ＳＯＩ基板との境界と接
する部分で結晶が劣化するという問題がある。これは、
露出したＳＯＩ層側面からもエピタキシャル層が成長す
ることに起因する。エッチング面であるＳＯＩ層側壁か
らのエピタキシャル層はもともと結晶性が悪いうえに、
隣接する支持基板から成長した結晶と接触する領域で、
結晶方位のミスマッチが生じ、結晶性がさらに悪化する
ためである。
【００１８】また、段差解消のために形成したエピタキ
シャル成長層の表面を研磨平坦化するとはいえ、あらか
じめＳＯＩ層上に形成したマスク材をストッパにして研
磨する。このため、結局はエピタキシャル成長層表面の
高さが、マスク材の厚さ分だけ、ＳＯＩ層表面の高さよ
りも高くなる。また、成長層領域が広い場合は、研磨に
より中央部分が窪むディシングが生じる。このような表
面位置の不均衡は、後工程で段差として残り、製造工程
に悪影響を及ぼす。
【００１９】
【発明が解決しようとする課題】上述した第４の方法
で、領域間の境界における結晶劣化を防止するために、
エッチングにより露出したＳＯＩ層の側壁をＳｉＮ等の
側壁防止膜で保護した上で、エピタキシャル成長層を形
成する方法が考えられる。
【００２０】しかし、エピタキシャル成長によるバルク
領域とＳＯＩ基板領域の境界にＳｉＮ側壁防止膜が存在
すると、境界の近傍数μｍの範囲にわたって、ＳＯＩ層
およびエピタキシャル成長層の双方にかなりの応力が発
生し、半導体の移動度が劣化する。移動度が劣化した場
所に素子を形成すると、その素子の特性も劣化する。
【００２１】応力の影響を避けるためには、ＳＯＩ基板
領域とバルク領域との間に十分なマージンスペースを確
保し、境界付近に素子を形成しないようにする必要があ
るが、これではチップ面積の増大が避けられない。
【００２２】また、エピタキシャル成長層とＳＯＩ基板
表面との段差をなくし、均一な高さに素子が形成できる
ことが望まれる。
【００２３】そこで本発明は、第４の方法をさらに改良
し、バルク基板領域と、ＳＯＩ基板領域の間に発生する
応力を解消し、かつチップ面積の増大に影響せず、均一
な高さに素子が形成される改良された半導体装置と、そ
の製造方法を提供する。
【００２４】
【課題を解決するための手段】本発明の第１の側面とし
て、半導体装置は、支持基板と、支持基板上に形成され
たバルク成長層に素子が形成されるバルク素子領域と、
支持基板上に埋め込み絶縁膜および埋め込み絶縁膜上の
ＳＯＩ層を有して前記ＳＯＩ層に素子が形成されるＳＯ
Ｉ素子領域と、これらのバルク素子領域とＳＯＩ素子領
域の境界に位置する境界層を有する。バルク素子領域に
素子が形成される第１の素子形成面と、ＳＯＩ素子領域
内に素子が形成される第２の素子形成面は、ほぼ同じ高
さに位置する。
【００２５】バルク成長層がシリコンの場合に、境界層
はたとえばポリシリコンや、シリコンゲルマニウムなど
のシリコン系ゲート材料である。
【００２６】半導体装置はまた、バルク素子領域内に位
置する第１の素子分離と、ＳＯＩ素子領域内に位置する
第２の素子分離と、境界に位置する第３の素子分離を有
し、第３の素子分離が境界層となる。この場合、第１〜
第３の素子分離は、ほぼ同じ深さで、ＳＯＩ素子領域の
埋め込み絶縁膜よりも深いことが好ましい。
【００２７】半導体装置また、バルク素子領域内の第１
の素子分離と、ＳＯＩ素子領域内にあり、第１の素子分
離よりも浅い第２の素子分離のいずれかのうち、最も境
界に近い素子分離が、境界層を兼用してもよい。たとえ
ば、第２の素子分離が境界層を兼ねる場合は、境界層は
その底面で埋め込み絶縁膜に接する。
【００２８】半導体装置はまた、バルク素子領域内部の
境界近傍に、ダミーの埋め込み層を有してもよい。
【００２９】このような構成により、半導体装置の素子
形成面の平坦化が図られ、後工程での悪影響が緩和され
る。また、本来素子が形成されることのない境界に、種
々の境界層を設けることにより、応力を緩和するととも
に、チップ面積の増大を抑制することができる。
【００３０】第２の側面として、バルク状基板領域とＳ
ＯＩ基板領域との間の応力を低減した半導体装置の簡便
な製造方法を提供する。この方法は以下の工程を含む。
【００３１】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の所定の箇所で、前記シリコン層
と、埋め込み絶縁膜の一部を除去する （ｃ） 除去により露出したシリコン層の側壁を覆う側
壁保護膜を形成する （ｄ） 前記所定の箇所で前記支持基板の表面を露出さ
せ、露出した面から前記シリコン層の表面に一致する高
さのバルク成長層を形成する （ｅ） バルク成長層と前記ＳＯＩ基板に、同じ深さの
素子分離を一括して形成する （ｆ） バルク成長層とＳＯＩ基板に素子を形成する。
【００３２】第３の側面として、バルク状基板領域とＳ
ＯＩ基板領域の間の応力を緩和するとともに、それぞれ
の領域に適した素子分離を有する半導体装置の簡便な製
造方法を提供する。この方法は以下の工程を含む。
【００３３】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の第１の位置で前記シリコン層を除
去し、除去した位置に第１の素子分離絶縁膜を形成する （ｃ） 第１の素子分離絶縁膜でシリコン層の側壁を覆
ったまま、第２の位置で、支持基板の表面を露出する （ｄ） 露出させた面から、シリコン層の表面に一致す
る高さのバルク成長層を形成する （ｅ） バルク成長層に、第１の素子分離絶縁膜よりも
深い第２の素子分離絶縁膜を形成する （ｆ） バルク成長層とシリコン層に素子を形成する。
【００３４】第４の側面として、たとえ熱応力が生じて
もバルク状基板領域とＳＯＩ基板領域の結境で発生する
転位の拡張を防止することのできる半導体装置の製造方
法を提供する。この方法は以下の工程を含む。
【００３５】（ａ） 支持基板と、支持基板上の埋め込
み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成
されるＳＯＩ基板を準備する （ｂ） ＳＯＩ基板の所定の箇所で、シリコン層と、埋
め込み絶縁膜を除去して、支持基板の表面を露出する （ｃ） 露出した支持基板の表面から、シリコン層の表
面に一致する高さのバルク成長層を形成する （ｄ） バルク成長層の境界近傍に、埋め込み絶縁膜よ
りも深いダミートレンチを形成する （ｅ） バルク成長層とＳＯＩ基板の所定の位置に素子
を形成する。
【００３６】その他の構成、特徴は、以下で図面を参照
して述べる詳細な説明により、いっそう明確になる。
【００３７】
【発明の実施の形態】図１は、本発明が適用される半導
体チップ１０の構成例を示す。半導体チップ１０は、バ
ルク基板領域に素子が形成されるバルク素子領域１１
と、ＳＯＩ基板領域に素子が形成されるＳＯＩ素子領域
１２を有し、１つのチップ上に複数の機能要素を搭載し
てシステムを構成する、いわゆるシステムオンチップ型
の半導体装置である。
【００３８】ＳＯＩ素子領域１２では、埋め込み絶縁膜
上の薄膜シリコン層（ＳＯＩ層）に素子が形成される。
この領域では、素子活性層の直下が絶縁体になるため、
ロジック回路等の、高速性、高信頼性が必要とされる素
子の形成に適する。一方、バルク素子領域１１は、基板
浮遊やリテンションの観点から、ＳＯＩ層よりバルク基
板への形成が適する素子、たとえばＤＲＡＭセルなどが
形成される。
【００３９】図１（ａ）は、半導体チップ１０内に単一
のバルク素子領域１１を配置した例を、図１（ｂ）は、
半導体チップ１０内に複数のバルク素子領域１１を配置
した例を示す。詳細な図示はしないが、いずれの配置例
においても、バルク素子領域１１にはＤＲＡＭセルのみ
ならず、その周辺回路（たとえば、電源回路、デコード
回路、Ｉ／Ｏ回路など）も合わせて形成され、全体とし
てのひとつの機能ブロックを構成する。このような機能
ブロックを、「ＤＲＡＭマクロ」と称する。
【００４０】一方、ＳＯＩ素子領域１２には、表面ＳＯ
Ｉ層にたとえばＭＯＳトランジスタを形成した高速ロジ
ック回路が形成される。このようなロジック回路を「Ｓ
ＯＩロジック」と称する。
【００４１】以下、システムオンチップの一例として、
ひとつのチップ上にＤＲＡＭマクロとＳＯＩロジックと
が搭載される構成を例にとって、種々の実施形態を説明
する。
【００４２】＜第１実施形態＞図２は、本発明の第１実
施形態に係る半導体装置であり、図１（ｂ）のＡ−Ａ’
ラインに沿った断面構成の一例を示す。図２に示す半導
体チップ１０は、支持基板２１と、支持基板２１上に形
成されたバルク成長層２６に素子が形成されるバルク素
子領域１１と、支持基板２１上の埋め込み酸化膜２２上
に位置するシリコン層（ＳＯＩ層）２３に素子が形成さ
れるＳＯＩ素子領域１２と、これらの領域の境界に位置
する境界層であるポリシリコン層４７を備える。図２の
例では、バルク素子領域１１は、バルク成長層として、
単結晶Ｓｉのエピタキシャル成長層２６を有し、支持基
板２１は、たとえばｐ型のシリコン支持基板である。
【００４３】バルク素子領域１１は、たとえばトレンチ
型キャパシタ３０を使用したＤＲＡＭセル４３、周辺ト
ランジスタ４４、その他図示はしないが、必要な回路素
子を含む。これらの素子や回路全体で、ひとつの機能ブ
ロックとしてＤＲＡＭマクロを構成する。
【００４４】ＳＯＩ素子領域１２は、たとえばＭＯＳＦ
ＥＴ４５のアレイを含み、これらの高速素子でＳＯＩロ
ジックを構成する。
【００４５】ＤＲＡＭセル４３や周辺トランジスタ４４
が形成されるエピタキシャル成長層２６の表面と、ＭＯ
ＳＦＥＴ４５が形成されるＳＯＩ層２３の表面の高さ
は、ほぼ等しい。したがって、半導体チップ１０におい
ては、バルク素子領域１１内の素子と、ＳＯＩ素子領域
１２内の素子は、ほぼ同レベルに位置することになる。
【００４６】ＤＲＡＭセル４３、周辺トランジスタ４
４、ＭＯＳＦＥＴ４５は、たとえばポリシリコン等のシ
リコン系のゲート電極３９ａ、４１、３９ｂを有する。
図２の例では、バルク素子領域１１とＳＯＩ素子領域の
境界に位置する境界層としてポリシリコン層４７を用い
ているが、素子４３、４４、４５のゲート材料として用
いられるシリコン系材料であれば、たとえばＳｉＧｅ
（シリコンゲルマニウム）などの層であってもよい。
【００４７】図２の例では、ポリシリコンの境界層４７
が、エピタキシャル成長層２６とＳＯＩ層２３の表面と
揃う高さであるが、素子のゲート３９ａ、３９ｂ、４１
と同じ高さまで突出していてもよい。
【００４８】半導体チップ１０はまた、ＤＲＡＭマクロ
が形成されるバルク素子領域１１内に、各素子４３、４
４を分離する第１の素子分離３５ａを有し、ＳＯＩロジ
ックが形成されるＳＯＩ素子領域１２内に、各素子４５
を分離する第２の素子分離３５ｂを有する。バルク素子
領域１１に形成される第１の素子分離３５ａと、ＳＯＩ
素子領域１２に形成される第２の素子分離３５ｂは、ほ
ぼ同じ深さであり、同一の絶縁素材で埋め込まれてい
る。
【００４９】図２に示す例では、ＳＯＩ層２３と埋め込
み酸化膜２２を合わせた厚さが比較的厚く、ＳＯＩ素子
領域１２における第２の素子分離３５ｂの深さは、埋め
込み酸化膜２２の途中までとなっている。しかし、埋め
込み酸化膜２２がそれほど厚くない場合は、第２の素子
分離３５ｂの厚さは、ＳＯＩ膜２３の膜厚よりも深く、
かつ、バルク素子領域１１の素子分離３５ａの深さと同
程度であれば、Ｓｉ支持基板２１に達する深さであって
もかまわない。第２の素子分離３５ｂと第１の素子分離
３５ａを同程度の深さとすることにより、ＭＯＳＦＥＴ
４５が位置するＳＯＩ層２３から、第２の素子分離３５
ｂを隔てて隣りのＳＯＩ層に到る実効的な素子間距離が
長くなる。結果として、界面を介したリーク電流による
素子分離耐性の劣化が回避され、微細でかつリーク電流
の小さい素子分離が可能になる。
【００５０】図３および４は、図２に示した半導体装置
の製造工程を示す。以下、図面に従って、製造方法を説
明する。
【００５１】（ａ）まず、図３（ａ）に示すように、Ｓ
ｉ支持基板２１、埋め込み酸化膜２２、ＳＯＩ層２３か
ら成るＳＯＩウエハ２０上に、ＳｉＯ2やＳｉＮ、ある
いはこれらの複合膜によるマスクパターン２４を形成す
る。
【００５２】（ｂ）次に、図３（ｂ）に示すように、マ
スクパターン２４で保護されていない領域のＳＯＩ層２
３および埋め込み絶縁膜２２を、ＲＩＥ（reactive ion
etching）などの異方性エッチングにより除去する。こ
のとき、Ｓｉ支持基板２１への機械的ダメージやプラズ
マダメージを防ぐために、ＳＯＩウエハ２０の埋め込み
酸化膜２２’がわずかに残る状態でエッチングを終了す
る。
【００５３】（ｃ）次に、図３（ｃ）に示すように、露
出したＳＯＩ層２３の側面を保護するために、側壁保護
膜２５を形成する。側壁保護膜２５としては、ＳｉＮや
ＳｉＯ 2 などが適用可能である。これらを全面に堆積
させた後、ＲＩＥにより側壁残しを行って側壁保護膜２
５を形成する。側壁残しの際にも、先に残した埋め込み
酸化膜２２’が支持基板２１上に維持されるように、側
壁保護膜２５の膜厚を調整する。
【００５４】（ｄ）次に、図３（ｄ）に示すように、支
持基板２１上にわずかに残した埋め込み酸化膜２２’
を、たとえばＮＨ4ＦやＨＦなどのエッチャントを使用
してウエットエッチングし、支持基板２１の表面を露出
する。側壁保護膜２５でＳＯＩ層２３の側面を保護した
ままウエットエッチングすることにより、シリコン支持
基板２１にダメージを与えずにすむ。所定の前処理の
後、たとえば化学的気相成長による選択エピタキシャル
成長で、支持基板２１上に単結晶Ｓｉ層２６を形成す
る。
【００５５】前工程で側壁保護膜２５にＳｉＯ2 を使用
した場合は、シリコン基板２１を保護するように残した
薄い埋め込み酸化膜２２’をウエットエッチングする際
に、側壁保護膜２５も若干エッチングされる。しかし、
支持基板２１表面の保護のために残存させた埋め込み酸
化膜２２’の膜厚を十分に薄くすることによって、ＳＯ
Ｉ層側壁を露出させることなく、支持基板２１の表面だ
けを露出させることができる。
【００５６】一方、側壁保護膜２５にＳｉＮを使用した
場合は、プロセス制御性が良好である。第１実施形態で
は、後述するように、側壁保護膜２５を後工程で取り除
き、最終的な製品においてバルク素子領域１１とＳＯＩ
素子領域１２の境界に側壁保護膜２５が残らないように
する。したがって、側壁保護膜２５にＳｉＮを使用した
場合でも、従来問題となっていた応力による問題は解消
され、プロセス制御性を優先させることができる。
【００５７】（ｅ）次に、図４（ｅ）に示すように、Ｓ
ＯＩ基板表面に残るマスクパターン２４を除去し、新た
に全面にマスク材２７を形成する。先のマスクパターン
２４がＳｉＮである場合は、燐酸により除去することが
でき、先のマスクパターン２４がＳｉＯ2 である場合
は、ＨＦ（フッ化水素）で除去することができる。新た
に形成するマスク材２７も、ＳｉＯ2 、ＳｉＮ、あるい
はこれらの複合膜である。マスク材２７をパターニング
し、これをマスクとして、ＤＲＡＭのトレンチキャパシ
タ３０を形成する。トレンチキャパシタ３０は通常の方
法で形成すればよい。たとえば、ＲＩＥなどでトレンチ
を形成後、下部拡散プレート３１を形成し、絶縁膜を介
してしてポリシリコン等の蓄積電極２９を埋め込む。カ
ラー絶縁膜３２を形成し、トレンチをさらに埋め込ん
で、上部にセルトランジスタの一方のｎ型ソース／ドレ
イン拡散層４０ａ（図２参照）に電気的に接続するため
のストラップ３３を形成し、最終的にｎ型ポリシリコン
で埋め込む。
【００５８】（ｆ）次に、図４（ｆ）に示すように、素
子分離３５ａ、３５ｂを、バルク素子領域１１とＳＯＩ
素子領域１２の双方に、一括して形成する。具体的に
は、トレンチキャパシタ３０を保護するために、まずト
レンチキャパシタ３０上に新たなマスク材３７を堆積す
る。その後、マスク材２７および３７をパターニング
し、素子分離用のシャロートレンチを、バルク素子領域
１１とＳＯＩ素子領域の両方に、同じ深さで形成する。
マスク材２７、３７をストッパとしてトレンチ内に絶縁
膜を埋め込み、バルク素子領域１１の第１素子分離３５
ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂを同時
に形成する。
【００５９】シリコン層とＳｉＯ2 、ＳｉＮ等の絶縁膜
とを同等のエッチング速度でエッチングできる条件（た
とえば化学反応的エッチングではなく、機械的エッチン
グ等）を設定し、ＳＯＩ素子領域１２の素子分離用トレ
ンチと、バルク素子領域１１の素子分離用トレンチを、
同じレートで、ＤＲＡＭセルのストラップ３３間の素子
分離に必要な深さまで掘り込んでいく。これにより、バ
ルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子
領域１２の第２素子分離３５ｂが一括形成される。
【００６０】（ｇ）最後に、図４（ｇ）に示すように、
トレンチ内の埋め込み絶縁膜をＳＯＩ層２３やエピタキ
シャル成長層２６の表面までエッチバックし（このと
き、キャパシタ保護マスク３７も除去される）、マスク
材２７を除去する。マスク材２７を除去するときに、側
壁保護膜２５の大部分も一緒に除去されて、くぼみ４６
が形成される。その後、所定の位置にゲート絶縁膜４８
を介したゲート電極３９、４１（図２参照）と、ソース
／ドレイン４０、４２（図２参照）を形成する。ゲート
電極はポリシリコンやＳｉＧｅなどのシリコン系の材料
で形成する。ゲート電極形成時に、くぼみ４６が自動的
にゲート材料で埋め込まれ、ＳＯＩ層２３とＳｉ単結晶
のエピタキシャル成長層２６との境界が、同じシリコン
系の膜で連結される。
【００６１】この状態から、必要に応じて、ウェルやチ
ャネルのドーピングを行い、所望の配線工程を経て、図
２に示すようなＤＲＡＭマクロとＳＯＩロジックを混載
した半導体装置が完成する。素子形成時にサリサイドプ
ロセスを用いる場合は、境界に埋め込まれたポリシリコ
ン４７の変形を防止するため、ポリシリコン４７をマス
クなどで保護すればよい。
【００６２】なお、図２に示す例では、ＳＯＩ層２３と
埋め込み酸化膜２２を合わせた厚さが比較的厚く、支持
基板２１とエピタキシャル成長層２６との界面が、比較
的深い位置にある。そこで、ＤＲＡＭメモリセル４３の
直下にあるｐｎ接合面を、支持基板２１とエピタキシャ
ル成長層２６との界面から確実に離すために、このｐｎ
接合面を界面よりも浅い位置に形成している。接合リー
クを防止してメモリセルのリテンション特性を維持する
ためである。
【００６３】第１実施形態の半導体装置では、バルク素
子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２
３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の
材料で連結することによって、領域間の境界での応力が
最小になる。
【００６４】また、領域間の応力による移動度の変動を
防止することができ、境界近傍の素子の劣化を効果的に
防止することができる。
【００６５】さらに、本来ＳＯＩ層の側壁を保護する側
壁保護膜のあった位置に境界層を設けるので、チップ面
積増大を抑制することができる。
【００６６】バルク素子領域とＳＯＩ素子領域の素子形
成面が、均一な高さにあるので、後工程に有利である。
【００６７】ＳＯＩ素子領域の素子分離が、トレンチキ
ャパシタを有するバルク素子領域の素子分離と同程度の
深さを有するので、ＳＯＩ素子領域側の素子分離は、表
面積としては微細であるにもかかわらずリーク電流を効
果的に防止することができる。
【００６８】第１実施形態の半導体装置の例として、Ｓ
ＯＩロジックとＤＲＡＭを同一チップ上に搭載してお
り、ロジックとＤＲＡＭを別チップにした場合に比べて
高速、低消費電力でデータをやり取りできる。
【００６９】また、バルク素子領域１１は、ＤＲＡＭメ
モリセル４３だけではなく、周辺回路４４やその他の回
路素子をも含めたひとつの機能ブロック（ＤＲＡＭマク
ロ）を包含するので、本来バルク基板で開発されたＤＲ
ＡＭの回路設計やデバイス設計が、そのままＳＯＩ／バ
ルク基板に適用できる。
【００７０】もちろん、ＤＲＡＭマクロだけではなく、
バルク基板を用いて開発されたその他の機能マクロ、た
とえばアナログ回路マクロ、高耐圧回路マクロ、ＤＲＡ
Ｍ以外のメモリ回路マクロなどにも適用可能となる。
【００７１】第１実施形態の製造方法では、バルク素子
領域とＳＯＩ素子領域の素子分離を、同じエッチングレ
ートで一括して形成することができる。したがって、埋
め込みに必要な絶縁膜の膜厚や、埋め込み時のエッチバ
ック時間などのプロセス条件にもほとんど差が生じず、
素子分離の形成作業が簡易になる。
【００７２】＜第２実施形態＞図５は、本発明の第２実
施形態に係る半導体装置５０の概略断面図である。半導
体装置５０は、支持基板５１と、支持基板５１上に形成
されたエピタキシャル成長層に素子４３、４４が形成さ
れるバルク素子領域１１と、支持基板５１上の埋め込み
酸化膜５２上に位置するＳＯＩ層５３に素子４５が形成
されるＳＯＩ素子領域１２と、バルク素子領域内の各素
子４３、４４を分離する第１の素子分離６５ａと、ＳＯ
Ｉ素子領域１２内の各素子４５を分離する第２の素子分
離６５ｂと、バルク素子領域１１とＳＯＩ素子領域１２
の境界に位置する第３の素子分離６５ｃとを有する。こ
の例では、第３の素子分離６５ｃが境界層となる。
【００７３】第２実施形態においても、バルク素子領域
１１に形成される素子４３、４４、その他の回路素子
（不図示）でＤＲＡＭマクロを構成し、ＳＯＩ素子領域
１２に形成される素子４５でＳＯＩロジックを構成する
ものとする。
【００７４】第１〜第３の素子分離６５ａ〜６５ｃは、
すべて同じ深さに設定され、かつ、ＳＯＩ素子領域１２
の埋め込み酸化膜５２よりも深い。また、ＤＲＡＭセル
４３等が形成されるバルク素子領域１１の素子形成面
と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ素子領域１２
の素子形成面は、ほぼ均一な高さにあり、ＤＲＡＭマク
ロを構成する素子４３、４４と、ＳＯＩロジックを構成
する素子４５は、ほぼ同じ高さに位置する。
【００７５】バルク素子領域１１は、バルク成長層とし
て単結晶Ｓｉのエピタキシャル成長層５６を有する。Ｓ
ＯＩ素子領域１２は、シリコン支持基板５１と、埋め込
み酸化膜５２と、ＳＯＩ膜５３で構成され、埋め込み酸
化膜５２とＳＯＩ層５３と合わせた厚さは、第１実施形
態に比較してやや小さく設定されている。
【００７６】第２実施形態に係る半導体装置５０は、バ
ルク素子領域１１とＳＯＩ素子領域１２のそれぞれに配
置される素子分離と同様の深さ、素材の素子分離６５ｃ
を、境界部に有する。境界に位置する素子分離６５ｃ
は、その他の素子分離６５ａ、６５ｂと同様に、埋め込
み酸化膜５３よりも深い。したがって、境界部分から転
位等の欠陥がバルク素子領域のエピタキシャル成長層５
６に広がるのを防止することができる。
【００７７】図６は、図５に示す半導体装置５０の製造
工程を示す図である。図６（ｅ）は図３（ｄ）に引き続
く工程であり、図３（ａ）〜３（ｄ）に示す工程は、Ｓ
ＯＩ層の膜厚が異なる以外は第１実施形態と共通するの
で、その説明の詳細は省略する。
【００７８】第１実施形態では、側壁保護膜を取り除き
領域間の境界部分をシリコン系材料で連結することによ
って応力の問題を解決した。しかし、側壁保護膜を完全
に除去するため、オーバーエッチングが必要となる。こ
のオーバーエッチングにより、シリコン支持基板２１の
表面がダメージを受けるおそれがある。
【００７９】そこで、第２実施形態の製造方法では、埋
め込み酸化膜の厚さが比較的薄いＳＯＩ基板を準備し、
素子分離用のトレンチの深さをＳＯＩ素子領域の埋め込
み酸化膜よりも深く設定する。また、バルク素子領域１
１とＳＯＩ素子領域１２の境界部にも素子分離用のトレ
ンチを配置することにより、各領域内の素子分離トレン
チの形成と同時に、境界に残っていた側壁保護膜と、境
界付近で結晶性が劣化した部分を一挙に取り去る。
【００８０】具体的には、図６（ｅ）に示すように、バ
ルク素子領域のエピタキシャル成長層５６、ＳＯＩ基板
のＳＯＩ層５３、側壁保護膜５５の全面を覆って、マス
ク材５７を形成する。マスク材５７を所定の形状にパタ
ーニングした後、第１実施形態と同様に、ＤＲＡＭのト
レンチキャパシタ３０を形成する。
【００８１】次に図６（ｆ）に示すように、バルク素子
領域、ＳＯＩ素子領域、およびこれらの境界に、一括し
て素子分離用のトレンチを形成する。このとき、シリコ
ン、ポリシリコン、およびシリコン酸化膜に対して同等
のエッチングレートを持つエッチング条件を設定するこ
とにより、同じエッチング時間で、同じ深さのトレンチ
を一括して形成することができる。なお、いずれのトレ
ンチも、ＳＯＩ素子領域の埋め込み酸化膜５２よりも深
い。残存している側壁保護膜５５の深さは、せいぜい埋
め込み酸化膜５２の深さまでなので、素子分離トレンチ
の形成と同時に、側壁保護膜５５と境界部分で結晶性が
劣化した領域が一緒に取り去られる。その後、トレンチ
内を同一の絶縁素材で埋め込むことによって、ＤＲＡＭ
マクロの第１の素子分離６５ａ、ＳＯＩロジックの第２
の素子分離６５ｂ、境界に位置する第３の素子分離６５
ｃを一括形成できる。
【００８２】その後、図６（ｇ）に示すように、トレン
チ内の埋め込み絶縁膜をエッチバックして、マスク材５
７を除去し、所定の位置に素子４３、４４、４５を形成
して、図５に示す半導体装置５０が完成する。
【００８３】第２実施形態に係る半導体装置と、その製
造方法では、境界に位置する素子分離６５ｃが埋め込み
酸化膜５３よりも深く、側壁保護膜５５とその近隣の結
晶劣化部分が一緒に取り除かれる。これにより応力を緩
和するとともに、応力の影響により、境界部から転位等
の欠陥がエピタキシャル成長層５６に広がるのを防止す
ることができる。
【００８４】さらに、従来の素子分離構造を領域間の境
界にそのまま適用できるというメリットもある。
【００８５】チップ面積増大の効果的な抑制、素子形成
面の高さの均一化による効果は、第１実施形態と同様で
ある。
【００８６】＜第３実施形態＞図７は、本発明の第３実
施形態に係る導体装置７０の概略断面図である。半導体
装置７０は、ＤＲＡＭセル８３や周辺トランジスタ８４
が形成されるバルク素子領域１１と、ＭＯＳＦＥＴ８５
が形成されるＳＯＩ素子領域１２と、バルク素子領域１
１に形成される第１の素子分離７９と、ＳＯＩ領域１２
に形成される第２の素子分離７５、７５ａとを備え、第
２の素子分離７５、７５ａは、第１の素子分離７９より
も浅い。
【００８７】バルク素子領域１１とＳＯＩ素子領域１２
のいずれかの素子分離のうち、最も境界近傍に位置する
素子分離７５ａが、領域間の境界層を兼用する。図７の
例では、ＳＯＩ素子領域１２に位置する第２の素子分離
のうち、最も境界側の素子分離７５ａが、バルク素子領
域１１とＳＯＩ素子領域１２の間に位置する境界を兼ね
ており、素子分離層７５ａの底面で、ＳＯＩ素子領域１
２の埋め込み酸化膜７２と接している。もちろん、設計
によっては、バルク素子領域１１の最も境界側に位置す
る素子分離が境界層を兼用してもよい。この場合は、境
界層の側面で、埋め込み酸化膜７２と接することにな
る。
【００８８】バルク素子領域１１は、バルク成長層とし
てエピタキシャル成長層７６を有し、ＤＲＡＭセル８
３、周辺トランジスタ８４、およびその他の回路素子
（不図示）でＤＲＡＭマクロを構成する。ＳＯＩ素子領
域１２はＳＯＩ層７３、埋め込み酸化膜７２およびシリ
コン支持基板７１から成り、ＭＯＳＦＥＴ８５でＳＯＩ
ロジックを構成する。これらの素子は、バルク素子領域
１１とＳＯＩ素子領域１２を通して均一な高さに位置す
る。
【００８９】このように、第３実施形態に係る半導体装
置７０では、バルク領域１１とＳＯＩ素子領域で、それ
ぞれの領域に応じた最適の素子分離を設定するために、
第１の素子分離７９の深さと、第２の素子分離７５の深
さが異なる。さらに、いずれかの領域の素子分離のう
ち、最も境界の近傍に位置する素子分離（図７の例では
ＳＯＩ素子領域の素子分離７５ａ）が、バルク素子領域
１１とＳＯＩ素子領域１２の領域間の境界層を兼用す
る。
【００９０】第３実施形態の半導体装置７０において、
バルク素子領域１１とＳＯＩ素子領域１２のそれぞれ
に、最適の深さの素子分離を設ける理由は以下のとおり
である。
【００９１】第１実施形態および第２実施形態では、す
べての素子分離を同じ構成としていたが、ロジック部で
は特に素子分離の微細化が要求される場合がある。高度
な微細化が要求される場合に、ＳＯＩ基板に埋め込み酸
化膜まで達する深いトレンチを形成するには、ＳＯＩ層
の側壁をエッチングする際のトレンチのテーパー角と、
埋め込み酸化膜の側壁をエッチングする際のトレンチの
テーパー角を、精密に制御しなければならない。角度制
御を精密に行わないと、トレンチを埋め込んだ後に、内
部に空洞が残り、空洞内にゲート電極材が残存して配線
ショート不良を引き起こすおそれがあるからである。
【００９２】第３実施形態の半導体装置では、最適な素
子分離領域を設けることにより、応力緩和、素子面積増
大の効果的な抑制、素子形成面の高さの均一化という効
果に加えて、配線ショート不良などを防止し、動作の信
頼性を確保することができる。
【００９３】図８および９は、第３実施形態に係る半導
体装置７０の製造工程を示す図である。
【００９４】（ａ）まず、図８（ａ）に示すように、Ｓ
ＯＩ素子領域１２内の所定位置と、バルク素子領域との
境界で双方の領域にまたがる位置に、第２の浅い素子分
離７５、７５ａを形成する。より具体的には、ＳＯＩ基
板全面にＳｉＮ等のマスク材を堆積し、これをパターニ
ングして第１のマスク７４を形成する。第１のマスク７
４に覆われた以外の箇所にＲＩＥ等により浅いトレンチ
を形成し、ＳｉＯ2 などの絶縁膜を堆積して第２の素子
分離７５、７５ａを形成する。
【００９５】（ｂ）次に、図８（ｂ）に示すように、レ
ジスト等で全面に第２のマスク材７７を形成し、ＳＯＩ
素子領域全体と、バルク素子領域のうち境界に接する部
分とが覆われるように、第２のマスク材７７をパターニ
ングする。この第２のマスク材７７をマスクとして、第
１マスク材７４、ＳＯＩ層７３、埋め込み酸化膜７２を
順次エッチング除去する。好ましくは、第１のマスク材
７４とＳＯＩ層７３、および埋め込み酸化膜７３の途中
までを、たとえばＲＩＥにより除去し、最終的にシリコ
ン支持基板７１を露出する際には、ウエットエッチング
にする。
【００９６】ＲＩＥによるエッチング時は、ＳＯＩ素子
領域のＳＯＩ層７３の側面は、境界に位置する第２の素
子分離７５ａにより保護されている。また、埋め込み酸
化膜７２と、境界に位置する第２の素子分離７５ａがと
もにＳｉＯ2 系の複合膜であることから、最終的にバル
ク素子領域のシリコン支持基板７１を露出させる段階で
ウエット処理にする。このウエットエッチングにより、
支持基板７１にダメージを与えることなく、埋め込み酸
化膜７２と、第２の素子分離７５ａのうちバルク素子領
域側に突出する部分とを取り去ることができる。
【００９７】（ｃ）次に、図８（ｃ）に示すように、第
２のマスク材７７を除去し、露出したシリコン支持基板
７１上に、単結晶シリコンを選択エピタキシャル成長さ
せ、エピタキシャル成長層７６を形成する。
【００９８】（ｄ）次に、図９（ｄ）に示すように、必
要であれば第１のマスクパターン７４を除去した後、新
たにマスク材７８を全面に形成してパターニングし、バ
ルク素子領域にトレンチキャパシタ３０を形成する。ト
レンチキャパシタ３０の形成方法は、第１実施形態で述
べたとおりである。
【００９９】（ｅ）次に、トレンチキャパシタ３０のた
めの保護壁８０を形成してから、バルク素子領域に、第
２の素子分離７５よりも深い第１の素子分離７９を形成
する。
【０１００】（ｆ）最後に、トレンチ内の埋め込み絶縁
膜をエッチバックし、マスク材の除去後、ＤＲＡＭとＳ
ＯＩロジックを構成するトランジスタ８３、８４、８５
を形成して半導体装置７０が完成する。
【０１０１】第３実施形態の半導体装置は、バルク素子
領域とＳＯＩ素子領域のいずれかの領域の素子分離が、
境界部で境界層として機能する。したがって、境界ぎり
ぎりまで素子の形成が可能になり、デッドスペースが縮
小し、チップ面積の増大を効率的に抑制することができ
る。
【０１０２】また、バルク素子領域とＳＯＩ素子領域の
それぞれに、最適な素子分離を配置することによって、
ＳＯＩ素子領域の素子分離内部での空洞の発生を防止
し、ゲート電極の短絡等を抑制することができる。
【０１０３】第３実施形態の製造方法によれば、ＳＯＩ
素子領域の素子分離形成後に、高温工程をともなうエピ
タキシャル成長やトレンチキャパシタ形成を行うため、
ＳＯＩ素子領域の応力を緩和することができる。
【０１０４】また、また、バルク素子領域とＳＯＩ素子
領域の双方にわたって、均一な高さに素子を形成するこ
とができる。
【０１０５】さらに、境界部にあらかじめ、バルク素子
領域とＳＯＩ素子領域のいずれかに属する素子分離７５
ａを形成することにより、ＳＯＩ層の側面を自動的に保
護することができる。したがって、独立した側壁保護膜
の形成工程が不要になる。
【０１０６】バルク素子領域部の支持基板を露出させる
にあたって、埋め込み酸化膜と境界部に位置する素子分
離用絶縁膜との双方をウエット処理でエッチング可能な
ことから、支持基板へのダメージが回避される。
【０１０７】なお、第３実施形態の変形例として、図５
に示す第２実施形態の構成を取り入れ、境界部に、第１
素子分離７９と同じ深さの第３の素子分離を設けてもよ
い。その場合は、第２の素子分離７５、７５ａで区画さ
れたＭＯＳＦＥＴ８５は、もう少しＳＯＩ素子領域の内
側に位置し、埋め込み酸化膜７２の端部側面に接して、
この埋め込み酸化膜７２によりも深い、すなわち第１素
子分離７９と同程度の深さの第３素子分離が境界に位置
する。
【０１０８】このような半導体装置を作製するには、第
１の素子分離７９と境界部に位置する第３の素子分離
を、同じリソグラフィ工程で形成し、ＳＯＩ素子領域内
の第２の素子分離７５、７５ａを、別のリソグラフィ工
程で形成すればよい。
【０１０９】この変形例でも、バルク素子領域内に形成
されるＤＲＡＭセルなどの素子と、ＳＯＩ素子領域に形
成さえるＭＯＳＦＥＴなどの素子の高さがほぼ一定とな
る。
【０１１０】また、境界に隣接する領域でダメージを受
けたおそれのあるバルク成長層７６を素子分離の形成と
ともに取り去られているので、応力の問題が解消され
る。
【０１１１】また，バルク素子領域とＳＯＩ素子領域の
境界に素子分離を設定するので、チップ面積の増大を抑
制することができる。
【０１１２】さらに、領域ごとに最適な素子分離を形成
できるので、動作の信頼性が高い。
【０１１３】＜第４実施形態＞図１０は、図７に示す半
導体装置７０の別の製造工程を示す図である。第３実施
形態では、バルク素子領域の形成に際して、ＳＯＩ素子
領域内と境界上にだけ浅い第２の素子分離を形成し、バ
ルク素子領域となるＳＯＩ基板上には、マスク材を残し
ておいた。図１０に示す第４実施形態の方法では、結晶
成長によりバルク化する予定の領域全体に、素子分離層
をあらかじめ形成する。
【０１１４】まず、図１０（ａ）に示すように、第１の
マスク材７４を全面に堆積した後、ＳＯＩ素子領域１２
内の素子形成部分だけを覆うようにパターニングする。
その他の部分、すなわち、ＳＯＩ素子領域１２内の一部
と、バルク化する領域の全体に、たとえばＳｉＯ2 の素
子分離用絶縁膜７５、７５ａを形成する。
【０１１５】次に、図１０（ｂ）に示すように、第２の
マスク材７７を、ＳＯＩ素子領域上と、バルク化する領
域のうち境界に接する部分上に残るようにパターニング
する。そして、バルク成長層を形成する領域の素子分離
用絶縁膜７５ａと、埋め込み酸化膜７２を、好ましくは
ウエットエッチングにより、一度に除去する。これによ
り、ＳＯＩ領域のＳＯＩ層７３の側壁を自動的に保護し
た状態で、一度のエッチングでシリコン支持基板７１を
露出することができる。また、素子分離絶縁膜７５と埋
め込み酸化膜７５ａの双方を連続的にウエット除去する
ので、シリコン支持基板７１の表面にダメージを与えず
にすむ。
【０１１６】次に、図１０（ｃ）に示すように、露出し
たシリコン支持基板７１上に、選択エピタキシャル成長
でエピタキシャル成長層７６を形成する。
【０１１７】以降の工程については、図９（ｄ）〜９
（ｆ）と同様である。
【０１１８】第４実施形態の製造方法では、ＳＯＩ素子
領域のＳＯＩ層の側面が、素子分離によって自動的に保
護されるという効果に加え、バルク領域のシリコン支持
基板を露出する際に、一度のウエットエッチングで済
む。このため、たとえバルク素子領域とＳＯＩ素子領域
に、それぞれ異なる深さ、異なる素材の素子分離を形成
したとしても、全体としてみれば製造工程が簡略化され
る。また、支持基板へのダメージが少ない。
【０１１９】＜第５実施形態＞図１１は、本発明の第５
実施形態に係る半導体装置９０の概略断面図である。
【０１２０】半導体装置９０は、支持基板９１上のバル
ク成長層９６にＤＲＡＭセル１０３、周辺トランジスタ
１０４等の素子が形成されるバルク素子領域１１と、Ｓ
ＯＩ層９３にＭＯＳＦＥＴ１０６などの素子が形成され
るＳＯＩ素子領域１２と、これらの領域の境界に位置す
る境界層９７と、バルク素子領域内にあって、ＳＯＩ素
子領域との境界近傍に位置するダミートレンチ（ダミー
キャパシタ）１０１とを備える。
【０１２１】ＤＲＡＭセル１０３等が形成されるバルク
素子領域の素子形成面（すなわちエピタキシャル成長層
９６の表面）と、ＭＯＳＦＥＴ１０６が形成されるＳＯ
Ｉ素子形成面（すなわちＳＯＩ層９３の表面）の高さは
ほぼ等しい。
【０１２２】半導体装置９０はまた、バルク素子領域内
で各素子を分離する第１の素子分離９５ａと、ＳＯＩ素
子領域内で各素子を分離する第２の素子分離９５ｂを有
する。第５実施形態では、第１の素子分離と第２の素子
分離の深さは同一であっても、異なってもかまわない。
【０１２３】ダミーキャパシタ１０１の深さは、ＳＯＩ
素子領域１２の埋め込み酸化膜９２よりも深く設定され
る。バルク素子領域とＳＯＩ素子領域の境界部で転位が
発生して、矢印Ａで示すように、バルク素子領域に向け
て転位が広がっても、ダミートレンチの存在により、バ
ルク素子領域内部への転位の拡張を防ぐためである。
【０１２４】図１１の例では、ダミートレンチは、バル
ク素子領域１１内に形成されるＤＲＡＭセル１０３のト
レンチキャパシタ１００と同形状、同じ構成のダミーキ
ャパシタ１０１として設けられる。したがって、トレン
チキャパシタの埋め込み電極９９と同じ材料で埋め込ま
れ、下部電極としての拡散層１０５や、カラー側壁１０
７を有する。しかし、上部ストラップ等を設けずに、ト
レンチキャパシタ１００と同形状のトレンチを埋め込ん
だだけのダミートレンチであってもよい。また、ダミー
キャパシタの表面部分に、第１素子分離９５ａのような
素子分離を形成して、電気的に不活性にしてもよい。
【０１２５】また、図１１の例では、図２に示すシリコ
ン系の境界層４７を有する半導体装置にダミーキャパシ
タを設けているが、図５に示す境界に独立した素子分離
６５ｃを有する半導体装置にダミーキャパシタを設けて
もよい。さらに、図７に示すように、ＳＯＩ素子領域内
の素子分離７５ａが境界部分を兼用する半導体装置にお
いて、バルク素子領域１１内の境界近傍にダミーキャパ
シタを設けてもよい。いずれの場合も、ダミーキャパシ
タは、ＳＯＩ素子領域１２の埋め込み酸化膜よりも深く
設定する。また、ダミーキャパシタとしてではなく、ト
レンチを埋め込んだだけのダミートレンチとしてもよ
い。
【０１２６】半導体装置９０の製造工程としては、ダミ
ートレンチは、エピタキシャル成長層９６の形成後、最
初に形成される。バルク素子領域内にトレンチキャパシ
タを有するＤＲＡＭセルを有する場合は、トレンチキャ
パシタの形成と同時に、同じ工程で一括形成するのが好
ましいが、上述したように下部拡散電極１０５やカラー
側壁１０７を形成する工程は省略してもよい。
【０１２７】図１２は、図１１に示すダミーキャパシタ
１０１の配置例を示す平面図である。図１２の例では、
バルク素子領域内の境界部に、ＤＲＲＡＭセルのトレン
チキャパシタ１００と同じ構造のダミーキャパシタ１０
１を配置した例を示しているが、必ずしも、トレンチキ
ャパシタ１００と同じ構造でなくてもよい。ダミーの深
さはＳＯＩ素子領域の埋め込み酸化膜よりも深く設定さ
れている。
【０１２８】図１３は、ダミートレンチの変形例を示
す。図１３（ａ）は、ライン状のダミー１１０でバルク
素子領域内のＤＲＡＭマクロを取り囲んだ変形例を、図
１３（ｂ）は、島状のダミー１１１でＤＲＡＭマクロを
取り囲んだ変形例を示す。いずれの例も、エピタキシャ
ル成長等のバルク成長層を形成した後、ＤＲＡＭセルの
トレンチキャパシタの形成と同時に、ダミートレンチを
形成することが出来る。
【０１２９】第５実施形態では、境界部の応力緩和、素
子形成面の均一平坦化、チップ面積増大抑制といった効
果に加え、バルク素子領域内の境界近傍にダミートレン
チを配置することによって、境界部分からの転位がバル
ク素子領域内に拡張するのを防止することができる。
【０１３０】＜その他の実施形態＞第１実施形態から第
５実施形態では、ＳＯＩ基板の一部を除去してバルク素
子領域を形成する際に、単結晶シリコンの選択エピタキ
シャル成長でバルク成長層を形成していた。しかし、バ
ルク素子領域として、ＳｉＧｅをエピタキシャル成長さ
せることも可能である。
【０１３１】さらに、ひとつのＳＯＩ基板内に、Ｓｉの
バルク成長層と、ＳｉＧｅ（シリコンゲルマニウム）の
バルク成長層を共存させることも可能である。この場合
も、各バルク素子領域とＳＯＩ基板との境界を、各領域
に形成される素子のゲート電極材料と同じポリシリコン
やＳｉＧｅなどで充填することによって、バルク素子領
域とＳＯＩロジックの境界、あるいは異なるバルク素子
領域間の境界で、応力を最小にすることができ、マージ
ンを向上できる。
【０１３２】また、ＳＯＩ素子領域とＳｉバルク素子領
域、またはＳＯＩ素子領域とＳｉＧｅバルク素子領域の
境界に、いずれかの領域内で使用される素子分離が位置
するように配置すれば、デッドスペースが低減される。
【０１３３】さらに、Ｓｉバルク素子領域またはＳｉＧ
ｅ素子領域内であって、ＳＯＩ素子領域との境界近傍
に、ダミートレンチを形成することによって、境界部で
発生しがちな転位がバルク素子領域内に拡張することを
防止できる。
【０１３４】具体的な構成例として、Ｓｉバルク素子領
域にＤＲＡＭを形成し、ＳｉＧｅのバルク素子領域にバ
イポーラ回路を形成して、双方をＳＯＩ基板上のロジッ
ク回路とともに１つのチップ上に搭載する半導体装置を
形成することができる。各バルク素子領域およびＳＯＩ
素子領域に形成される素子や機能ブロックの性質に応じ
て、それぞれ最適の素子分離が形成可能であることは、
第３、第４実施形態から明らかであり、性能面ですぐれ
たシステムＬＳＩが可能になる。
【０１３５】また、ＳＯＩ基板の埋め込み絶縁膜は、埋
め込み酸化膜に限定されない。
【０１３６】上述した実施形態のいずれにおいても、素
子分離トレンチのエッチング条件を調節することによっ
て、種々の変形構造が可能である。
【０１３７】たとえば、図５に示した第３実施形態で
は、素子分離６５ａ、６５ｂ、６５ｃを、シリコンと酸
化膜が同程度のエッチングレートで加工される条件で一
括形成しているが、酸化膜に対するエッチングレートが
遅い加工条件で一括に形成してもよい。この場合は、Ｓ
ＯＩ素子領域内の素子分離６５ｂは、バルク素子領域内
の素子分離６５ａよりも浅いものとなる。また、境界部
に位置する素子分離６５ｃの形状は、非対称になる。す
なわち、埋め込み酸化膜５２上では、ＳＯＩ素子領域側
の素子分離６５ｂと同等の深さになり、バルク成長層５
６側では、素子分離６５ａと同じ深さになる。なお、境
界部の側壁保護膜の影響や結晶劣化を受けたバルク成長
層を完全に除去するために、素子分離６５ａの深さは、
支持基板５１と埋め込み酸化膜５２の界面よりも深いこ
とが望ましい。
【０１３８】さらに、バルク素子領域内および境界部の
素子分離６５ａ、６５ｃと、ＳＯＩ素子領域内の素子分
離６５ｂを別々のエッチング工程で、それぞれエッチン
グ条件を異ならせて形成してもよい。たとえば、素子分
離６５ａと６５ｃをひとつのエッチング工程で、シリコ
ンと酸化膜に対して同じレートでエッチングする条件で
加工し、素子分離６５ｂを、酸化膜に対するエッチング
レートが遅い条件で加工する。この場合は、境界部に位
置する素子分離６５ｃの形状は対称となり、応力発生の
懸念がなくなるとともに、ＳＯＩ素子領域内の素子分離
６５ｂを浅く形成することにより、埋め込みが容易にな
り微細な素子分離が可能となる。
【０１３９】
【発明の効果】ＳＯＩ素子領域とバルク素子領域の素子
形成面を均一な高さに設定することによって、後の製造
工程への悪影響を排除できる。
【０１４０】ＳＯＩ素子領域とバルク素子領域との境界
に、適切な境界層を配置することによって、領域間の応
力が低減される。
【０１４１】また、境界部に位置する素子分離の配置構
成を工夫することによって、チップ面積の増大を抑制す
ることができる。
【図面の簡単な説明】
【図１】本発明が適用される半導体チップの一例を示す
図である。
【図２】本発明の第１実施形態に係る半導体装置の概略
断面図である。
【図３】図２に示す半導体装置の製造工程を示す図であ
る。
【図４】図２に示す半導体装置の製造工程を示し、図３
（ｄ）に続く工程を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の概略
断面図である。
【図６】図５に示す半導体装置の製造工程を示す図であ
る。
【図７】本発明の第３実施形態に係る半導体装置の概略
断面図である。
【図８】図７に示す半導体装置の製造工程を示す図であ
る。
【図９】図７に示す半導体装置の製造工程を示し、図８
（ｃ）に続く工程を示す図である。
【図１０】本発明の第４実施形態に関し、図７に示す半
導体装置の別の製造工程を示す図である。
【図１１】本発明の第５実施形態に係る半導体装置の概
略断面図である。
【図１２】図１１に示す半導体装置で用いられるダミー
キャパシタの配置例を示す図である。
【図１３】図１１に示す半導体装置で用いられるダミー
パターンの変形例を示す図である。
【符号の説明】 １０ 半導体チップ １１ バルク素子領域（ＤＲＡＭマクロ） １２ ＳＯＩ素子領域（ＳＯＩロジック） ２１、５１、７１、９１ Ｓｉ支持基板 ２２、５２、７２、９２ 埋め込み酸化膜 ２３、５３、７３、９３ ＳＯＩ層 ２４ ７４ 第１のマスク材 ２５、５５ 側壁保護膜 ３０、１００ トレンチキャパシタ ３５、６５、７５、７９、９５ 素子分離 ４３、４４、４５、８３、８４、８５、１０３、１０
４、１０５ 素子 １０１ ダミーキャパシタ １１０、１１１ ダミーパターン（ダミートレンチ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６７１Ｃ ６８１Ｆ (72)発明者 水島 一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 佐藤 力 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 親松 尚人 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 新田 伸一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA01 AA35 AA44 AA47 AA82 BA01 BA06 BA08 CA01 CA14 CA17 CA18 CA21 DA12 DA24 DA25 5F048 AA01 AB01 AB03 AC01 AC10 BA02 BA16 BB05 BB08 BB12 BE02 BF06 BG14 BH03 5F083 AD17 GA01 GA05 GA09 GA27 GA30 HA02 JA32 JA35 JA53 NA01 PR03 PR04 PR10 PR25 PR38 ZA03 ZA12

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 支持基板と、 前記支持基板上にバルク結晶成長させたバルク成長層を
    有し、前記バルク成長層に素子が形成される第１の素子
    形成面を有するバルク素子領域と、 前記支持基板上に、埋め込み絶縁膜と当該埋め込み絶縁
    膜上のＳＯＩ層とを有し、前記ＳＯＩ層に素子が形成さ
    れる第２の素子形成面を有するＳＯＩ素子領域と、 前記バルク素子領域とＳＯＩ素子領域との境界に位置す
    る境界層とを備え、前記第１の素子形成面と、第２の素
    子形成面は、ほぼ同じ高さに位置することを特徴とする
    半導体装置。
  2. 【請求項２】 前記バルク成長層はシリコン層であり、
    前記境界層は、前記支持基板に達する深さのポリシリコ
    ンまたはシリコンゲルマニウムであることを特徴とする
    請求項１に記載の半導体装置。
  3. 【請求項３】 前記バルク素子領域は、第１の素子分離
    を有し、前記ＳＯＩ素子領域は、第２の素子分離を有
    し、前記第１および第２の素子分離の深さは等しいこと
    を特徴とする請求項１または２に記載の半導体装置。
  4. 【請求項４】 前記第１および第２の素子分離の深さ
    は、前記埋め込み絶縁膜に達する深さであることを特徴
    とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記バルク素子領域は、ｐ型半導体領域
    とｎ型半導体領域の接合面を有し、前記接合面は、前記
    支持基板とバルク成長層の界面より上方に位置すること
    を特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 前記バルク素子領域は、第１の素子分離
    を有し、 前記ＳＯＩ素子領域は、第２の素子分離を有し、 さらに、前記境界層として第３の素子分離を備え、前記
    第１、第２、第３の素子分離の深さは、ほぼ等しいこと
    を特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】 前記第１、第２、第３の素子分離の深さ
    は、前記埋め込み絶縁膜よりも深いことを特徴とする請
    求項６に記載の半導体装置。
  8. 【請求項８】 前記第３の素子分離は、その側面で前記
    埋め込み絶縁膜に接することを特徴とする請求項６また
    は７に記載の半導体装置。
  9. 【請求項９】 前記バルク素子領域は、前記素子の下方
    にｐｎ接合面を有し、このｐｎ接合面は、前記支持基板
    とバルク成長層の界面より下方に位置することを特徴と
    する請求項７に記載の半導体装置。
  10. 【請求項１０】 前記バルク素子領域は、第１の素子分
    離を有し、 前記ＳＯＩ素子領域は、第２の素子分離を有し、 さらに、前記境界層として第３の素子分離を備え、前記
    第１および第３の素子分離はほぼ同じ深さであり、前記
    第２の素子分離は、前記第１および第３の素子分離より
    も浅いことを特徴とする請求項１に記載の半導体装置。
  11. 【請求項１１】 前記バルク素子領域は、第１の素子分
    離を有し、 前記ＳＯＩ素子領域は、前記第１の素子分離よりも浅い
    第２の素子分離を有し、 前記境界層は、前記第１または第２の素子分離のうち、
    最も境界側の素子分離で兼用することを特徴とする請求
    項１に記載の半導体装置。
  12. 【請求項１２】 前記境界層は、前記第２の素子分離が
    兼用し、前記境界層は、その底面で前記埋め込み絶縁膜
    と接することを特徴とする請求項１１に記載の半導体装
    置。
  13. 【請求項１３】 前記バルク素子領域内の、前記境界近
    傍に、ダミートレンチの埋め込み層を有することを特徴
    とする請求項１に記載の半導体装置。
  14. 【請求項１４】 前記バルク素子領域は、トレンチキャ
    パシタを有するＤＲＡＭセルを有し、前記ダミートレン
    チ埋め込み層は、ダミーキャパシタであることを特徴と
    する請求項１３に記載の半導体装置。
  15. 【請求項１５】 支持基板と、前記支持基板上の埋め込
    み絶縁膜と、前記埋め込み絶縁膜上のシリコン層とから
    構成されるＳＯＩ基板を準備するステップと、 前記ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋
    め込み絶縁膜の一部を除去するステップと、 前記除去により露出したシリコン層の側壁を覆う側壁保
    護膜を形成するステップと、 前記所定の箇所で前記支持基板の表面を露出させ、露出
    した面から前記シリコン層の表面に一致する高さのバル
    ク成長層を形成するステップと、 前記バルク成長層と前記ＳＯＩ基板に、同じ深さの素子
    分離を一括して形成するステップと、 前記バルク成長層と前記ＳＯＩ基板に素子を形成するス
    テップとを含むことを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 前記支持基板の表面を露出するステッ
    プは、ウエット処理により行うことを特徴とする請求項
    １５に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記側壁保護膜を除去するステップを
    さらに含み、 前記素子形成ステップは、素子の形成と同時に、前記側
    壁保護膜を除去した箇所に半導体ゲート材料を充填する
    ことを特徴とする請求項１５に記載の半導体装置の製造
    方法。
  18. 【請求項１８】 前記半導体ゲート材料の充填ステップ
    は、ポリシリコンまたはシリコンゲルマニウム（ＳｉＧ
    ｅ）を充填することを特徴とする請求項１７に記載の半
    導体装置の製造方法。
  19. 【請求項１９】 前記素子分離を形成するステップは、
    前記バルク成長層とＳＯＩ基板の境界部での素子分離の
    形成を含み、前記境界部での素子分離と同時に、前記側
    壁保護膜を除去することを特徴とする請求項１５に記載
    の半導体装置の製造方法。
  20. 【請求項２０】 支持基板と、前記支持基板上の埋め込
    み絶縁膜と、前記埋め込み絶縁膜上のシリコン層とから
    構成されるＳＯＩ基板を準備するステップと、 前記ＳＯＩ基板の第１の位置で前記シリコン層を除去
    し、除去した位置に第１の素子分離絶縁膜を形成するス
    テップと、 前記第１の素子分離絶縁膜で前記シリコン層の側壁を覆
    ったまま、第２の位置で、前記支持基板の表面を露出す
    るステップと、 前記露出させた面から前記シリコン層の表面に一致する
    高さのバルク成長層を形成するステップと、 前記バルク成長層に、第１の素子分離絶縁膜よりも深い
    第２の素子分離絶縁膜を形成するステップと、 前記バルク成長層と前記シリコン層に素子を形成するス
    テップと、を含むこと特徴とする半導体装置の製造方
    法。
  21. 【請求項２１】 前記第１の素子分離絶縁膜形成ステッ
    プは、前記バルク成長層とＳＯＩ基板の境界に該当する
    位置への素子分離絶縁膜の形成を含むことを特徴とする
    請求項２０に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第１の素子分離絶縁膜形成ステッ
    プは、前記支持基板の表面を露出する第２の位置全体を
    覆う素子分離絶縁膜の形成を含むことを特徴とする請求
    項２０に記載の半導体装置の製造方法。
  23. 【請求項２３】 支持基板と、前記支持基板上の埋め込
    み絶縁膜と、前記埋め込み絶縁膜上のシリコン層とから
    構成されるＳＯＩ基板を準備するステップと、 前記ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋
    め込み絶縁膜を除去し、前記支持基板の表面を露出する
    ステップと、 前記露出した支持基板の表面から、前記シリコン層の表
    面に一致する高さのバルク成長層を形成するステップ
    と、 前記バルク成長層の境界近傍に、前記埋め込み絶縁膜よ
    りも深いダミートレンチを形成するステップと、 前記バルク成長層と、前記ＳＯＩ基板の所定の位置に素
    子を形成するステップとを含むことを特徴とする半導体
    装置の製造方法。
  24. 【請求項２４】 前記ダミートレンチの形成ステップ
    は、ダミートレンチの形成と同時に前記バルク成長層の
    所定の位置にトレンチキャパシタを形成することを特徴
    とする請求項２３に記載の半導体装置の製造方法。
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