TWI261911B - Semiconductor device and method for manufacturing the same - Google Patents

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semiconductor device
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insulating layer
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Kei Yamada
Moto Nagano
Ichiro Mizushima
Chikara Sato
Naohito Shinmatsu
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Toshiba Corp
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Description

1261911 __ 案號 9112120 五、發明說明（1) 發明所屬之技術領域 本發明係關於一種半導體裝置及其製造方法。特別是 關於將形成於絕緣層上有石夕（silicon-on-insulator， SOI)基板區的電路元件與形成於表體（bulk)基板區的電路 元件搭載於同一晶片上的半導體裝置及其製造方法。本發 明已於西元2001年9月27曰向曰本提出專利申請，申請號 為曰本特許出願第2001-298533號，並主張優先權，且在 參照前述申請案之後，即納入本發明中。 先前技術 具有1 T1 C ( 1電晶體1電容）型記憶胞的動態隨機存取 吕己憶體（Dynamic Random Access Memory，DRAM)，係由— 個金屬氧化半導體場效電晶體（Metal Oxide
Semiconductor Field Effect Transistor，^108?£7')與— 個電容器所構成，因其為可高積集化、便宜且大容量的記 憶體，故其應用於廣泛的用途。較特別的是，近年來，對 於系統大型積體電路（System Large Scale Integration) 的要求越來越高，其中此系統大型積體電路，係將此種動 態隨機存取記憶體與邏輯電路積集於同一半導體晶片上， 以提高系統性能。 一方面，為了使邏輯電路高性能化，較受關切的是， 以絕緣層上有矽（SO I )元件代替習知之矽表體基板，其 中邏輯電路係以金屬氧化半導體場效電晶體為中心。絕緣 層上有石夕元件，係指絕緣層上有；5夕金屬氧化半導體場效電 晶體（S0IM0SFET )，且此絕緣層上有矽金屬氧化半導體 場效電晶體，係指在絕緣層上有矽基板的表面側薄膜矽層
10072pifi.ptc 第 7 頁
1261911
案號 91121213 五、發明說明（2) (以下簡稱「絕緣層上有矽層」）上，形成電晶體 此絕緣層上有矽元件已經在高性能邏輯用途上， 且 化。在此：潮流：，為了可以更進—步提升構成於 上有矽兀件上的局性能邏輯電路（以下簡稱「絕緣岸上‘ 矽邏輯（SUicon-On-InsuUtor L〇gic，s〇i l s 有 的性能，因而，對同時搭載動態隨機存取記憶體等的) 胞與絕緣層上有矽邏輯的系統大型積體電路或晶片上^ ^ 統（system-on-chip)等的開發，係變得 ’糸 然而，在絕緣層上有矽基板上，形 谣 能邏輯的元件相同結構的動態隨機存取記憶體？ 以 如下述困難，其中高性能邏輯的元件 j :延遇 屬氧化半導體場效電晶體。 午係為I緣層上有石夕金 首先，一般在使用絕緣層上有矽金屬氧化 電晶體之際，由於形成有通道的主體區^置 〇M〇atlng)的，因此，其會隨著電路動 或改變其啟始(—摘)值。例如，當-〜電體I (pass tranS1Stor)之情形，且問極電麼為〇ff之條件下體 μ因為源極•汲極電壓之運作條件，而導致今 半導體場效電晶體電流或寄生雙載 .=化 污类。炎7 _上 了王艾戰于寬机專的遺漏電流的 電路，;i έ儲存的問冑，對遺漏電流規格較嚴謹的 體门使用’其中珂述電路例如是動態隨機存取記憶胞電晶 再者，藉由浮置基板效應（Floating Body Effeet)， 即可對應包括電晶體運作歷程等動作條件之差異，而產生 1261911 _ 案號91121213____年月日 修正 五、發明說明（3) 可變動的啟始電壓。為此，當將絕緣層上有矽金屬氧化半 導體場效電晶體用於動態隨機存取記憶體之感應放大電路 (sense amplifier)之際，會增強成對電晶體（pair transistor)間的啟始電壓之變化，進而導致感應裕度 (sense margin)劣化。因此，絕緣層上有矽金屬氧化半導 體場效電晶體並不適用於動態隨機存取記憶體之感應放大 電路中。 解決此種不良之浮置基板效應的方法，係為一種對應 習知金屬氧化半導體場效電晶體圖案，而將表體電位固定 的方法’其中表體電位係由表體部之導出元件區域及其接丨_ 觸窗所設定。然而，在此方法中，由於功能電路胞或感應 放大器部的面積會大幅增加，因而，對作為動態隨機存取 記憶體之最大特徵的高積集性產生損害。 於是，提出在絕緣層上有矽基板上設置部分表體區 域’且於表體區域内，形成因浮置基板效應而不佳的動態 Ik機存取記憶體等的電路的構想。實際上，為實現此構 想’而提出種種形成方法，以得到在絕緣層上有矽基板中 形成有表體區域的基板（以下簡稱「絕緣層上有矽/表體 基板」）。 第1種方法，係利用使用罩幕圖案的植入氧分離 · (Separation by Implanted Oxygen ’SIM0X)法，在矽基 板預定位置上植入氧，以於絕緣層上有石夕基板中，形成表 體區域（日本專利特開平10_30 338 5號公報以及R〇bert Hannon, et al. 2000 Symposium on VLSI Technology 〇i Technical Papers, pp66-67 )。
10072pifl.ptc 第9頁 1261911 修正 月 曰 皇號 91121213 五、發明說明（4) 一 第2種方法，係在具有圖案化絕緣膜的矽基板上，貼 合另一石夕基板，以使絕緣層上有矽區域與表體區域混合存 在（日本專利特開平8 - 3 1 6 4 3 1號公報）。 第3種方法’係在絕緣層上有矽基板之預定位置，利 用姓刻法’去除部分位於表面的絕緣層上有矽層及其下方 的絕緣膜，以暴露出支撐基板，而在絕緣層上有矽基板内 製作表體區域（曰本專利特開平7-1〇6434號公報、日本專 =特開平1 1 -2 388 6 0號公報及日本專利特開2〇〇〇-9 1 534號 公報）。 第4種方法，係為了消除在第3種方法之局部蝕刻下所 絕緣層上有矽基板與表體區域間的落差，表 。“方法中，係成“晶= f有石夕區域上之罩幕還高的位置為止，之 專料開2__243944號公報）。千—化“成長層（日本 列問Ϊ述絕緣層上有石夕/表體基板形成方法，分別具有下 傷絕緣：上種有方二中表面由於::離子植入之過程中，會損 不佳。再者L匕：：致絕緣層…層之結晶性 會因體積膨脹而產生庫六斗备成里入式軋化膜之際， 區域之間的邊界部上：發生結晶：：層上有石夕區域與表體 mi 或； 10072pi f1.ptc 第10頁 1261911 五、發明說明（5) 此，甚至會導致表體區域中所必需之井接合或溝渠式電容 器等較深的元件，產生特性劣化之情形。 〃 $ 在第3種方法中，於絕緣層上有矽區域及表體區域之 間’由於絕緣層上有矽層與埋入式絕緣膜之厚度存在有相 當的落差，進而難以確保微影製程之焦點裕度（^〇cus margi n)或難以控制形成元件隔離時之絕緣膜的埋入高 度。 问 在第4種方法中，構成表體區域的磊晶成長層的側 面，會在與絕緣層上有矽基板相接觸之邊界部分，產生社 晶劣化的問題。此問題係起因於磊晶層從暴露之絕緣声: 有矽層側面開始成長。由於在具有蝕刻面的絕緣層上^ 層側壁上，所成長之磊晶層的結晶性不佳，因此，♦直盥 來自鄰接之支撐基板的結晶相互接觸時， 二 無法重合，進而導致結晶性的惡化。 使、、。曰曰方位 再者，為了消除落差而研磨平坦化磊晶成長層表φ :厚係以先前形成於絕緣層上有石夕層上之 ； =再：磨遙晶成長層表面。…則蟲晶成2ίΐ 右。為了使研磨後之置葚二表问度約罩幕材料厚度左 磨，此時，必需進^ ί材料變得更薄，而進行再次研 形成動態隨機存dJ;度狹窄的後處理。再者，當 較廣，因此會因研磨之情形日夺’由於成長層區域 置的不均句，會於後：Π 產生㈣。此種表面位 不良的影響。、衣私中殘留落差，而對製造流程造成
10072pifl.ptc 第11頁 在此，期雙女1 ^可以解決此問題點的新的方法。 1261911 案號 91121213 年 月 日 修正 五、發明說明（6) 發明内容 本發明之第一方面，係提出一種半導體裝置係具有支 撐基板、表體元件區、絕緣層上有碎元件區及邊界層。表 體元件區，係在支撐基板之表體成長層上形成第一元件的 區域。絕緣層上有矽元件區，係在支撐基板之埋入式絕緣 膜的矽層上形成元件的區域。邊界層，係位於前述區域間 的邊界上。表體元件區的元件形成面，係與絕緣層上有矽 元件區的元件形成面的高度大致相等。 弟二方面係提出一種半導體裝置之製造方法，包括： (a)提供一個絕緣層上有矽基板，此絕緣層上有矽基板係 由支撐基板、位於支撐基板上的埋入式絕緣膜、及位於土] 入式絕緣膜上的矽層所構成；（b)移除位於絕緣層上有矽 基板之所定位置上的矽層與部分埋入式絕緣膜；（c)形成 侧壁保護膜，此侧壁保護膜係覆蓋前述去除步驟中所暴篇 之矽層側壁；（d)暴露出所定位置的支撐基板表面，並此 表面上形成表體成長層，此表體成長層從暴露之支撐基决 表面至與矽層表面一致高；（e)於表體成長層與絕緣層上 有矽基板上，一起形成同一深度的元件隔離結構；以及 (f )於表體成長層與絕緣層上有矽基板上，形成元件。 第三方面係提出另一種半導體裝置之製造方法，包 括：（a)提供一個絶緣層上有矽基板，此絕緣層上有石夕基 板係由支樓基板、位於支撐基板上的埋入式絕緣膜、及^ 於埋入式絕緣膜上的矽層所構成；（b)移除位於絕緣層上-有矽基板之第一位置的矽層，並於被移除部位 9一 — 此阻論姓構；（C )在篦一 士放Z丄上社满71
1261911 修正 曰 案號 91121213 五、發明說明（7) 形下’暴露出位於第二位置的支撐基板；（d)形成表體成 j層丄此表體成長層係從支撐基板之暴露面至與矽層表面 了致回’（e)於表體成長層中形成第二元件隔離結構，此 第一凡件隔離結構係比第一元件隔離結構還深；以及（f ) 於表體成長層與矽層上形成元件。
第四方面再提供一種半導體裝置之製造方法，包括： (a)提供一個絕緣層上有矽基板，此絕緣層上有矽基板係 由支撐基板、位於支撐基板上的埋入式絕緣膜、及位於埋 入式絕緣膜上的矽層所構成；（b)移除位於絕緣層上有矽 基板之所定位置上的矽層與部分埋入式絕緣膜，以暴露出 支撐基板；（c)於暴露之支撐基板上，形成具有第一寬度 的溝渠式電容器的第一部分；（d)形成表體成長層，此表 體成長層係從支撐基板表面至與矽層表面一致高；以及 (e)於表體成長層中，形成具有溝渠式電容器的第二部 分，此溝渠式電容器係具有比第一寬度還要狹窄 度，且與第一部分相連結。 # 一 f
第五方面再提供一種半導體裝置之製造方法，包括·· (a)提供一個絕緣層上有矽基板，此絕緣層上有矽基板係 由支撐基板、位於支撐基板上的埋入式絕緣膜、及位於埋 入式絕緣膜上的矽層所構成；（b)移除位於絕緣層上有石夕 基板之所定位置上的矽層與埋入式絕緣膜，以暴露出支撐 基板’（c)形成表體成長層，此表體成長層係從支樓基板 表面至與石夕層表面一致高；（d)於表體成長層之邊^二 近，形成比埋入式絕緣膜還深的仿真圖案層；以及k)於 表體成長層與絕緣層上有矽基板之所定位置上，形成元 10072pifl.ptc 第13頁 1261911 修正 曰 ----案號 91121213__年 n 五、發明說明（8) 件。實施方式 第1 A圖至第1 β圖所示係為適用本發明的半導體晶片i 〇 的平面結構例的示意圖。半導體晶片10係由表體元件區 1二、絕緣層上有矽元件區12、以及在一個晶片上 的所:!成，亦即所謂的晶片上有系統型的 牛區11，係在表體基板區域上，形成 板？：邑緣層上有矽元件區12 ’係在絕緣層上有矽基 板區域上，形成元件。 ’ y吞 區12 ’係在埋入式絕緣膜上的薄膜 例正下方係由絕緣體所構成，㈤此較佳係形成 j面疋ίΐ 等必需具高速性、高可靠度的元件。另- 較適-开區12，由於可以避開浮置基板效應，因此 件絕緣層上有石夕層之外的表體基板上的元 電路等。？ α疋形成動恶隨機存取記憶胞或感應放大器 區所示係為在半導體晶片10内配置單-表體元件 = n而第1B圖所示則是在半導體晶片10内配置多 為=的實例。當表體元件區11之電路元件係設 存取以存=胞之情形下，不僅可以形成動態隨機 器電路Γ'電诉觉σ同形成其週邊電路（例如是感應放大 )或前述各電路、解譯電路、輸入輸出電路（1/0電路 前述以動合！） ’以全體作為一個功能區塊。 態隨機存取1卜:屺fe、體為中心的功能區塊係稱為「動
10072pifl.ptc 第14頁 “ccess Memory 圖哪 S/ 似奶撤械他她 -. .. ------------- 1261911 修正 曰 案號 91121213 五、發明說明（9)
Macro，DRAM Macro)」。另一方面，在 區12中，係在絕緣層上有石夕層上形成高速邏▲ J邏輯轉，係形成有例如是金屬氧化半導體 體，而且此邏輯電路稱為「絕緣層上有矽邏輯 曰曰 j實工見川：至第1B圖所示之晶片上有“ ίί 反士具有部分的絕緣層…基板^ 為所謂之絕緣層…/表體基板所 ΐ:且：ΐ 絕緣層上有石夕/表體基板製作方 法’係具有上述種種問題。 題點2免習知技術中所提及之第4種方法的問 在姓曰、，在，、，邑緣層上有矽基板區域與表體區域之邊界上 二：;=的問胃，而提出先以氮化矽膜等之側壁保護 开;杰石、：Ϊ刻而暴露出來的絕緣層上有矽層的側壁，再 形成；&Β日日成長層的方法。 ^ ’當^日成長之際，在表體區域與絕緣層上有石夕 ς ^品V之邊界上，存在有氮化矽（四氮化三矽（μ Μ*)) :、、側壁防止膜，且由於製程條件之緣故，因而在邊界附 =之數// m一的圍内’於絕緣層上有石夕層及蠢晶成長層兩 f間會發生相當的應力。此應力會引起半導體移動度 之劣化或結晶缺陷。在此種區域中形成元件，也會使此元 件之特性劣化。 σ 、為了避免此應力的影響，需確保在絕緣層上有矽基板 區或人表體區域之間’有足夠的裕度空間。如此必然不可 在邊界附近形成元件，進而無法避免晶片面積的增加。另 方面’如果磊晶成長層與絕緣層上有矽基板表面之間沒 10072pifl.ptc 第15頁 案號 91121 1261911
五、發明說明（10) 有落差，則預期可於大致均一高 因此，本發明提供一種改二成兀件。 2 基板區域與絕緣層上有石夕基板區 Ξ = = ΐ件在不增加晶圓面積之情形下，形成大致 以在一個晶片上，η日士拔#女f 有糸統之一實例，以及 絕缘動態隨機存取記憶體巨集及 例進行說明。 並从種種之較佳實施例為 第一較佳實施例 置1 0 : 2: 構所二:系為本發明之第一較佳實施例之半導體裝 =1二 結構實例係為沿著第1B圖之Η，線的 Λ之半導體裝置1〇係具有支標基板21、表體 元件區11，ϊί層上有^件區12以及多晶秒層47 °表體 形：半：形成於支撐基板21上之表體成長層26上， 絕緣層上有石夕元件區12，係在位於支撐基板21 二株：化膜22上的矽層（絕緣層上有矽層）23上， 择。=夕晶一石夕層47 ’係作為位於前述區域邊界的邊界 二。Α中θ石之實例中’表體元件區11係具有磊晶成長層 ±掩^ 4 Μ ""晶成長層26係作為表體成長層之單結晶矽。 支撐基扳Ζ 1，例如是ρ型矽支撐基板。
At表，元件區1 1係包含例如是使用溝渠式電容器3 0的動 L Ik桡，取5己憶胞43、週邊電晶體44、及其他未圖示之必 要電路^件。此種元件或電路全體係構成作為一個功能區 塊的動恶隨機存取記憶體巨集。 有矽元件區^^包含例如是金屬氧化半導體 1261911
、發明說明αι) — 場效電晶體45的陣列。此種高迷元 邏輯。 /、冓成、、、邑緣層上有石夕 磊晶成長層26表面與絕緣層上有矽屑 乎相等，其中磊晶成長層26表面二表面的高度幾 憶胞42及週邊電晶體44，而且絕綾声=動態隨機存取記 成有金屬氧化半導體場效電晶體4 :矽層23表面係形 !"，表體元件區η内的元件^緣層因：有J半：體晶片 的元件，係位於幾乎同一水平的位置。有夕凡件區1 2内 動態隨機存取記憶胞4 3、週邊雷曰w 導體場效電晶體45，係具有例如是、金屬氧化半 極39a、41、39b。在第2圖之實例中，曰曰4矽系的閘極電 47作為位於表體元件區丨丨及絕緣 > 使用多晶矽層 上的邊界層為例，然並不以此為广艮， 兀件區1 2的邊界 系材料。從減少製造流程的觀點來以改用任意的矽 44、45之閘極材料的石夕系材料，較佳係為==、 (S 1 Ge)等的層。在此情形下，雖然 、疋夕化錯 位於閘極絕緣膜之間。 ’、B不，然邊界層47係 再者，在第2圖中，雖然以多晶矽邊界屏 磊晶成長層2 6及絕緣層上有矽層2 3之表而以曰 义比 也可以如鬼線(gh〇st心)所示，；=低t例’然而 仏之問極，、39卜41等高為止。大出至與-件43、“、 體巨=半導體晶片10中，在形成有動態隨機存取記情 :的表體π件區11内，係具有用以隔離各元件43、二 的第一兀件隔離結構35a，而且在形成有
l〇〇72pifl.ptc 第17頁 輯的絕緣層上有石夕元件區12内，係且有用邑、、彖層上有石夕邏 --------— 亍土！用以隔離各元件45 III瞧瞧·應咖咖糊隱L_l 二 ----—___ 1261911 案號 91121213 曰 修正 五、發明說明（12) 的第二元件隔離結構3 5b。形成於表體元件區^的第一元 件隔離結構35a與形成於絕緣層上有矽元件區12的第二元 件隔離結構3 5 b係具有幾乎相同的深度，而且為了減少製 造流程，較佳係埋入同一絕緣材料。 在第2圖所示之實例中，當絕緣層上有矽層2 3及埋入 式氧化膜2 2的總和厚度比較厚時，絕緣層上有矽元件區^ 2 中之第二元件隔離結構35b之深度，係至埋入式氧化膜22 之一半為止。然而，當埋入式氧化膜22不夠厚之際，則第 二兀件隔離結構35b之深度，也可以比絕緣層上有矽層23 之膜厚深，而且與表體元件區u之第一元件隔離結構35a 之深度等深，甚至深度到達矽支撐基板21也可以。由於第 二几件隔離結構35b與第一元件隔離結構35a，係具有大致 ί :紅f 2 ’木度，因此’金屬氧化半導體場效電晶體45之 變長…此實際元件間距離，係從金屬 :著ί = 晶體45所位之絕緣層上有石夕層23開始， :結構35b，而到達鄰接之絕緣層上有石夕 I ^ φ ^ Π .〇，可避免因經由埋入式氧化膜22之界面 到细料日碏、、昆Φ、* 卞㈣離耐性的劣化，進而可以達 到、、、田试且逍漏電流之小的元件告 ^ ^ 離結構為同一深度、同一材斜夕=田第一、第一兀件隔 件下，使用足夠>& /4之情形時，可於同一埋入條 ^ Ρ 便用疋約之裕度而同時形成。 第3A圖至第3G圖係繪示第2 造流程。以下，請參照圖式，θ不之半導體裝置的製 U)首先，如同第^圖所1方法進行說明。 入式氧化膜22、絕緣層上有’在由石夕支撐基板21、埋 醫~二-~~li3所構成的絕緣層上有矽
第18頁 1261911 修正
案號 91121213 五、發明說明（13) 晶圓20上，形成由氧化矽膜（二氧化矽）、氮化矽膜 化矽、四氮化三矽等）或前述之複合膜所構成的罩幕圖案 2 4 〇 ， (b)接著，如同第3 B圖所示，利用反應性離子蝕列 (reactive i〇n etching，RIE)等的非等向性蝕刻法二移 除未被罩幕圖案2 4所保護的絕緣層上有矽芦2 ^ 曰。O j：里式蜗 。此時，為了防止矽支撐基板21受到機械的損傷或 電浆損傷，而在絕緣層上有矽晶圓2 〇上僅殘留 膜22,之狀態下，停止蝕刻。 八乳化 ,古，如同第3C圖所示’為了保護暴露之絕緣層 有：5之側面，而形成側壁保護膜25。側壁保護膜25 可以，用虱化矽膜（四氮化三矽）或氧化矽膜（二氧化矽 ^二= f全面堆積之後，利用反應性離子餘刻法進行 蝕刻而付到殘留於侧壁上的側壁保護膜25。 21上，、f此，可對側壁保護膜25與支撐基板21上所殘土留的 埋入式氧化膜22，的膜厚進行調整。 同第3d圖所示，利用使用例如是氟化氨 f A & = i氫)等蝕刻劑的濕式蝕刻，僅移除殘留支 撐基板21的埋入式氣各描0〇, ^ ^ ^ ^ ΠΓ 虱化膜22 ，並在不對支撐基板21表面 才貝傷之情幵》下，暴靈ψ λ w i L。， w A、 路出支撐基板21。於完成所預定之前處 理後，進彳丁例如疋彳卜風yt , PP »«j7 1 » 貝 ^ ^ 匕予軋相沈積的選擇性磊晶成長，以於 暴鉻之^撐基板21上形成單結晶矽層26。 在刖f製，中，當侧壁保護膜25使用氧化矽膜（二氧 土石夕）t U幵’日寸’ 式蝕刻法移除用以保護矽基板2丨的 1261911 月 修正 曰 —^^91121213 五、發明說明（14) 殘留的埋入式轰 些許。然而，由於用、;〃之際，側壁保護膜25也會被蝕刻 氧化膜22,的；用八以保護支撐基板2〗表面的殘存埋入式 矽層側壁之愔# T ” ：，因此可在不暴露出絕緣層上有 另二^清形下，暴露出支撐基板21的表面。 石夕）之情形；：：：：”膜25使用氮化石夕膜（四氮化三 施例[如後述中:良：的製程控制性。在第-較佳實 使最終之產口 $斿六仃去除側壁保護膜25之後製程，以 件區ι2ΐί二 於表體元件區11及絕緣層上有石夕元 25使用四氮化三：：：=2,5也：：產即使在側壁保護膜 仍可具有較佳之製程控制性。 生應力的問題’而 梦基(板e)表之JV罩如幕同圖第： 2?。當先前的置莫再於全面上形成新的罩幕材料 碟酸進行去除動 形時’可使用 样π # , 而田先别的罩幕圖案24為二氧介功+ 月y卞，則可使用氟化氫進行去除動作。此日士 膜2 5也會隨著罩| pi宏9 j ” 卞，側壁保護 而，此部分；而Γ'刻掉一部份。然 八皁拳材料2 7而補回。新形忐沾罢 Γ荦7: 二氧化石夕、氮化石夕(siNx)或前述的複合膜。 圖案化罩幕材料27 ’再以之作為罩幕，形成動態、 記憶體之溝渠式電容器30。溝渠式電容器3〇可：二期‘2 成下。卩&政電極板3 1，再介著介電膜（未圖示 ^ 型多晶矽等的儲存電極29。形成領（c〇Uar) 入η 更進-，最後埋入η型多晶秒等:上以 ................~' ----------- 10072pifl.ptc 第20頁 1261911 修正 五、發明說明（15) 弔環（strap) 33，此弔環33用以與功能電路胞之一側n 形成 型源極/汲極擴散層4〇a (請參照第2圖）電性連接 (f)如同第3F圖所示，於表體元件區11與絕緣層上有 矽元件區12中，一起形成元件隔離結構35a、35b。具體而 言，圖案化罩幕材料2 7之際，於表體元件區11及絕緣層上 有矽元件區1 2中，形成同樣深度之元件隔離用的淺溝渠。 以罩幕材料27為停止層，於溝渠内埋入絕緣膜，以同時形 成表體元件區11之第一元件隔離結構3 5 a及絕緣層上有石夕 元件區12之第二元件隔離結構35b。 石夕層與氧化矽膜雖然設定成以同樣的蝕刻速度進行蝕 刻為條件’然而有同一速率下，需將絕緣層上有矽元件區 12之元件隔離用溝渠及表體元件區丨丨之元件隔離用溝渠， 挖至可將動態隨機存取記記憶胞之弔環33之間的週邊電路 與絕緣層上有矽元件等全部元件隔離的必要深度為止，再 =同樣的絕緣材料進行填充。藉此，可一起形成表體元件 區^1之第一元件隔離結構35a及絕緣層上有矽元件區12之 第二元件隔離結構3 5 b。 ^ (g )最後’如同第3 G圖所示，回蝕刻溝渠内所埋入之 、、巴、、表膜，直到絕緣層上有矽層2 3或磊晶成長層2 6之表面為 以去除罩幕材料27。當去除罩幕材料27之際，或是利 =的蝕刻製程，去除至少一部份側壁保護膜2 5，以形成 將矽系材料埋入凹洞4 6内，即形成第2圖所示之 ?二:47。凹洞46之埋人可以藉由獨立製程而形成，也可 =在衣=閘極電極39a、39b、41之同時，進行此埋入動
10072pifi.ptc 第21頁 者之情形下’凹洞4 6之埋入後，必需要進行井或 1261911 月 曰 修」 91121213 五、發明說明（1〇 通道的摻雜，而於所定之位 :、41隔著閘極絕緣膜4 ’昭’圖=電極39a、 石夕化鍺等的石夕系形下’閘極電極係由多晶石夕或 會自動填入門朽姑〔成，在閘極電極形成時，凹洞46 結晶磊晶成長層26之間的邊ΐ 、、邑、、彖層上有矽層23及矽單 結。 、邊界，係被同一矽系膜47所連 如同第2圖所示之閘極電極39a、3Μ 者所預期之金屬氧化半導體 1後〜 間絕緣膜；耐始制加 琢效電日日體形成製程，經過層 巨集及絕缘屏、、二王，即元成混載有動態隨機存取記憶體 問邏輯的半導體褒置。元件形成時，於 際，為了防止在、邊^ ’使用自行對準石夕化物製程之 以罩幕等保護多晶石;47之多晶石夕47的變形，較佳係 突出t ϋ第2圖之一點鍵線所示，當邊界層47係圖案化成 出的月形日寺，由於凹洞46本身受到多 也可以進行自行對準矽化物製程。 保濃因而 而且，如同第2圖所示之實例，當絕緣層上有矽層23 曰ίί式氧化膜22之總和厚度此較厚時，支撐基板21曰盘石 曰^長層26之間的界面，可設於比較深的位 存取記憶體記憶胞…環部33之叫接合2 = ，，胞部的源極.汲極40a、40b，確實地從支撐基板21鱼 :曰曰成長層26間的界面分離’也可以將此叩接合面 ^ 杈夂的位置。虽隹然暫時由於製程不合適，而使界面狀態劣 化，然而其仍可維持可防止接合遺尸一…· ^ 1261911
之挪日日成長層26與絕緣層上有矽層23之間， 矽化鍺等矽系材料而相互連結…:用夕曰曰矽、 邊界之應力而造成之結晶缺陷。 抑制因區域間的 再者’由於可以防止因區域間之應 的變動，因此可以有效地防止邊界附近之移動度 另外，在用以保護原本絕緣層上有 、劣化 設置邊界層’即可抑制晶片面積之增大之側壁的位置 於具ΐ ϊ:: 2 ”層含m件區的元件形成面，由 有利。 的…因此對問極電極的微影等後製程 由於絕緣声卜女^ t 溝渠式電容的表體=件區：元件隔離結構，具有與含 管作為表面積而ί層ΪΓ件區側的元件隔離結構，儘 漏電流。再者，；=細微的，然而仍可有效的防止遺 離之埋人條件形成持有足夠的裕度之情形下，以元件隔 取記i 载圖於所同不一之二絕緣層上有矽邏輯與動態隨機存 置，可在比將邏輯與：亡的晶片上有系統型的半導體裝 之情形還要高速、^、、肖機存取記憶體分置的另一晶片 再者，♦辦-杜扁耗電力之情形下，交換資料。 憶胞㈡，也含\ :週含有動態隨機：；記憶體記 區塊(動態隨機存取記怜44及其他電：：：：-個功能 - U 1心篮P隹、· r ，》<適用於對原本表 10072pifl.ptc 第23頁 1261911 修正 月 曰 1 號 911212Π 五、發明說明（18) 3 3:Ϊ之動態隨機存取記憶體電路設計或裝置設計 己i::單表體Λ板。當然，不僅可適用於動態隨 豆他功处也可以適用於使用表體基板所開發之 ^ ρ機=二，例如類比電路巨集、高耐壓電路巨集、動 通、子5己憶體以外之記憶電路巨集等。 深产：：：車:佳實施例之製造方法中，係同時於同-溝渠 上：：ί:2成元件隔離結構，且表體元件區與絕緣層 所必需以：：：Γ:之高度幾乎相等。因而，埋入 條件幾乎不會產，或埋入時之回蝕刻時間等的製程 單。 玍至”，而可使兀件隔離之形成作業變簡 第二較佳實施例 450 ^ ^ ^ "，] ^ ^ ^ ^ ^ 體元件區η、=二置50係具有支樓基板51、表 65a、第二元件隔彖曰卜件區12、第-元件隔離結構 表體元件隔離籌以及第三元件隔離結構65e。 Ϊ 在形成於支撐基板51上之蟲晶成長層56 ί上Ϊ=、44。絕緣層上有石夕元件區12，係在絕緣 ‘支= 有ί件45 ’此絕緣層上有石夕層53係位 65a ,牙#土用、3之埋入式氧化膜52上。第一元件隔離結構 ’、以隔離表體元件區内之各元件43、44。第-元 :隔：;:細，係、用以隔離絕緣層上有石夕元件區12:: S ^ @ Μ μ ί二兀件隔離結構65C，係位於表體元件區1 1 及'、、巴、、彖層上有矽元件區之邊界上。 二實施例中，形成於表體元件區11的元件
10072pifl.ptc 第24頁 1261911 案號 91121213 五、發明說明（19) 曰 43、44及其他電路元件（未圖示）， 記憶體巨#，而形成於絕緣層上有石夕 動^隨機存取 係構成絕緣層上有矽邏輯。 E 1 2的π件45， 第一至第三元件隔離結構65 同-深度，而且也比絕緣層上有；區=部都設定成 膜52還深。再者，形成有動態隨機存取 $ :式乳化 元件區11之元件形成面與形成有金屬氧;匕：π的表體 體45的絕緣層上有矽元件區丨丨之元件 > 體場效電晶 一致的高度，且構成動態隨係具有幾乎 也與構成絕崚Μ卜右nr ^ 隐體的兀件43、44, 的;=1彖層上有妙㈣的元件45，位於幾乎相等高度 j 2體元件區11具有作為表體成長層的單晶矽之石曰成 長層56。絕緣層上有^件區12係由 曰成 式氯化膜R 9 ^ m. 1 子牙I才反5 1、埋入 飞乳膜52、、纟巴緣層上有矽層53所構成，其中 μ =緣層上有彻之總和厚度可設=== f…元件而產生之發熱' 發== 板Ί ’故可於必要的情形下防止元件特性的劣化。牙土 弟一較佳實施例之半導體裝置50係在邊界且 = ，此元件隔離結構65c係與將表體元;牛區 夕元件區12上所分別配置的元件隔離結構 ^ ?材枓。位於邊界上的元件隔離結構65c，也盥 冰。口而，可以防止因從邊界部分起之轉移等 造成的表^件區之蠢晶成長層56之擴大 的缺心而
10072pi fl.ptc 第25頁 :他：：隔離結構―、65b相同’比埋入式氧化膜⑸還、 1261911
__ 案號9112】2U 五、發明說明（20) 第5A圖〜第5C圖所示係為第4圖所示之半導體裝置5〇 的製造流程示意圖。第5A圖係為接續於第3D圖的製程，第 3A圖至第3D圖的製程除了埋入式氧化膜之膜厚有差異之 外，其餘皆與第一較佳實施例相通，故省略其詳細的說 明。 。 在弟一較佳貫施例中，雖 壁保護膜後之區域間邊界部分 的問題。然而，由於與側壁保 傷害，因而變成不完全之處理 在此，於第二較佳實施例 氧化膜之厚度比較薄的絕緣層 之溝渠形成較深，以使元件隔 石夕元件區之埋入式氧化膜還深 絕緣層上有矽元件區丨2間的邊 /冓渠’係在形成各區域内之元 除殘留於邊界上之側壁保護膜 分而得。 然以石夕系材料填充於移除側 以連結的方式，來解決應力 護膜相鄰接之磊晶層會受到 〇 之製造方法中，準備埋入式 上有矽基板，將元件隔離用 離結構之深度比絕緣層上有 。再者，在表體元件區1丨與 界部上所配置之元件隔離用' 件個離溝渠的同時，_ 1开移 及邊界附近結晶性劣化的部
具體而言 ^ ^ ^ ：如同第5A圖所示，形成單幕材料57，以$ 士表體70件區之磊晶成長層56、絕緣層上有矽基板/覆 :上有石夕層53、側壁保護膜55等的全面。絕緣 案化成所定形狀^:^ 材料5 7圖 1¾媸；f π 狀之後，與第一較佳實施例相同，形成^ 隧機存取記憶體之溝渠式電容 形成動態 接荖，‘ ΓΗ1妨m ^ ^ 〇 1261911 五、發明說明（21) 及氧化矽膜進行蝕刻，且於同樣的蝕 同樣深度的溝渠。而且，任一、、蓋 ；時間下，一起形成 區之埋入式氧化膜52還深由=比絕緣層上有石夕元件 命# 1 , 乂丄 還木 由於殘留之側壁保譆膜Η夕、、吳 度並未比别述之埋入式氧化膜52還深，因此/帟# ^ 隔離溝渠之同時，側壁氧因此，在形成兀件 内二：：： =後，藉由將同一絕緣材料埋入溝渠 集）的第一^件隔雜表體70件區（動態隨機存取記憶體巨 隔離結構6 5 a、位於絕緣声上右々_ 土 (絕緣層上有矽邏輯）的裳-元彼π έ緣層上有矽兀件區 邊界的第三元件隔離沾構65c一。 ^離結構65b以及位於 膜，=除：=圖7所：於：_溝渠内之埋入式絕緣 44、45，進而完成第/ 广位置上形成元件43、 成苐4圖所不之半導體裝置50。 位於邊ί 2 了 Ϊ佳實施例之半導體裝置及其製造方法係使 -起移卜隔離結構65c比埋入式氧化膜53還深，並 此膜55及其鄰近的結晶劣化部分。由於藉 界部轉it^ ^因此可以防止因應力之影響’而造成邊 缺卩曰’進而使磊晶成長層5 6擴大。 有此：：：於區域間的邊界適用習知元件隔離結構時也具 抑制Ϊ車:佳實施例也與第-較佳實施例相同，具有可有效 第三二以及元件形成面之高度均-化等效果。 圖所示係為本發明之第三較佳實施例的概略剖面 係具有表區11、絕緣層上2石夕元 第27頁 _2pifi.ptc 在 隔離結 用為區 矽元件 隔離結 區1 2間 之底面 接。當 之最靠 形下， 上有矽 式氧化 表體元 構中， 域間的 區12之 構75a 的位置 係與絕 然，也 近邊界 未圖示 元件區 膜72相 ΤΓ
1261911 - -MM—IH21213 _年月曰_修正 五、發明說明（22) 件區12、第一元件隔離結構79及第二元件隔離結構75、 7 5a °表體元件區11，係形成有動態隨機存取記憶胞83及 週邊電晶體84。絕緣層上有矽元件區丨2，係形成有金屬氧 化半導體場效電晶體85。第一元件隔離結構79，係形成於 表體元件區1 1，第二元件隔離結構75、75a，係形成於絕 緣層上有石夕το件區12，且第二元件隔離結構75、75a係比 第一元件隔離結構79還淺。 件區1 1及絕緣層上有矽元件區i 2之任 _ 位於最靠近邊界的元件隔離結構75a，係兼 邊界層。第6圖之實例中，位於絕緣層上有 第/二元件隔離結構中，最靠近邊界側的元4 ，係位於表體元件區1 1與絕緣層上有矽元件 上’以兼作為邊界，而且元件隔離結構75 a 緣層上有石夕元件區12之埋入式氧化膜72相i 可以、變更設計，變更為以位於表體元件區1 側的兀件隔離結構7 9兼用作邊界層。在此,丨 之作為邊界的元件隔離結構79，係與絕緣} 12之纟而點部之元件隔離75a及其下方的埋入 互重疊。 表體元件區1 1係JL^ 76，且動態隨機存取記恃#、;表體成長層的磊晶成長層 元件（未係構成匕8』、週邊電日日日體84及其他電 上有石夕元件區12係由^广機存取記憶體巨集。絕緣 以及石夕支撐基板71所構：層上有石夕層73、埋入式氧化膜 係構成絕緣層上有矽邏$ I金屬氧化半導體場效電晶 -；-----些元件對表體元件區"及
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案號 91121213 五、發明說明（23) 緣層上^矽元件區12而言，係位於大致均一高度上。 在則述中，第二較佳實施例之半導體裝置7 〇，係對應 表體兀件區11及絕緣層上有矽元件區丨2各個區域而設的最 2:隔離結構，且第一元件隔離結構79之深度與第二元 =離結構之深度相異者為較佳。另外，任一區域之元 圖之絕緣層上有；：件2:件隔離結構（例如是第6 作表體元件區u及絕緣声=隔ΐ結構750，係兼用 層。 1及、、巴、豕層上有矽兀件區1 2之區域間的邊界 件區=實施例之半導體裝置70中，分別在表體元 隔離結構，其理由；下所=12上，設置最佳深度的元件 隔離=:^=:=二較佳實施例中，全部的元件 對元件隔離社様> & ^ ^ t冓成，特別疋在邏輯部中， 微化有所要化有所要求的情形時。在對高度細 …化時形；：絕緣層…基板中之埋 石夕層之側壁餘刻之際的；準=精密地控制對絕緣層上有 側壁姓刻之際的“：以及！埋入式氧化膜之 制，則在填滿溝罕後，:法精岔的進行角度控 極電極材料恐,匕；；起留空洞，在空洞内閘 在此，特別是在要灰、羅、丨短路等不良的情形。 絕緣層上有矽元件區上’，$置ί :微化的情形下，藉由在 1^· 成面之高度的=抑制元件面積的…丄 III 狀一"7Z :------，線短路不良等，並
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案號 91121213 五、發明說明（24) 確保動作的可靠性。 半導體裝置70中，表體元件區n及絕緣層上 區1 2之任一區域的元件隔離結構，在邊界部 = 邊界層的功能。因而，元件之形成可到達邊界以：為 而可縮小死角並有效的抑制晶片面積的增大。 為止， 再者]分別於表體元件區丨丨及絕緣層上有矽元 上，配置最佳的元件隔離結構，即可防止絕緣層上： 件隔離結構内部的空洞的發生，並抑制閘極電極的： 第7A圖至第7F圖所示係為第三較佳 置70的製造流程的示意圖。 之+ V體裝 元件(隔a)二，：、;ΓΑ圖所示’在雙方區域上形 5 a，此雙方區域係位於絕 元件區12内之所定位置與表體元件區袭層上有： I，在絕緣層上有石夕基板的全面上 膜= 幕材料，再圖案化此層，以 =化石夕膜專的罩 離子姓刻法，移除未被第-罩幕74所覆蓋° =用反應性 淺溝渠，再沈積二氧化# $ μ 邛为，以形成 構-、75a。此元件":離=纟== 上有石夕元件區的第二元件隔離結構。係成為位於絕緣層 (b)接著，如同第7B圖所示，於 形成的第二罩幕材料77，覆蓋絕緣層上’_以光阻等所 位於邊界的元件隔離結構75 正a 夕兀件區全體及 7卜以此第二罩幕材料7Ϊ為罩幕再圖/库化/二單幕材料 材剩~74 '、絕緣層上有矽層73、邱八^虫刻去除第一罩幕 唧侧删麵侧-----ί77的邊界元件隔離結構
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案號 91121213 五、發明說明（25) 75a以及埋入式氧化膜72。較佳係為’在去 料74、絕緣層上有石夕層73、元件隔離結構7二:：= 化膜73之過程中，使用例如是反應性離子 ^ 暴露出矽支撐基板71之際，進行濕式蝕刻。 最後虽 一在以反應性離子蝕刻法進行蝕刻之際，絕緣芦 元件區之絕緣層上有石夕層γ 3 曰 有夕 Ϊ ΐ五ί 受到位於邊界的第二元件隔離結構75a的 '、碰。者，由於埋入式氧化膜72與位於邊界的第_ 、 隔：結紙，皆為二氧切系的複合膜，因此的弟二件 露=體元件區之…基板71的階段中，進=可 i同時错ΐ ί濕式餘刻’可在避免對支撐基板71造成損i 突：表體-:二入式氧化膜72與第二元件隔離結構75a中 大出表體7C件區侧的部分。 a肀 再於ΐ)·之Λ’士如同第7C圖所示，去除第二罩幕材， =:之矽支撐基板71上選擇性蟲晶成長單晶 體元件區。 減可於絕緣層上有石夕基板内形成表 (d)接著，如同第7D圖
器3。的件：：；成；f式電容器3◦。溝渠式L . 係如第一較佳實施例所述。 第开：後，如同第7E圖所*，在表體元件區中，开 ί:=離結構79，且此第-元件隔離結構79係比/ 兀件隔離結構75還深。 τ、比弟二 灸如同第7F圖所土，回蝕刻溝渠内的土里入
10072pifl.ptc 第31頁 1261911 ___崖號 91121川 五、發明說明（26)
完成由用以構成動態隨機 的電晶體83、84、85所形 絕緣膜，去除罩幕材料7 8之後， 存取記憶體及絕緣層上有矽邏輯 成的半導體裝置70。 之另第2 f ί Ξ二圖所：係為第6圖所示之半導體裝置70 圖。於第7A圖至第7。圖所示之製 造Ί哭形成表體元件區之際，係於絕緣層 區^邊界上，形成淺的元件隔離 牛 留罩幕材料74之情形τ，使表體元件區形成於預^於殘 在使用蟲晶成長而表體化的= = 造流程，則是 μ只疋區域全體中，預弈 件隔離層75a。 τ頂无开y成το 首 料7 4後 形成部 區1 2内 上，形 接 使其殘 邊界上 件隔離 方法係 層上有 露出矽 元件隔 矽支撐 先，如 ’圖案 分。在 (成為 成例如 著，如 留於絕 。之後 用絕緣 為濕式 矽層73 支樓基 離絕緣 基板71 Η罘δ Λ圃所 使成4覆邑緣層上有矽元件區1 2内的元件 八他部分上，亦即在部分絕緣層上有矽元件 :件隔離結構的區域）及表體化】 疋，氧化石夕的元件隔離用絕緣膜75 :王。體 K 不，圖案化第二罩幕材料77，以 、、“ 2 件區及與表體化區域相接觸之 ，一a去除位於形成表體成長層之 額a及埋入式氧化膜72，其中較佳之= 蝕刻法、。糟此，可於絕緣層上有矽區之絕緣 之側壁被自動保護的狀態下，一次蝕刻以暴 板71。再者，由於係以濕式蝕刻法連 ^ 膜75\及埋入式氧化膜72兩者，因此不會使、 表面受到損害。 曰 1261911 案號 91121213 五、發明說明（27) 之後，如 擇性磊晶成長 之後的製 第8C圖所示之 板之際’係由 件區及絕緣層 同、材料不同 程。 第7A〜7C 於係在絕緣層 溫製程進行蟲 程之最佳化， 再者，於 範圍内，係形 另外，藉 緣層上有矽元 動保護絕緣層 護膜形成製程 在暴露出 理，餘刻埋入 等兩者，因此 第四較佳實施 第9A圖及 半導體裝置的 施例及第三較 式處 緣膜
修正 同第8C圖所示，在暴露之矽支撐基板。上選 以开> 成磊晶成長層7 6。 ^、二係與第7D圖至第W圖相同。在第8A圖至 t方法中’當暴露出表體區域之石夕支撐基 次濕式姓刻而完成。為此，即使在表體元 上有石夕7L件區中，也可以分別形成深度不 的70件隔離結構，進而簡化全體的製造流 Θ及第8A〜8C圖所示之各個製造方法中，由 ^有石夕το件區之元件隔離結構形成之後以高 曰曰成長及溝渠式電晶體形成，因此，藉由製 =可緩和絕緣層上有矽元件區的應力。 、體元件區及絕緣層上有石夕元件區之雙方的 成大致均一高度的元件。 由預先在邊界部上形成屬於表體元件區與絕 件區之杯_广 區的元件隔離結構7 5 a，即可自 有夕層的側壁。因而，不需獨立的側壁保 〇 表體元件區t ± W、，、月 L <支撐基板之際，由於以濕 =虱化膜與位於邊界部的元件隔離用絕 =以避免對支樓基板的損害。 例 苐9 B圖所+ a a 一 ’、係為本發明之第四較佳實施 不意圖。當m、 灶一 弟四較佳實施例，係由第二較 ____而成的，在邊界部，配置 M. "—*'-—______ 1261911
以在完全去除側壁保護 各區域中設置最佳的元 入式氧化膜還深的元件隔離結構， 膜及邊界部的結晶缺陷之同時，在 件隔離結構。 在第9A圖之實例中，半導體裝置g〇A係具有支撐基板 91、表體元件區n及絕緣層上有矽元件區12。表體元件區 11，係在支撐基板91之磊晶成長層9 6上，形成有件9 8、 9 4。絕緣層上有矽元件區丨2，係在絕緣層上有矽層9 3上形 成元，45，此絕緣層上有矽層93，係位於支撐基板…之埋 入式虱化膜92上。另外，尚具有用以隔離表體元件區^内 =各兀件98、94的第一元件隔離結構95a、用以隔離絕緣 g上有矽元件區12内之各元件45的第二元件隔離結構 9 5b '位_於表體元件區丨丨與絕緣層上有矽元件區^間之邊 界的第二元件隔離結構9 5 c。絕緣層上有矽元件區内之第 二兀件隔離結構95b係比表體元件區11内之第一元件隔離 …$冓95a及位於邊界的第三元件隔離結構95c還淺。邊界部 第一元件隔離結構9 5 c係比絕緣層上有石夕元件區1 2之埋 入式氧化膜92還深。 再者’形成有動態隨機存取記憶胞9 8等的表體元件區 之元件开y成面及形成有金屬氧化半導體場 ，緣層…元件區12之元件形成面係具有大致== 又’亚且用以構成動態隨機存取記憶體巨集的元件9 8、9 4 f用以構成絕緣層上有矽邏輯的元件4 5，係位於幾乎同等 高度的位置上。 在製作第9A圖所示之半導體裝置90A之際，到動熊隨 記憶體之溝渠式電容器30的製造流程為止，係~與第
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3A圖至第3E圖㈣，之後n微影製程形成表體 區11之第一元件隔離結構95a及位於邊界部的第三元件千 離結構95c，而且也可以一舉去除側壁保護膜，並以另一 微影製程形成絕緣層上有矽元件區丨2内的第二元件隔離於 構9 5b。在第9A圖之實例中，雖以位於邊界的第三元件隔° 離結構95c多少鑽入絕緣層上有矽層93側為例進^說明 然而隨著#刻條件’也可以為鑽人埋人式氧化膜92側 形。再者，絕緣層上有矽元件區12之端點部的第二元件 離結構95b形成於靠近邊界的情形時，第三元件隔離結構 9 5c也可以與此邊界附近之第二元件隔離結構g5b合 體。 …
0乂㈣態、It機存取記憶胞的第一元件隔離結構97a及絕 第9B圖所示之半導體裝置9〇B係設定成表體元件區工！ 内之用以隔離動態隨機存取記憶胞98的第一元件隔離結構 9Ja與絕緣層上有矽元件區12内的第二元件隔離結構”匕的 /罙度相同，且皆比位於邊界的第三元件隔離結構9 7 c還 淺。邊界部的元件隔離結構97c，為了要去除磊晶成長時 的結晶缺陷，因此，其必需設定成比埋入式氧化腹92還 深。另一方面，為了降低溝渠式電容器3〇之儲存電極29的 導出阻抗，因此，第一元件隔離結構97a係形成與用以隔 離絕緣層上有矽元件區丨2之金屬氧化半導體場效電晶體45 的弟一元件隔離結構9 7 b相同程度淺。藉此，可於區域中 得到適當的元件隔離結構。而且，表體元件區丨丨内之週邊 電路44的元件隔離結構97d，也可以與邊界部的第三元件 隔離結構97c同時以同一深度、同一材料所形成，或者也
1261911 修正 曰
案號 9112121.S 五、發明說明（30) 緣層上有矽區之金屬氧化半導體場效電 隔離結構97b同時形成。 w弟一 το仟 即使在^ 9A圖、第9B圖之任一實例中，形成於 件區内的動態隨機存取記憶胞等的元件與形邑- 有石夕元件區的金屬氧化半導體場效電：元件邑= 係為幾乎一定的。 妁兀件的问度 長層除：到；傷的鄰接邊界區域所具有之表體成 長層π之同牯，以兀件隔離結構取代之，因 的問題。再者，由於在表體元件區與絕緣二:于、： 中分別行程最佳之元件隔離結構，因此，：j夕凡件區 較高。且與第三較佳實施例相同，：J防=乍=度 大、及元件形成面之高度均一化的效果。止曰曰片面積增 第五較佳實施例 第1 〇圖所示係為本發明之第五 置100的概略剖面圖。在第五較佳 例之半導體裝 區η所形成的電路元件為以V二 記憶胞的情形下，4 了表體基Μ動㈣機存取 晶片上有系統型的半導體裝置，以掸ς j用，因而提供 儲存容量下增高密度。 a大儲存容量或在同一 半導體褒置100係具有支樓基 絕緣層上有石夕元件區12。表體元件區u，，體元件區11及 101之磊晶成長層106上，形成有動離 ^於支撐基板 143。絕緣層上有石夕元件區12，係；絕機展存取記憶胞 形成元件45 1中絕緣層上有矽層1〇3緣層上有矽層1〇3上 101之埋入ϋ化膜102上。再者:更具右係位於支撐基板 ------------------ — ------- /、有用以隔離表體元 第36頁 10072pifl.ptc 1261911 修正 曰 1號91121灿 五 '發明說明（31) 件區1 1内之動態隨機存取記憶胞丨4 3的第一元件隔離結構 105a、用以隔離絕緣層上有矽元件區12内之各元件45的第 二元件隔離結構1 〇 5 b、位於表體元件區1 1及絕緣層上有矽 元件區12之邊界上的第三元間隔離結構1〇。。第三元件隔 離結構1 0 5 c係如第1 〇圖之實例所示，位於獨立的邊界上， 且比絕緣層上有石夕元件區丨2之埋入式氧化膜丨〇 2還深。然 而不可言語的是，也可以參照第6圖所說明之第三較佳實 施例，而將絕緣層上有矽元件區之最邊界側的元件隔離結 構1 0 5 b、或表體元件區之最邊界側的元件隔離結構丨〇 5 d， 兼作為邊界層。 位於表體元件區丨丨内的動態隨機存取記憶胞丨43，係 具有溝渠式電容器130。溝渠式電容器13〇，係由第一部分 及第二部分所構成。第一部分，係位於磊晶成長層丨〇6盥 支撐基板101之界面下方的支撐基板101内。第二部分，係 位於前述界面上方的磊晶成長層1〇6内，其中第一部分之 才頁方向的截面積係比第二部分之橫方向的截面還廣。換古 之，溝渠式電容器13G之第-部分，係自表體成長層1〇6二
界面下的區域，延伸至動態隨機存取記憶體之功能電路 電晶體之閘極39a正下方的至少一部份為止。 L 溝渠式電容器130，藉由擴張至功能電路胞電晶體正 下方，即可在不增加動態隨機存取記憶胞陣列（未圖矛 全體面積的情形下，增加儲存容量。
10072pif1.ptc 第37頁 具有前述電容器結構的晶片上有系統型的半導體 100，係為去除絕緣層上有矽基板之所定位置的絕緣層•上 有石夕層及埋入式氧化膜102 暴露出支撐基板101 ’再於 案號 91121213 1261911 修正
五、發明說明（32) ^ ::，結晶成長得到表體層等製程的物體。 動忍Ik機存取記憶體的單 田在僅搭載 的情形下，於表體美$ / : 實現第1 0圖之結構 第-部：後成溝渠式電容器寬度較廣的 長製程。然而，在晶片卜^在基板表面進行發的蟲晶成 緣層上有石夕/表體基曰曰板製造型半導體裝巨置中^利用絕 剖面形狀調整成所期望的：狀主°#溝渠式電容器之 期望。α μ立的形狀，並達到可增大儲存電容的 第11A圖至第iig圖所干禕糸曰ΰ / 裝置10。的製造流程 係為“上有糸統型的半導體 上，（开^貫1先复R如第11A圖所示，在絕緣層上有石夕晶圓 支撐基板101、V入0ί中絕緣層上有矽晶圓，係由石夕 構成。罩幕圖=式r由 石夕或氮化石夕、四氮化石、思戈罩/材'(人例如是二氧化 反應性離子钱刻法，或則述之禝合膜所構成。以 的絕緣層上讀1 〇 3二未入被二圖膜：4所 的矽其feim 也1 里入式、、、邑緣膜1 〇 2，以暴鉻出部分 / ^板 #為了降低對矽支撐基板1〇1的損害，也可以 二埋入-式氧化膜1G2的最後階段改用濕式#刻法。 】ni h，ϊ ’ ί同第11B圖所示，在暴露之矽支撐基板 :”;今：：：二反應2生離子蝕刻法形成溝渠之後，形成下 』二7 °板、介電膜（未圖示），再埋人多晶石夕等 '電極129。接著，形成領絕緣膜132，此領絕緣膜 一_^糸埋入殘留的，從暴露之矽支撐基板101表面
l〇〇72pifl.ptc 第38頁 ，>成3動態隨機存取記憶體之溝渠式電容器的第一 T9^1Q1 1
延伸至第一部分製作而得 (C)之後，如同第UC圖所示，在溝渠式電容器之第一 部分上部形成停止層133 ’以及在用以保護絕緣層上有矽 基板之暴露的側壁上形成側壁保蹲趙;1 q 1 _ 〜风W芏1示邊膜134。停止層133及侧 壁保護膜1 3 4例如是氮化秒膜。 (d)接著’如同第；[iD圖所示，形成蟲曰士且成 v乃乂猫日日成長層1〇6， 此祕日日成長層1 06幾乎與絕緣層上有矽元件區之絕緣層上 有矽層1 0 3等高。磊晶成長層1 〇 6例如是以二氯矽烷 (dichloro Silane)為來源氣體，進行選擇性磊晶成長而 形成。 阳 (〇之後，如同第ι1Ε圖所示，於全面上，形成罩幕圖 案114，再形成開口部，此開口部係到達先前製程中所护 成之溝渠式電容器130的第一部分。此開口部之截面带7 狀，係比位於矽支撐基板102内的第一部份的截面形狀還 小。於開口之側壁上，形成側壁氧化膜丨35，再 夕 形成溝渠式電容器1 3 0的第二部分。此第二^^八 係將位於石夕支樓基板102内之第一部分及形成於51 ς丄 上部的電晶體間相互電性連接。 刀 々（f)接著，如同第11F圖所示，形成表體元件區Η内之 第一元件隔離結構l〇5a、絕緣層上有矽元件區12内之 元件隔離結構l〇5b、位於前述領域之邊界的第三一 、、、口構10 5c。在形成第三元件隔離結構1〇5c之際，需 位於邊界的側壁保護膜丨34。未圖示的是，用而 矛、 k機存取記憶體巨集的週邊電路元件的元件隔離結構，〜
贿2pifl.ptc 第39頁 於此階_陵一併形成。第三元件隔離結構105c，也i m '一·— _____— -----J 刊用與 1261911 _案號 91121213 五、發明說明（34) 第—及第二元件隔離結構105a、105b不 打製作。或者，在钱刻條件為對氧化石夕膜之二j :進 於對矽及氮化膜之蝕刻速率之情形時， 二j率通小 由於溝渠式電容器13〇之第二部> (於石也曰可Λ同時形成。 第士的：分）<截面比較小，因此為了抑制阻抗之增大， 區12 = 1隔離結構1〇5a，較佳係具有與絕緣層上有矽元件 第一元件隔離結構1 0 5 b相同程度的深度。 =)最後，如同第11G圖所示，形成動態ς機存取記憶 =& 晶體1 4 3以及用以構成絕緣層上有矽邏輯電路的金 離ϋ* Ϊ導體場效電晶體45 °再者’未圖示的是，形成動 ：：、機存取記憶體巨集的週邊電路144，而完成第10圖所 不的半導體裝置100。 々 第1 2圖所示係為第1 0圖所示之半導體裝置的變形例。 第1 2，之半導體裝置，係由第1 0圖所示之第五較佳實施例 的動態隨機存取記憶胞與第6圖所示之第三較佳實施例的 邊界元件隔離結構所組合而成。再者，在此一併顯示，於 表體7L件區1 1及絕緣層上有矽元件區丨2的元件形成面上， 形成多層導線的結構例。 第12圖之半導體裝置，係具有用以隔離表體元件區11 内之動態隨機存取記憶胞143的第一元件隔離結構l〇7a、 1以隔離絕緣層上有矽元件區1 2内之各元件4 5的第二元件 隔離結構107b、l〇7c，其中最靠近邊界的元件隔離結構 107c，係兼用作邊界層。 在動態隨機存取記憶胞1 4 3上，具有位元線1 2 5及字元 、線1 2 6 ’且動態隨機存取記憶胞1 4 3之波極’係藉由位元線
10072pifl.ptc 第40頁 1261911 月 修正 i號 91121213 五、發明說明（35) 窗而與位元線125相連接。在—邊的絕緣層上有石夕元 :區12中，於金屬氧化半導體場效電晶體45之源極•汲極 ^ ’為了降低阻抗，可配置金屬矽化物123，並以插塞128 妾上層鋁導線丨27與金屬氧化半導體場效電晶體45。 一 s製作上述半導體裝置之際，可以第7A圖及第7B圖所 方法，或是以第8A圖及第8B圖所示之方法，預先形成 =、、、層上有矽兀件區12之第二元件隔離區域1〇7b、1〇7c， 暴路出所定位置之矽支撐基板丨〇 i。之後，如同第1 1 b圖 戶^不於暴露之矽基板上形成溝渠式電容器13〇之寬度較 =的第一部分。之後，先形成停止層1 3 3，以覆蓋第一部 =。再於矽支撐基板上，以例如是選擇性磊晶成長的方 ^只形成表體成長層106。在磊晶成長之際，預先形成於 ^部分的第二元件隔離區域1G7c ’係作為侧壁保護膜。 ，猫晶成長層1〇6中，形成作為溝渠式電容器13〇之窗部的 一部分/，且於表體元件區11中，形成第一元件隔離結構 a \之後，於各個區域上，形成動態隨機存取記憶胞 明參照第1 0圖）、絕緣層上有矽之金屬氧化半導體 :::晶體45、週邊電路144等。另外，形成保護膜122及 、-、巴j層上有矽金屬氧化半導體場效電晶體之源極·汲極上 ，化物123 ’再沈積層間絕緣膜121。形成用以將動 了 =機存取記憶胞電晶體丨43之汲極連接至位元線125的位 兀線接觸窗1 24，以及用以將絕緣層上有矽之金屬氧化半 導體場效電晶體連接至上層導線丨27的插塞128，苴 導線1 2 4、1 2 6、1 2 7係以通常的方法所形成。
Hi2圖之半導體裝置中’動態隨機存取記憶胞電晶
第41頁 1261911 案號 91121213 年
A 曰 修正 五、發明說明（36) 體正下方之矽支撐基板101區域，可被有效利用。由於溝 渠式電容器延伸設置於功能電路胞電晶體之下方，因此可 以增大儲存容量或電容器配置密度。同時，由於絕緣層上 有矽元件區12之元件隔離結構l07c，係兼用作邊界層及側 壁保護膜，因此可以在降低邊界部之應力的同時，防止晶 片面積之增大。再者，藉由選擇性遙晶成長’使表體成長 層106與絕緣層上有矽層103之元件形成面的高度為一定， 因而可使相異的功能電路元件配置於同—水。 第六車父佳貫施例 第1 3圖所示係為本發明之第六較佳 置200的概略剖面圖。 Λ也1』卞守遐褒 -杜It體ΐ置2〇0係具有表體元件區11、絕緣層上有矽 兀件區2、邊界層2〇7以及仿真圖案（仿真電容器(― c^p^cntor) ) 240。表體元件區u，係在矽支撐基板2〇1 長層週(Λ晶成長層）2°6上，形成動態隨機存取記 12:在：Λ晶體214等元件。絕緣層上有石夕元件區 八屬4、π束ί ^氧化膜2〇2之絕緣層上有矽層203上，形成 前述區域之邊^ ^曰古 邊界層2〇7，係位於 内’且靠近絕緣層上有石夕元件區之邊界。 件& 斑彤：：：Ϊ 機存取記憶胞213的表體成長層206，俜 層2 0 3高度幾乎相/導體^電日日體216的絕緣層上有石夕 内之各元件2體裝置2 0 0係具有用以隔離表體元件區11 -—~;~^^二兀件隔離結構2 0 5a ’以及用以隔離絕緣
10072pi f1.ptc 第42頁 1261911
層上有矽 在第13圖 件隔離結 緣層上有 變更為到 後者之情 於對矽之 仿真 件區1 2之 區1 1與絕 頭A所示 真電容器 的轉移擴 ΪΪΓΛ2内之各元件的第二元件隔離結構 =雖以第一元件隔離結構2〇5a與第二元 放一此，衣度相同為例進行說明，然也可以將絕 之絕緣層上有矽元件隔離結構2〇5b， ^里入式氧化膜2 〇 2表面的淺元件隔離結構。在 形下，當蝕刻條件設成對氧化膜之蝕刻速率遠小 Ϊϋί率時，也可以在同一製程中一起形成。 “奋态2j 〇之深度，係設定成比絕緣層上有矽元 埋入式氧化膜2 〇 2還深。雖然暫時會在表體元件 緣層上有矽元件區i 2之邊界部發生轉移，如同箭 ，然而當表體元件區U向外擴張之同時，由於仿 240之存在，因而可以防止朝表體元件區丨丨 張。 在第1 3圖之實例中，仿真圖案係設成與形成於表體元 品1 1内之動悲隨機存取記憶胞2丨3的溝渠式電容器2 3 〇相 同形，、相同結構的仿真電容器24 〇。因而，埋入與溝渠 式電合器之埋入式電極2 2 9相同的材料，而得到作為下部 電極的擴散層231及領側壁217。然而，仿真圖案也可以由 埋入與設有上部吊環等之溝渠式電容器23〇相同形狀的溝 渠而得。再者，也可以在仿真電容器24〇表面部份，形成 第一元件隔離結構2 0 5a中之元件隔離結構，而使其電不活 性化。 、 ^ 再者’在第13圖實例中，雖以在第2圖所示之具有矽 系邊界層2〇7的半導體裝置上，設置仿真電容器24〇
10072pi f1.ptc 第43頁 案號 91121213 1261911 五、發明說明（38) =隔離結構6 5c的半導體裝置上，設置仿真電容器24〇。甚 元仕也可以在第6圖所示之將絕緣層上有石夕元件區1 2内之 件隔離結構75a，兼用作邊界層的半導體裝置中，於表 在區11内之邊界附近設置仿真電容器。再者，也可以 ς有第1 0圖所示之剖面形狀的溝渠式電容器的半導體裝 他开〈壯於邊ΐ附近的表體元件區1 1内’配置同一形狀或其 器係比!。無論是前述哪一情形下，仿真電容 匕吉邑緣層上有矽元件區12之埋入式氧化膜還深。 在第1 ] m f案之最初形成係在磊晶成長層206之形成後。 溝渠式Hi導體裝置’，在表體元件區11内具有含 渠式ίΪί230之：隨機存取記憶胞的情形下，在形成溝 tr所:、時，較佳係於同-製程下-起形成。 實例的平面圖:第1 3圖所*之仿真電容器2 4 0之配置 之、嘉田 0 在第14圖之實例中，係為在# _开# ΓΜ 1 之邊界部上，配置蛊 你馬在表體兀件£ 11 23 0為同一注構:、動4奴機存取記憶胞之溝渠式電容器 ^ ^ 、、、霉的仿真電容器240的實例。仿貧雪六哭94n 也可以不需要與溝準4雷六^〇广只例仿真電谷為240 結構時，开)成仿直圖;幸：c同-結構。當為同-程條件完全一致了圖案之製程條件，係與形成記憶胞之製 矽元件區之埋入4 5真圖案之深度係設定成比絕緣層上有 議圖至4=膜還深： 1 5 A圖係為線狀的 回所不係為仿真圖案的變形例。第 (例如是動態隨機〜囷^案圍繞表體元件區11内之巨集 係為島狀的仿真圖^取5己=體巨集）的變形例。第1 5B圖 記憶體巨集）的_二1 1圍繞巨集（例如是動態隨機存取
一 __笑升^你 I 〇 'ofr i-L·* L
I2619U 1261911
五、發明說明（40) 具體的結構例，係於矽表體元件 記憶體，…錯之表體元=;==隨機存取 述兩者與絕緣層上有石夕基板上之邏輯電哉再將前 晶片上以形成半導體裝置。對應]杜^載於一個 上有…區上所形成之元件或功及絕緣層 形成最佳之元件隔離結構，且由第三佔丄貝而分別 佳實施例可明確得知，就性能面而;2施例與第五較 係為可行的。 糸、、先大型積體電路 另外，矽表體元件區或矽化鍺元 有矽元件區域之邊界附近，#由形成：：二在絕緣層上 的仿真圖案，以防止因邊界部所發=入式絕緣膜還深 區内擴張。此仿真圖案在使用有^ 2移而使表體元件 其結構可以與前述電容器結構相同=容器之情形下， 雙載子電晶體之情形下，為了隔離集=卜’當為使用縱型 -般常用之深的元件隔離結構的’也可以使用與 上有矽基板之埋入式絕緣膜，並不。而且，絕緣層 在上述任一較佳實施例中，也^疋為埋入式氧化膜。 溝渠之餘刻條件，而得到種種的由調整元件隔離 例如，第4圖所示構。
10072pifl.ptc 第46頁 與氧化膜為同等程度之蝕刻速率時只/列，加工條件為矽 離結構65a、65b、65c，而當加工條可料以一起形成元件隔 刻速度較緩時，也可以一起形成。〃牛主炎為對氧化膜之蝕 矽兀件區内之元件隔離結構65b係比矣-下，絕緣層上有 隔離結構還淺。再者，位於邊界部 '體兀件區内的元件 -5^^^ 〇亦即，其㈣=件隔離結構65c之 圖瞧---式氧化膜52上之 1261911 案號 五、發明說明（41) 絕緣層上有矽元件區側的元件隔離結構65b右门 3相同的深 度，而在表體成長層5 6側，則與元件隔離結播 ^ 〇 0 9,有 4 曰 ρ^ι 的深度。而且’為了可以完全去除受到邊界部侧 膜 的影響或結晶劣化的表體成長層，元件隔離姓娃°隻膜 $、、、口構t) 5 a之溪 度較佳係比支樓基板51與埋入式氧化膜52之界面還深。-另外’當表體元件區内及邊界部的元件隔離纟士 65a、65c與絕緣層上有石夕元件區内之元件隔離結&65b， ^ =個別的蝕刻製程而得時，也可以藉由各個不同之 么、件而形成。例如，當元件隔離結構65 ^ 刻製程而得時，可以對石夕n以一個姓 條件進杆★ T 耵7 /、乳化膜為同一速率進行蝕刻為 刻速率較I兀ί隔離結構65b則改以對氧化膜之蝕 件隔離妹構6、5 u進行加工。此情形下，位於邊界部的元 發生之‘ 1之形狀係為對稱的，即可在不需擔心應力 構65b形成鲈、、^由將絕緣層上有矽元件區内之元件隔離結 離變成有可能而使埋入變容易，進而使細微的元件隔 在上述說明中， 件區之元件艰士 >错由將絕緣層上有石夕元件區與表體元 造成不良的^響面設定成均一高度’即可避免對後續製程 在絕緣層上有一 配置適當的 件區與表體元件區之邊界上，藉由 再者，拉丄層，即可減低區域間的應力。 所進行之掌佥 、遠界部的元件隔離結構的配置結構 …即可抑制晶片面積之增大。
1261911 案號 91121213 年月曰 修正 圖式簡單說明 第1 A圖至第1 B圖係繪示適用本發明的半導體晶片之平 面結構例的不意圖。 第2圖係繪示本發明之第一較佳實施例之半導體裝置 的概略剖面圖。 第3A圖至第3G圖係繪示第2圖所示之半導體裝置的製 造流程的不意圖。 第4圖係繪示本發明之第二較佳實施例之半導體裝置 的概略剖面圖。 第5A圖至第5C圖係繪示第4圖所示之半導體裝置的製 造流程的示意圖。 第6圖係繪示本發明之第三較佳實施例之半導體裝置 的概略剖面圖。 第7A圖至第7F圖係繪示第6圖所示之半導體裝置的製 造流程的示意圖。 第8A圖至第8C圖係繪示第6圖所示之半導體裝置的另 一製造流程的示意圖，且第8C圖以後的製程係與第7D圖至 第7F圖相同。 第9A圖至第9B圖係繪示本發明之第四較佳實施例之半 導體裝置的概略剖面圖。 第1 0圖係繪示本發明之第五較佳實施例之半導體裝置 的概略剖面圖。 第11A圖至第11G圖係繪示第10圖所示之半導體裝置的 製造流程的不意圖。 第1 2圖係繪示第1 0圖所示之半導體裝置的變形例的示 意圖。 w !1 10072pifl.ptc 第48頁 1261911 修正 月 曰 _案號 91121213_± 圖式簡單說明 第1 3圖係繪示本發明之第六較佳實施例之半導體裝置 的概略剖面圖。 第14圖係繪示使用第13圖所示之半導體裝置的仿真電 容器的配置例的示意圖。 第15A圖至第15B圖係繪示使用第13圖所示之半導體裝 置的仿真圖案的變形例的示意圖。 圖式標示說明：
10 半 導 體 晶 片 11 表 體 元 件 區 12 絕 緣 層 上 有 矽 元 件 區 20 絕 緣 層 上 有 矽 晶 圓 21 支 撐 基 板 ( 矽 基 板 ) 22 埋 入 式 氧 化 膜 ( 埋 入 式 絕 緣膜） 22, :埋入式氧化膜 23 矽 層 ( 絕 緣 層 上 有 矽 層 ) 24 罩 幕 圖 案 25 側壁 保 護 膜 26 表 體 成 長 層 ( 晶 成 長 層 、單結晶矽層） 27 罩 幕 材 料 29 儲 存 電 極 30 溝 渠 式 電 容 器 31 下 部 擴 散 電 極 板 32 領 絕 緣 膜 33 弔 環 ( 弔 環 部 ) 3 5 a :第一元件隔離結構
10072pi f1.ptc 第49頁 1261911 案號 91121213 _η 曰 修正 圖式簡單說明 35b 3 9a 39b 40a 40b 41 42 43 44 45 46 47 48 50 51 52 53 55 56 57 65a 65b 65c 70 71 第二7G件隔離結構 閘極電極（閘極） 閘極電極（閘極） η型源極/沒極擴散層（源極•沒極 (源極•汲極） 閘極電極（閘極） 源極•沒極 動態隨機存取記憶胞（元件） 週邊電晶體（元件、週邊電路） 金屬氧化半導體場效電晶體（元件） 凹洞 多晶矽層（邊界層、 閘極絕緣膜 半導體裝置 支撐基板 埋入式氧化膜 絕緣層上有矽層 侧壁保護膜 蠢晶成長層 罩幕材料 第一元件隔離結構 第二元件隔離結構 第三元件隔離結構 半導體裝置 矽支撐基板 膜、多晶石夕）
I
10072pifl.ptc 第50頁 1261911 案號 91121213_± 月 曰 修正 圖式簡單說明 72 73 74 埋入式氧化膜 絕緣層上有矽層 罩幕 第一罩幕（第一罩幕材料、第一罩幕圖案 材料） 7 5 :第二元件隔離結構（元件隔離結構、元件隔離用 絕緣膜） 7 5 a :第二元件隔離結構（元件隔離結構、元件隔離 層、元件隔離絕緣膜、元件隔離用絕緣膜） 7 6 ·蠢晶成長層
77 :第二罩幕材料 78 :罩幕材料 7 9 :第一元件隔離結構 8 3 :動態隨機存取記憶胞（電晶體） 84 :週邊電晶體（電晶體） 8 5 :金屬氧化半導體場效電晶體（電晶體） 90A :半導體裝置 90B :半導體裝置 91 支撐基板 92 埋入式氧化膜 93 絕緣層上有矽層 94 元件
9 5 a :第一元件隔離結構 9 5 b :第二元件隔離結構 9 5 c ··第三元件隔離結構 9 6 :磊晶成長層
10072pifl„ptc 第51頁 1261911 年 月 曰 修正 _案號 91121213 圖式簡單說明 97a 第 一元件隔離結構 97b 第 二元件隔離結構 97c 第 二元件隔離結構 97d 元件隔離結構 9 8 :動態隨機存取記憶胞（元件） 100 :半導體裝置 1 0 1 :支撐基板（矽支撐基板） 1 0 2 :埋入式氧化膜（埋入式絕緣膜） 1 0 3 :絕緣層上有矽層 104 :罩幕圖案 105a :第一元件隔離結構 1 0 5 b :第二元件隔離結構（元件隔離結構） 1 0 5 c :第三元件隔離結構 1 0 5 d :元件隔離結構 106 :磊晶成長層（表體成長層）
107a 第 一元件隔離結構 107b 第 二元件隔離結構 (第二元件隔離區 域） 107c 第 二元件隔離結構 (元件隔離結構、 第二元件 隔離區域） 114 罩幕圖案 121 層間絕緣膜 122 保護膜 123 金屬矽化物 124 位元線接觸窗（上層導線） 125 位元線
10072pi fl.ptc 第52頁
1261911 _案號91121213_年月曰 修正_ 圖式簡單說明 12 6 :字元線（上層導線） 12 7 :鋁導線（上層導線） 1 2 8 :插塞 1 2 9 :儲存電極 1 3 0 :溝渠式電容器 1 3 1 :下部擴散電極板 1 3 2 :領絕緣膜 1 3 3 :停止層 134 :侧壁保護膜 1 3 5 :側壁氧化膜 1 4 3 :動態隨機存取記憶胞（動態隨機存取記憶胞電 晶體） 1 4 4 ·•週邊電路 200 :半導體裝置 2 0 1 :矽支撐基板 202 :埋入式氧化膜 2 0 3 :絕緣層上有矽層 2 0 5 a :第一元件隔離結構 2 0 5 b :第二元件隔離結構（絕緣層上有矽元件隔離結 構） 206 表 體 成 長 層 207 邊 界 層 213 動 態 隨 機 存 取 記憶胞 214 週 邊 電 晶 體 216 金 屬 氧 化 半 導 體場效電晶體 I U ill 1 10072pifl.ptc 第53頁 1261911 案號 91121213 年 曰 修正 圖式簡單說明 217 領側壁 229 埋入式電極 230 溝渠式電容器 231 擴散層 240 仿真圖案（仿真電容器） 310 仿真圖案 311 仿真圖案 ❿
10072pifl.ptc 第54頁

Claims (1)

1261911 年月曰_ 案號 91121213 i. 1.- _ 六、申請專利範圍 1. 一種半導體裝置，其特徵為包括： 一支撐基板； 一表體元件區，係具有一表體成長層，該表體成長層 係表體結晶成長於該支撐基板上，該表體成長層上具有一 第一元件形成面，該第一元件形成面上係形成有表體元 件，其中該表體成長層具有矽的表體元件區域與矽化鍺的 表體元件區域； 一第一元件分離結構，形成於該表體元件區，以分離 該表體元件區之間的元件；
一絕緣層上有矽元件區，係具有一埋入式絕緣膜及位 於該埋入式絕緣膜上的一絕緣層上有矽層，該絕緣層上有 矽層上具有一第二元件形成面，該第二元件形成面係形成 有絕緣層上有矽元件； 一第二元件分離結構，形成於該絕緣層上有矽元件 區，以分離該絕緣層上有矽元件區之間的元件；以及 一邊界層，位於該表體元件區與該絕緣層上有矽元件 區間的邊界，該第一元件形成面與該第二元件形成面係位 於大致等高的位置。
2 ·如申請專利範圍第1項所述之半導體裝置，其特徵 為該表體成長層係為矽層，該邊界層係為深度到達該支撐 基板的多晶矽或矽化鍺。 3.如申請專利範圍第1項所述之半導體裝置，其特徵 為該第一元件隔離結構與該第二元件隔離結構的深度相 等。
10072pifl.ptc 第55頁 Ϊ261911
案號 91121213 申請專利範圍 4. 如申請專利範圍第3項所述之半導體裝置，其 ^該第-元件隔離結構與該第二元件隔離深 建該埋入式絕緣膜。 不又你/木 5. 如申請專利範圍第4項所述之半導體裝置，其 二:! ί體兀件區係具有13型半導體區域與n型半導體區域的 的界：：上：接合面係位於比該支撐基板與該表體成長層 的界面還上方的位置。 曰 6·如申請專利範圍第1項所述之半導體裝置，其特 二更具有作為該邊界層的一第三元件隔離結構，該第一 隔f結構、該第二元件隔離結構與該第三 的深度大致相等。 丁阳雕π構 為。：申:巧利範圍第6項所述之半導體裝置，其特徵 ·: VA 70牛隔離結構、該第二元件隔離結構盥該第二亓 件隔離結構的深度係深於該埋入式絕緣膜。 第—70 為二如申Ϊ專利範圍第7項所述之半導體裝置，其特徵 =邊第二70件隔離結構的側面係與該埋入式絕緣膜相連 為該9表第7項所述之半導體裝置’其特徵 一拔人 件&係具有P型半導體區域與η型半導體區域的 的^ ^ j接*面係位於比該支撐基板與該表體成長層 的界面遷下方的位置。 、曰 i击1目0 士如申請專利範圍第1項所述之半導體裝置，盆特忾 ;更；有作為該邊界層的-第三元件隔離結構，該第ΐ 件隔離結構係淺於該第三元：隔離結構。 “一
^261911 _ 匕半導體裝置，其特徵 一元件隔離結構，該邊 第二元件隔離結構中， 之。 土之半導體裝置，其特 結構兼任，該邊界層之 之半導體裝置，其特徵 一仿真圖案層。 匕之半導體裝置，其特 存取記憶胞且該動態隨 時，該仿真圖案層係為 之半導體裝置，其特徵 取記憶胞且該動態隨機 ，該溝渠式電容器係由 間之一界面以下的一第 一第二部分所構成，且 第二部分之橫向截面 積0 1 6 · —種半導體裝置之製造方法，其特徵為： 提供一絕緣層上有矽基板，該絕緣層上有矽基板係由 一支#基板、該支樓基板上的一埋入式絕緣膜、及該埋入 式絕緣膜上的一矽層所構成； ^
1261911 SS-JU21213 申請專利範圍 移除位於該絕緣層上有矽基板之一第一位置的該石夕 層，並於被移除部位形成一第一元件隔離結構； 在該第一元件隔離結構仍覆蓋該矽層側壁之情形下， 暴露出位於一第二位置的該支撐基板； 形成從該支撐基板之暴露面至與該矽層表面一致高的 一表體成長層； 於該表體成長層中形成一第二元件隔離結構，該第二 元件隔離結構係比該第一元件隔離結構還深；以及 於該表體成長層與該$夕層上形成一元件。
1 7 ·如申請專利範圍第1 6項所述之半導體裝置之製造 方法’其特徵為該第一元件隔離結構之形成步驟係包括在 該表體成長層與該絕緣層上有矽基板的邊界位置上的元件 隔離結構的形成。 1 8·如申請專利範圍第丨6項所述之半導體裝置之製造 方法，其特徵為該第一元件隔離結構之形成步驟包括覆蓋 暴露出該支撐基板的該第二位置全體的元件隔離結構的形 成。
1 9 ·如申請專利範圍第丨6項所述之半導體裝置之製造 方法’其特徵為更包括在暴露之該支撐基板上形成具有一 第一寬度之一溝渠式電容器的〆第一部分，以及於該表體 成長層中形成具有一第二寬度真與該第一部分相連結的該 溝渠式電容器的一第二部分的製程，且該第二寬度比該 一寬度狹窄。 2 0 · —種半導體裝置之製造方法，其特徵為：
10072pifl.ptc 第58頁 1261911 __案號 91121213__年 J- 六、申請專利範圍 提供一絕緣層上有矽基板，該絕緣層上有矽基板係由 一支撐基板、該支撐基板上的/埋入式絕緣膜、及該埋入 式絕緣膜上的一矽層所構成； 移除該絕緣層上有矽基板之一所定位置上的該矽層與 部分該埋入式絕緣膜，以暴露出該支撐基板； 於暴露之該支撐基板上形成具有一第一寬度的一溝渠 式電容器的一第一部分； 形成從該支樓基板表面至與該石夕層表面一致高的一表 體成長層；以及 於該表體成長層中，形成具有比該第一寬度狹窄的一 $ 第二寬度且與該第一部分相連結的該溝渠式電容器的一第 二部分。 2 1 ·如申請專利範圍第2 〇項所述之半導體裴置之製造 方法，其特徵為更包括在該表體成長層與該絕緣層上有石夕 基板中一起形成元件隔離結構的製程。 2 2 · —種半導體裝置之製造方法，其特徵為： 提供一絕緣層上有矽基板，該絕緣層上有石夕基板係 一支撐基板、該支撐基板上的一埋入式絕緣獏、:= 式絕緣膜上的一矽層所構成； μ 移除该絕緣層上有石夕基板之所定位置上 埋入式絕緣膜，以暴露出該支撐基板； 的该石夕層與該
致南的一表 形成從該支撐基板表面至與該矽層表面 體成長層； 於該表體成長層之邊界附近形成比該埋入式絕緣膜還
1261911 _案號91121213_年月日_ί±^_ 六、申請專利範圍 深的一仿真圖案層；以及 於該表體成長層與該絕緣層上有矽基板之所定位置上 形成一元件。 2 3.如申請專利範圍第22項所述之半導體裝置之製造 方法，其特徵為該仿真圖案層之形成係包括在形成該仿真 圖案層的同時，在該表體成長層之所定位置上形成溝渠式 電容器。
10072pifl.ptc 第60頁
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