JPH02201931A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH02201931A JPH02201931A JP1976789A JP1976789A JPH02201931A JP H02201931 A JPH02201931 A JP H02201931A JP 1976789 A JP1976789 A JP 1976789A JP 1976789 A JP1976789 A JP 1976789A JP H02201931 A JPH02201931 A JP H02201931A
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- polycrystalline silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳトランジスタの製造方法に関するもの
である。
である。
（従来の技術）
従来、このような分野の技術としては、例えば以下に示
すようなものがあった。
すようなものがあった。
第６図はかかる従来のＭＯＳトランジスタの製造工程断
面図である。
面図である。
まず、第６図（ａ）に示すように、シリコン基板１に選
択酸化のための酸化膜２と窒化膜３を形成する。
択酸化のための酸化膜２と窒化膜３を形成する。
次いで、第６図（ｂ）に示すように、アクティブ領域Ａ
以外の窒化膜３を除去した後、酸化を行い、フィールド
酸化膜４及びアクティブ領域Ａに酸化膜４ａを形成する
。
以外の窒化膜３を除去した後、酸化を行い、フィールド
酸化膜４及びアクティブ領域Ａに酸化膜４ａを形成する
。
次に、全面に多結晶シリコン（ポリシリコン）を生成し
、第６図（ｃ）のように、ゲート領域のポリシリコンゲ
ートを極５以外のポリシリコンを除去する。この時、ポ
リシリコンの抵抗を下げるため、予め不純物、例えばリ
ン等をドープしておく。
、第６図（ｃ）のように、ゲート領域のポリシリコンゲ
ートを極５以外のポリシリコンを除去する。この時、ポ
リシリコンの抵抗を下げるため、予め不純物、例えばリ
ン等をドープしておく。
引き続きイオン注入などにより、第６図（ｄ）に示すよ
うに、ソース・ドレイン領域に不純物を注入し、約０．
３μｍのソース・ドレイン層６を形成した後、絶縁膜７
を、例えばＣＶＤ法によって形成する。
うに、ソース・ドレイン領域に不純物を注入し、約０．
３μｍのソース・ドレイン層６を形成した後、絶縁膜７
を、例えばＣＶＤ法によって形成する。
次に、第６図（ｅ）に示すように、ソース・ドレイン層
６の領域に電極取出窓８ａ、９ａを開口し、電極メタル
８．９をそれぞれ形成してＭＯＳトランジスタを得る。
６の領域に電極取出窓８ａ、９ａを開口し、電極メタル
８．９をそれぞれ形成してＭＯＳトランジスタを得る。
第７図はＭＯＳトランジスタ完成後のデバイスの平面図
である。
である。
この図において、ａはアクティブ領域〔第６図（ｂ）の
Ａに対応〕、ｂはゲート電極〔第６図（ｅ ）のポリシ
リコンゲート電極５に対応］、Ｃはソース・ドレイン電
極取出口〔第６図（ｅ）の電極取出窓８ａ、９ａに対応
〕である。
Ａに対応〕、ｂはゲート電極〔第６図（ｅ ）のポリシ
リコンゲート電極５に対応］、Ｃはソース・ドレイン電
極取出口〔第６図（ｅ）の電極取出窓８ａ、９ａに対応
〕である。
（発明が解決しようとする課Ｂ）
しかし、第７図に示す各部の寸法を、例えば、ゲート長
Ｌ＝１μｍ、ゲート−コンタクト間余裕Ｗ１−１μｍ１
ソース・ドレイン電極取出口Ｃの径Ｗ２−１μｍ１コン
タクトのアクティブ内在余裕ｗ３＝１μｍ、ゲート幅ｗ
４＝３μｍとすると、ｗ４（ゲート幅）／Ｉ、（ゲー］
・長）−３の仕様のＭＯＳトランジスタを設計するとす
れば、アクティブ面積は３Ｘ７＝２１１Ｉｍ”必要であ
る。なお、ここでのアクティブ面積は実効アクティブ面
積に等しい。
Ｌ＝１μｍ、ゲート−コンタクト間余裕Ｗ１−１μｍ１
ソース・ドレイン電極取出口Ｃの径Ｗ２−１μｍ１コン
タクトのアクティブ内在余裕ｗ３＝１μｍ、ゲート幅ｗ
４＝３μｍとすると、ｗ４（ゲート幅）／Ｉ、（ゲー］
・長）−３の仕様のＭＯＳトランジスタを設計するとす
れば、アクティブ面積は３Ｘ７＝２１１Ｉｍ”必要であ
る。なお、ここでのアクティブ面積は実効アクティブ面
積に等しい。
この実効アクティブ面積をより縮小することが寄生容量
低減につながり、トランジスタ性能の向上に大きく貢献
することになる。
低減につながり、トランジスタ性能の向上に大きく貢献
することになる。
従って、この実効アクティブ面積を如何に縮小するかが
問題である。
問題である。
本発明は、かかる実効アクティブ面積を極力低減するこ
とにより、寄生容量の低減を図り、トランジスタ性能の
向上を図り得るＭＯＳトランジスタの製造方法を提供す
ることを目的とする。
とにより、寄生容量の低減を図り、トランジスタ性能の
向上を図り得るＭＯＳトランジスタの製造方法を提供す
ることを目的とする。
（課題を解決するための手段）
本発明は、上記目的を達成するために、ＭＯＳトランジ
スタの製造方法において、（ａ） シリコン基板のア
クティブ領域を含む主表面上に抵抗を低下させた第１多
結晶シリコンと窒化膜とを順次形成させる工程と、（ｂ
）ゲート電極となる領域以外の窒化膜及び第１多結晶シ
リコンを順次除去し、熱酸化によって、ゲート電極とな
る第１多結晶シリコン側壁に酸化膜を形成する工程と、
（ｃ）反応性イオンエツチングにて全面の酸化膜を除去
し、アクティブ領域内のシリコン基板表面を露出させ、
第１多結晶シリコン側壁には酸化膜サイドウオールを残
存させる工程と、（ｄ）全面に第２多結晶シリコンを被
着させ、ソース・ドレインと同一導電形不純物を導入し
た後、反応性イオンエツチングにて全面の第２多結晶シ
リコンを除去し、ゲート電極の側壁に多結晶シリコンサ
イドウオールを形成後、全面に酸化膜を被着する工程と
、（ｅ）フィールド酸化膜領域に延在するゲート電極に
外周している多結晶シリコンサイドウオールの一部を除
去し、ソース・ドレイン各電極に分離する工程とを施す
ようにしたものである。
スタの製造方法において、（ａ） シリコン基板のア
クティブ領域を含む主表面上に抵抗を低下させた第１多
結晶シリコンと窒化膜とを順次形成させる工程と、（ｂ
）ゲート電極となる領域以外の窒化膜及び第１多結晶シ
リコンを順次除去し、熱酸化によって、ゲート電極とな
る第１多結晶シリコン側壁に酸化膜を形成する工程と、
（ｃ）反応性イオンエツチングにて全面の酸化膜を除去
し、アクティブ領域内のシリコン基板表面を露出させ、
第１多結晶シリコン側壁には酸化膜サイドウオールを残
存させる工程と、（ｄ）全面に第２多結晶シリコンを被
着させ、ソース・ドレインと同一導電形不純物を導入し
た後、反応性イオンエツチングにて全面の第２多結晶シ
リコンを除去し、ゲート電極の側壁に多結晶シリコンサ
イドウオールを形成後、全面に酸化膜を被着する工程と
、（ｅ）フィールド酸化膜領域に延在するゲート電極に
外周している多結晶シリコンサイドウオールの一部を除
去し、ソース・ドレイン各電極に分離する工程とを施す
ようにしたものである。
（作用）
本発明によれば、ＭＯＳトランジスタの製造方法におい
て、ゲート電極の側壁にポリシリコンのサイドウオール
を基板と接続するように形成し、ソース・ドレインの電
極及び拡散源としてこれを使用するようにしたので、ト
ランジスタの実効アクティブ面積（ゲート電極面積及び
ソース・ドレイン接合面積からなる）を大幅に縮小する
ことができる。従って、寄生容量は低減され、トランジ
スタ性能の向上を図ることができる。
て、ゲート電極の側壁にポリシリコンのサイドウオール
を基板と接続するように形成し、ソース・ドレインの電
極及び拡散源としてこれを使用するようにしたので、ト
ランジスタの実効アクティブ面積（ゲート電極面積及び
ソース・ドレイン接合面積からなる）を大幅に縮小する
ことができる。従って、寄生容量は低減され、トランジ
スタ性能の向上を図ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示すＭＯＳトランジスタの製
造工程断面図である。
造工程断面図である。
まず、第１図（ａ）に示すように、半導体基板２１に公
知の選択酸化技術にてアクティブ領域２２ａを形成する
と同時に、フィールド酸化膜２２（膜厚約５０００人）
を形成し、アクティブ領域２２ａの表面には、ゲート酸
化膜２３（膜厚的２００人）を形成する。
知の選択酸化技術にてアクティブ領域２２ａを形成する
と同時に、フィールド酸化膜２２（膜厚約５０００人）
を形成し、アクティブ領域２２ａの表面には、ゲート酸
化膜２３（膜厚的２００人）を形成する。
次に、第１図＜ｂ＞に示すように、全面にゲート電極と
なる第１ポリシリコン２４（ＩＩ！厚４０００人）と、
例えば窒化膜２５（膜厚２０００人） （ｓｉＯ！膜
とエツチング選択比が太き（とれる膜が望ましい）を順
次被着し、ゲート電極領域２４ａを公知のフォトリソ技
術とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ ：反応性イオンエツチング）で形成後、熱酸化によ
って、ゲート電極側壁に酸化膜２６を形成する。
なる第１ポリシリコン２４（ＩＩ！厚４０００人）と、
例えば窒化膜２５（膜厚２０００人） （ｓｉＯ！膜
とエツチング選択比が太き（とれる膜が望ましい）を順
次被着し、ゲート電極領域２４ａを公知のフォトリソ技
術とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ ：反応性イオンエツチング）で形成後、熱酸化によ
って、ゲート電極側壁に酸化膜２６を形成する。
次いで、第１図（ｃ）に示すように、ゲート酸化膜２３
をＲＩＥにて除去し、ゲート電極以外のアクティブ領域
２２ａのシリコン基板表面２２ｂを露出させた後、全面
に導電層、例えばリンドープポリシリコン（第２ポリシ
リコン）２７を膜厚５０００人被着させる。なお、この
場合、ノンドープポリシリコンを被着させてからイオン
注入し、導電層としてもよい。
をＲＩＥにて除去し、ゲート電極以外のアクティブ領域
２２ａのシリコン基板表面２２ｂを露出させた後、全面
に導電層、例えばリンドープポリシリコン（第２ポリシ
リコン）２７を膜厚５０００人被着させる。なお、この
場合、ノンドープポリシリコンを被着させてからイオン
注入し、導電層としてもよい。
次に、第１図（ｄ）に示すように、全面ＲＩＥにて第２
ポリシリコン２７を住成膜厚分だけ除去すれば、ゲート
電極側壁に第２ポリシリコン２７のサイドウオール２７
ａが形成され、引き続き、第１図（ｅ）に示すように、
熱酸化によってサイドウオール２７ａ表面とシリコン基
板表面２２ｂに約３０００人の酸化膜２８を生成させる
と同時に、固相拡散によりソース・ドレイン拡散層２９
を形成する。
ポリシリコン２７を住成膜厚分だけ除去すれば、ゲート
電極側壁に第２ポリシリコン２７のサイドウオール２７
ａが形成され、引き続き、第１図（ｅ）に示すように、
熱酸化によってサイドウオール２７ａ表面とシリコン基
板表面２２ｂに約３０００人の酸化膜２８を生成させる
と同時に、固相拡散によりソース・ドレイン拡散層２９
を形成する。
これ以後の工程は、各々電極（ゲート、ソース、ドレイ
ン）を素子の外部へ、例えばメタル配線で引き出し、保
護膜等を生成し、ＭＯＳトランジスタが完成することに
なる。
ン）を素子の外部へ、例えばメタル配線で引き出し、保
護膜等を生成し、ＭＯＳトランジスタが完成することに
なる。
次に、各々の電極からのメタル配線の引き出し方につい
て第２図を用いて説明する。
て第２図を用いて説明する。
第２図（Ａ）は本発明のＭＯ３Ｉ−ランジスタの断面図
、第２図（Ｂ）はメタル配線の引き出し状態を示す図で
ある。
、第２図（Ｂ）はメタル配線の引き出し状態を示す図で
ある。
ここで、第２図（Ａ）は第１図（ｅ）に相当し、第２図
（Ｂ）中のａ−ｂの断面が第２図（Ａ）を示している。
（Ｂ）中のａ−ｂの断面が第２図（Ａ）を示している。
まず、アクティブ領域Ｃを形成後、第１図プロセスフロ
ー順に工程を進め、第１図（ｃ）が完成した段階で第２
図のゲート電極領域２４ａにオーバーランプする領域り
をレジストパターンで島状に残し、全面ＲＩＥエツチン
グを行い、第１図（ｄ）のように仕上げる。
ー順に工程を進め、第１図（ｃ）が完成した段階で第２
図のゲート電極領域２４ａにオーバーランプする領域り
をレジストパターンで島状に残し、全面ＲＩＥエツチン
グを行い、第１図（ｄ）のように仕上げる。
更に、第２図の第２ポリシリコン２７のサイドウオール
２７ａはゲート電極（第１ポリシリコン）２４を外周し
ているため、ソースとドレイン各々に分離すべく所望の
箇所に第２図（Ｂ）の開口領域Ｅを形成し、酸化膜２８
及びサイドウオール２７ａを通常のドライエツチング等
で除去することで、ソース・ドレイン個々の電極を完成
する。この時、ドライエツチングは酸化膜２８と窒化膜
２５の選択比が大きくとれる条件を用い、ゲート電極（
第１ポリシリコン）２４が露出しないようにする。そし
て、第１図（ｅ）のように完成後、第２図（Ｂ）のＦの
ように電極取出口を開口し、例えばアルミニウムを被着
し、Ｇのようにパターニングを行えば、メタル電極引き
出しが可能となる。
２７ａはゲート電極（第１ポリシリコン）２４を外周し
ているため、ソースとドレイン各々に分離すべく所望の
箇所に第２図（Ｂ）の開口領域Ｅを形成し、酸化膜２８
及びサイドウオール２７ａを通常のドライエツチング等
で除去することで、ソース・ドレイン個々の電極を完成
する。この時、ドライエツチングは酸化膜２８と窒化膜
２５の選択比が大きくとれる条件を用い、ゲート電極（
第１ポリシリコン）２４が露出しないようにする。そし
て、第１図（ｅ）のように完成後、第２図（Ｂ）のＦの
ように電極取出口を開口し、例えばアルミニウムを被着
し、Ｇのようにパターニングを行えば、メタル電極引き
出しが可能となる。
このように構成することにより、以下の利点を有する。
第３図（Ａ）は従来プロセスにおけるＭＯＳトランジス
タの平面図であり、アクティブ領域ａにはゲート電極す
とソース・ドレイン電極取出口Ｃ（以下、コンタクトと
いう）が図示のように配置されている。ここで、ゲート
長し＝１μｍ１ゲートーコンタクト間余裕ｗｌ＝１μｍ
１コンタクト径ｗ２＝ＩＸ１μｍｔ、コンタクトのアク
ティブ内在余裕ｗ３−１μｍ１ゲート幅Ｗ４−３μｍと
すれば、ｗ ４ ／ Ｌ ＝ ３のトランジスタの実効
アクティブ面積（ゲート面積＋ソース・ドレイン接合面
積）は３ ｘ ７ ＝２１μｍ２必要である。
タの平面図であり、アクティブ領域ａにはゲート電極す
とソース・ドレイン電極取出口Ｃ（以下、コンタクトと
いう）が図示のように配置されている。ここで、ゲート
長し＝１μｍ１ゲートーコンタクト間余裕ｗｌ＝１μｍ
１コンタクト径ｗ２＝ＩＸ１μｍｔ、コンタクトのアク
ティブ内在余裕ｗ３−１μｍ１ゲート幅Ｗ４−３μｍと
すれば、ｗ ４ ／ Ｌ ＝ ３のトランジスタの実効
アクティブ面積（ゲート面積＋ソース・ドレイン接合面
積）は３ ｘ ７ ＝２１μｍ２必要である。
しかし、本発明によれば、第３図（Ｂ）に示すようにｗ
４ ／ Ｌ ＝ ３のトランジスタを形成したとして
も、ソース・ドレイン電極のポリシリコンサイドウオー
ル２７ａの幅Ｗａとして約０．５μｍがゲート電極の両
側壁に付加され、アクティブ領域ａ′と重なる領域Ｃ′
がソース・ドレイン拡散層となるため、この場合のアク
ティブ面積ａ′は３×３−９μｍｔ、実効アクティブ面
積（斜線部）ａは、２Ｘ３＝６μｍ２で済む。従って、
実効アクティブ面積を６／２１（約３０％）に縮小する
ことができる。
４ ／ Ｌ ＝ ３のトランジスタを形成したとして
も、ソース・ドレイン電極のポリシリコンサイドウオー
ル２７ａの幅Ｗａとして約０．５μｍがゲート電極の両
側壁に付加され、アクティブ領域ａ′と重なる領域Ｃ′
がソース・ドレイン拡散層となるため、この場合のアク
ティブ面積ａ′は３×３−９μｍｔ、実効アクティブ面
積（斜線部）ａは、２Ｘ３＝６μｍ２で済む。従って、
実効アクティブ面積を６／２１（約３０％）に縮小する
ことができる。
なお、第３図（Ｂ）におけるｈ−ｉ断面図を第４図に１
．＋−に断面図を第５図にそれぞれ示す。
．＋−に断面図を第５図にそれぞれ示す。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、実効ア
クティブ面積を大幅に縮小することができる。
クティブ面積を大幅に縮小することができる。
従って、寄生容量の低減が図られ、トランジスタ性能の
大幅な向上を図ることができる。
大幅な向上を図ることができる。
第１図は本発明の実施例を示すＭＯＳトランジスタの製
造工程断面図、第２図はそのＭＯＳトランジスタの各々
の電極からのメタル配線を示す図、第３図は本発明の詳
細な説明するためのＭＯＳ Ｉ−ランジスタの平面パタ
ーンを示す図、第４図及び第５図はそのＭＯＳトランジ
スタの各部の断面図、第６図は従来のＭＯＳトランジス
タの製造工程断面図、第７図は従来のＭＯ３Ｉ−ランジ
スタ完成後のデバイスの平面図である。 ２１・・・半導体基板、２２・・・フィールド酸化膜、
２２ａ・・・アクティブ領域、２２ｂ・・・シリコン基
板表面、２３・・・ゲート酸化膜、２４・・・第１ポリ
シリコン（ゲート電極）、２４ａ・・・ゲート電極領域
、２５・・・窒化膜、２６゜２８・・・酸化膜、２７・
・・第２ポリシリコン、２７ａ・・・サイドウオール（
ソース・ドレイン電極）、２９・・・ソース・ドレイン
拡散層。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）（４メｐＰ
Ｌ） ノドを日月めＩｊＪ来？説彬ＩＴろＮθＳトランジスタ
の平面ノ窃−ン図第３図 瑣し七のｌプθδトランジスタの先縁こエギ！才な面図
第６図
造工程断面図、第２図はそのＭＯＳトランジスタの各々
の電極からのメタル配線を示す図、第３図は本発明の詳
細な説明するためのＭＯＳ Ｉ−ランジスタの平面パタ
ーンを示す図、第４図及び第５図はそのＭＯＳトランジ
スタの各部の断面図、第６図は従来のＭＯＳトランジス
タの製造工程断面図、第７図は従来のＭＯ３Ｉ−ランジ
スタ完成後のデバイスの平面図である。 ２１・・・半導体基板、２２・・・フィールド酸化膜、
２２ａ・・・アクティブ領域、２２ｂ・・・シリコン基
板表面、２３・・・ゲート酸化膜、２４・・・第１ポリ
シリコン（ゲート電極）、２４ａ・・・ゲート電極領域
、２５・・・窒化膜、２６゜２８・・・酸化膜、２７・
・・第２ポリシリコン、２７ａ・・・サイドウオール（
ソース・ドレイン電極）、２９・・・ソース・ドレイン
拡散層。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）（４メｐＰ
Ｌ） ノドを日月めＩｊＪ来？説彬ＩＴろＮθＳトランジスタ
の平面ノ窃−ン図第３図 瑣し七のｌプθδトランジスタの先縁こエギ！才な面図
第６図
Claims (1)
- 【特許請求の範囲】 （ａ）シリコン基板のアクティブ領域を含む主表面上に
抵抗を低下させた第１多結晶シリコンと窒化膜とを順次
形成させる工程と、 （ｂ）ゲート電極となる領域以外の窒化膜及び第１多結
晶シリコンを順次除去し、熱酸化によって、ゲート電極
となる第１多結晶シリコン側壁に酸化膜を形成する工程
と、 （ｃ）反応性イオンエッチングにて全面の酸化膜を除去
し、アクティブ領域内のシリコン基板表面を露出させ、
第１多結晶シリコン側壁には酸化膜サイドウォールを残
存させる工程と、 （ｄ）全面に第２多結晶シリコンを被着させ、ソース・
ドレインと同一導電形不純物を導入した後、反応性イオ
ンエッチングにて全面の第２多結晶シリコンを除去し、
ゲート電極の側壁に多結晶シリコンサイドウォールを形
成後、全面に酸化膜を被着する工程と、 （ｅ）フィールド酸化膜領域に延在するゲート電極に外
周している多結晶シリコンサイドウォールの一部を除去
し、ソース・ドレイン各電極に分離する工程とを含むこ
とを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019767A JP2596607B2 (ja) | 1989-01-31 | 1989-01-31 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019767A JP2596607B2 (ja) | 1989-01-31 | 1989-01-31 | Ｍｏｓトランジスタの製造方法 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270249A (en) * | 1991-03-06 | 1993-12-14 | Fujitsu Limited | Fabrication process of a semiconductor device having a reduced parasitic capacitance |
| US5407847A (en) * | 1991-05-03 | 1995-04-18 | Motorola Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US5510284A (en) * | 1993-08-27 | 1996-04-23 | Sharp Kabushiki Kaisha | Method for manufacturing an asymetric non-volatile memory |
| US6015740A (en) * | 1997-02-10 | 2000-01-18 | Advanced Micro Devices, Inc. | Method of fabricating CMOS devices with ultra-shallow junctions and reduced drain area |
| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177471A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置 |
-
1989
- 1989-01-31 JP JP1019767A patent/JP2596607B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177471A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
| EP1280191A3 (en) * | 2001-07-25 | 2003-08-06 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2596607B2 (ja) | 1997-04-02 |
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