KR100968305B1 - Ｓｏｉ 및 벌크 실리콘 영역을 포함하는 반도체 장치 내의ｓｔｉ 형성 - Google Patents

Ｓｏｉ 및 벌크 실리콘 영역을 포함하는 반도체 장치 내의ｓｔｉ 형성 Download PDF

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Abstract

실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역 내에 실리콘 트렌치 격리(STI)를 에칭 또는 형성하는 방법, 및 그렇게 형성되는 반도체 장치가 개시된다. STI는 STI 마스크를 사용하여 최상부 실리콘 층까지 에칭하고, 벌크 실리콘 내에서 원하는 깊이까지 에칭하고 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭을 수행하며, SOI 영역의 매립된 절연체를 통해 에칭함으로써, SOI 및 벌크 실리콘 영역에서 동시에 에칭될 수 있다. 이러한 공정을 위한 매립된 절연체 에칭은 하드마스크 제거 단계의 일부로서 그다지 복잡하지 않게 수행될 수 있다. 또한, 벌크 및 SOI 영역 둘 다에 대하여 동일한 깊이를 선택함으로써, 후속 CMP 공정에 관한 문제가 회피될 수 있다. 또한, 본 발명은 실리콘 질화물 잔여물이 존재할 수 있는 SOI와 벌크 영역 사이의 경계를 세정한다.
반도체 장치, 실리콘 트렌치 격리(STI), 실리콘 온 인슐레이터(SOI), 에칭

Description

ＳＯＩ 및 벌크 실리콘 영역을 포함하는 반도체 장치 내의 ＳＴＩ 형성{STI FORMATION IN SEMICONDUCTOR DEVICE INCLUDING SOI AND BULK SILICON REGIONS}
본 발명은 일반적으로 얕은 트렌치 격리(shallow trench isolation; STI)에 관한 것으로서, 특히 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 및 벌크 실리콘 영역을 포함하는 반도체 장치 내에 STI를 형성하는 방법에 관한 것이다.
기술이 점점 복잡해짐에 따라, 더 많은 기능성을 가지는 집적 회로(IC) 구매자에 대한 수요가 증가하고 있다. 최적의 설계를 가지는 IC를 제공하기 위하여, eDRAM(enhanced dynamic random access memory) 또는 무선 주파수(radio frequency; RF) 응용과 같은 추가적인 특징을 가지는 고성능 CMOS(complementary metal-oxide semiconductor) 장치가 요구된다. 이러한 특징들을 모두 제공하는데 관하여 발생하는 문제는 각각의 특징이 서로 다른 조건 하에서 최적화된다는 점이다. 예를 들어, 고성능 CMOS는 실리콘 온 인슐레이터(SOI) 웨이퍼 상에 완성될 수 있으나, RF와 eDRAM은 벌크 실리콘 내에 형성될 수 있다.
종래 기술에서는 "벌크 기술"과 "SOI 기술"을 최대한 잘 살려 합치기 위하여 패턴화된 SOI(일부는 벌크이고 일부는 SOI임)를 구성한다. 이러한 접근법을 이용한 하나의 기술은 SOI 내에 eDRAM을 집적하는 것이다. 이러한 경우, eDRAM 어레이 블록은 벌크 실리콘 내에 형성되고, 로직은 SOI 내에 형성된다. 이러한 접근법을 사용할 수 있는 또 다른 기술은 최근에 만들어진 65㎚ SOI 기술이다. 65㎚ 스테이지(stage)에서의 기판은 SOI 상의 NFET와 벌크 실리콘 내의 PFET로 이루어질 수 있다. 이러한 공정 기술은 "HOT(Hybrid Orientation Technology)"로 불린다.
전술한 두 예에 대하여 직면한 하나의 문제는, 제조자가 SOI 및 벌크 영역 둘 다에 대하여 활성 확산의 격리(isolation of active diffusion)를 제공하여야 한다는 것이다. 이러한 격리를 제공하기 위한 종래 기술은 2개의 개별적인 얕은 트렌치 공정(하나는 벌크 실리콘에 대한 것이고, 하나는 SOI에 대한 것임)을 필요로 한다. 전술한 공정은 매우 복잡하며 비용 효율적이지 못하다. 특히, 벌크 실리콘에 대비하여 패턴화된 SOI에 관련된 얕은 트렌치 격리(STI) 공정에는 많은 문제가 존재한다.
첫번째 문제는 STI에 대한 에칭의 깊이에 관한 것이다. SOI 영역에 있어서, STI 에칭의 깊이는 실리콘의 두께이고, 에칭은 매립된 절연체의 상부에서 중단되며, 이는 통상적으로 1000A 깊이 아래이다. 그러나, 벌크 공정에 있어서, STI의 깊이는 현재 SOI 두께보다 훨씬 더 깊으며, 예컨대 통상적으로 3500A 이상의 깊이이다. SOI를 패턴화할 때, 벌크 실리콘에 관하여 STI 에칭 깊이를 선택하는데 있어서 몇 가지 선택이 존재한다. 첫번째 선택은 SOI STI 에칭 깊이를 사용하는 것인데, 이는 벌크 영역 내에 충분한 격리를 제공하지 않는다. 두번째 선택은 벌크 STI 에칭 깊이를 사용하는 것인데, 이는 SOI 영역 내에서 수행하기에는 매우 어려운 에칭이다. 세번째 선택은 SOI 영역 내 STI 에칭 깊이가 SOI STI 공정에서의 통 상적인 깊이와 같게 하고 벌크 실리콘 영역 깊이를 통상적인 벌크 STI 깊이와 같게 하는 것이다. 그러나, 이러한 공정은 여분의 포토레지스트 층(photoresist layer)을 필요로 하며, STI 평탄화(planarization)에 문제를 일으킬 수 있다.
패턴화된 SOI에서 STI 처리에 관한 두번째 문제는 SIMOX(Separation by Implantation of Oxygen) 공정을 사용함으로써 생성되는 웨이퍼 고유의 특정 공정 결함으로부터 발생한다. 패턴화된 SIMOX 공정에 따르면, 웨이퍼 영역을 고 도즈(high-dose), 고 에너지 산소 주입으로부터 차폐하는 산화물 하드마스크 섬(oxide hardmask island)이 벌크 웨이퍼 상에 초기에 생성된다. 매립된 산화물(buried oxide; BOX)의 형성 동안, 고온 산화 과정을 통해, BOX의 가장자리(즉, SOI-벌크 경계에서의 BOX)가 SOI 필드 영역 내의 BOX보다 더 두꺼워진다. 많은 예에서, SOI-벌크 영역의 경계를 따라, 매립된 산화물이 웨이퍼의 표면을 실제적으로 파열시킨다(breach). 산화물 에칭이 SIMOX 웨이퍼 상에 성장된 산화물을 제거하는데 필요하기 때문에, 매립된 산화물이 표면을 파열시키는 영역도 에칭되어 웨이퍼 표면 상에 작은 디봇(divot)을 남긴다. 이후, 웨이퍼는 패드 산화(pad oxidation) 및 패드 실리콘 질화물(SiN) 증착이 수행된다. SiN 증착 공정에서, 이러한 홀은 질화물로 채워지고, STI 에칭 공정 동안 에칭되지 않으면 STI 처리의 대부분을 통해 패턴화된 웨이퍼 상에 잔존할 수 있다. STI가 채워지고 평탄화되면, 패드 SiN은 웨이퍼 표면에서 벗겨져야 한다. SiN이 넣어진 표면 근처에 형성된 디봇은 에칭 후에 SiN이 없어지며, 다음 증착 단계, 즉 게이트 폴리실리콘 증착 단계까지 물질이 없이 유지될 것이다. 도핑이나 실리사이드로의 전환에 의해 폴리실리콘이 전 기적으로 활성으로 만들어질 수 있기 때문에, 폴리실리콘으로 채워진 디봇은 장치 단락을 일으킬 수 있다. 이러한 문제는 초기 SOI eDRAM 하드웨어에서 관찰되었다. 따라서, 패턴화된 SIMOX 웨이퍼는 표면 아래 디봇 내의 질화물 잔여물이 완전히 제거되는 공정을 채택하여야 한다.
전술한 바와 같이, 관련 기술의 문제를 처리하는 공정이 필요하다.
본 발명은 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역 내 실리콘 트렌치 격리(STI)를 에칭 또는 형성하는 방법, 및 그렇게 형성되는 반도체 장치를 포함한다. STI는 STI 마스크를 사용하여 최상부 실리콘 층까지 에칭하고, 벌크 실리콘 내에서 원하는 깊이까지 에칭하고 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭(timed etch)을 수행하며, SOI 영역의 매립된 절연체를 통해 에칭함으로써, SOI 및 벌크 실리콘 영역에서 동시에 에칭될 수 있다. 이러한 공정을 위한 매립된 절연체 에칭은 하드마스크 제거 단계의 일부로서 그다지 복잡하지 않게 수행될 수 있다. 또한, 벌크 및 SOI 영역 둘 다에 대하여 동일한 깊이를 선택함으로써, 후속 CMP 공정에 관한 문제가 회피될 수 있다. 또한, 본 발명은 실리콘 질화물 잔여물이 존재할 수 있는 SOI와 벌크 영역 사이의 경계를 세정한다.
본 발명의 제1 실시예는 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 장치 내에 실리콘 트렌치 격리(STI)를 형성하는 방법에 관한 것으로서, 상기 방법은 STI 마스크를 사용하여 최상부 실리콘 층까지 에칭하는 단계, 벌크 실리콘 영역 내에서 원하는 깊이까지 에칭하고 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭을 수행하는 단계, SOI 영역의 매립된 절연체를 통해 에칭하는 단계, 및 STI 물질을 증착하여 STI를 형성하는 단계를 포함한다.
본 발명의 제2 실시예는 혼합 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역 장치 내에 실리콘 트렌치 격리(STI)를 에칭하는 방법에 관한 것으로서, 상기 방법은 STI 마스크를 사용하여 최상부 실리콘 층까지 에칭하는 단계, 벌크 실리콘 영역 내에서 원하는 깊이까지 에칭하고 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭을 수행하는 단계, 및 SOI 영역의 매립된 절연체를 통해 에칭하는 단계를 포함한다.
본 발명의 제3 실시예는 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 반도체 장치에 관한 것으로서, 상기 반도체 장치는 SOI 영역의 매립된 절연체 및 실리콘 층의 두께와 실질적으로 동일한 깊이로 연장되는 실리콘 트렌치 격리(STI)를 포함한다.
본 발명의 제4 실시예는 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 장치 내에 실리콘 트렌치 격리(STI)를 형성하는 방법에 관한 것으로서, 상기 방법은 STI 마스크를 제공하는 단계, 및 SOI 영역 및 벌크 실리콘 영역 내에 STI를 동시에 형성하는 단계를 포함한다.
본 발명의 전술한 특징들 및 기타 특징들은 이하의 본 발명의 실시예들의 구체적인 설명으로부터 명백할 것이다.
본 발명의 실시예들은 이하의 도면을 참조하여 상세히 설명될 것이며, 동일 한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 적용 전 웨이퍼의 단면도.
도 2 내지 도 6은 본 발명의 STI를 에칭 또는 형성하는 방법의 단면도.
도 7은 본 발명의 반도체 장치의 단면도.
첨부 도면을 참조하면, 도 1은 실리콘 트렌치 격리(STI) 하드마스크 증착 전, 벌크 실리콘 영역(14) 내에 깊은 트렌치(12)가 형성된 후의 전형적인 웨이퍼(10)의 단면도를 도시하고 있다. 웨이퍼(10)는 매립된 절연체(24) 상에 실리콘 층(22)을 포함하는 실리콘 온 인슐레이터(SOI) 영역(20)을 포함한다. 또한, 웨이퍼(10)는, 예컨대 실리콘 질화물 및 이산화규소의 패드 층(30)을 포함한다.
일 실시예에 따르면, 매립된 절연체(24) 물질은 이산화규소이나, 다른 물질도 사용될 수 있다. 단지 예시의 목적으로, SOI 영역(20)의 실리콘 층(22)은 약 700A의 두께를 가질 수 있으며, SOI 영역(20)의 매립된 절연체(24)는 약 1350A의 두께를 가질 수 있다. 패드 층(30)은 약 80A의 이산화규소(크기 때문에 도시되지 않음) 및 약 1200A의 실리콘 질화물을 포함하는 두께를 가질 수 있다. 그러나, 본 발명의 교시 내용이 도 1의 이러한 특정 깊이 또는 초기 구조적 시작점(initial structural starting point)으로 한정되지 않음을 알아야 한다.
도 2 및 도 3에 도시된 바와 같이, STI 마스크가 제공된다. 특히, 도 2에 도시된 바와 같이, 하드마스크 층(40)이 패드 층(30)의 상부와, 임의의 개구부 내로 증착된다. 하드마스크 층(40) 물질은 매립된 절연체(24)와 실질적으로 동일한 에칭 특성을 가진다. 일 실시예에 따르면, 하드마스크 층(40)은 약 1000A의 TEOS(tetraethyl orthosilicate) 또는 BSG(boron doped silicate glass)를 포함한다. 이어서, 도 3에 도시된 바와 같이, 하드마스크 층(40)이 패턴화되고, 에칭(42)이 수행되어 STI 마스크(46)를 형성한다. 에칭(42)은 무반사 코팅(antireflective coating; ARC)(도시되지 않음)과 패드 층(30) 중 적어도 하나 및 하드마스크 층(40)을 통해 연장되며, 최상부 실리콘 층(50), 즉 SOI 영역(20)의 실리콘 층(22) 및 벌크 실리콘 영역(14)의 최상부 표면 상에서 중단된다.
다음 단계에서, 도 4에 도시된 바와 같이, 벌크 실리콘 영역(14) 내에서 원하는 깊이(D)까지 에칭하고 SOI 영역(20)의 매립된 절연체(22)의 최상부 표면(52) 상에서 중단하는 시간 설정 에칭(50)이 수행된다. 일 실시예에 따르면, 벌크 실리콘 영역(14) 내의 원하는 깊이(D)(따라서, 이후에 형성되는 STI)는 적어도 SOI 영역(20)의 두께 만큼의 깊이, 즉 적어도 실리콘 층(22) 및 매립된 절연체(34)의 깊이로 연장될 것이다. 상기한 예시적인 깊이에 근거하여, 원하는 깊이는, 예컨대 약 2050A, 즉 실리콘 층(22)의 700A과 매립된 절연체(24)의 1350A의 합일 수 있다. 일 실시예에 따르면, 시간 설정 에칭(50)은 반응성 이온 식각 공정(reactive ion etch process)일 수 있으나, 다른 에칭 공정이 구현될 수 있다. 임의의 이벤트에서, 시간 설정 에칭(50)은 매립된 절연체(24) 물질, 예컨대 이산화규소에 대하여 선택적이며, SOI 형성 공정 동안 표면에 도달하는 매립된 절연체(24) 때문에 실리콘 층(22) 아래에 있을 수 있는 임의의 실리콘 질화물과 실리콘 층(22) 둘 모두를 에칭한다. 또한, 이러한 단계는 실리콘 질화물 잔여물이 존재할 수 있는 벌크 실 리콘 영역(14)과 SOI 영역(20) 사이의 경계(76)를 세정한다.
도 5를 참조하면, 다음 단계는 SOI 영역(20)의 매립된 절연체(24)를 통해 에칭(60)을 수행하는 단계를 포함한다. 바람직한 일 실시예에 따르면, 에칭(60)은 하드 마스크 층(40)(도 3) 제거 에칭의 일부로서 제공된다. 에칭(60)은 노출된 매립된 절연체(24) 물질과 하드마스크 층(40) 둘 모두를 에칭한다. 그러나, 에칭(60)은 임의의 노출된 실리콘, 폴리실리콘 또는 실리콘 질화물은 에칭하지 않는다. 즉, 에칭 방법은 임의의 노출된 실리콘, 폴리실리콘 및 실리콘 질화물의 에칭이 불가능하다.
도 6을 참조하면, 다음 단계는 STI 물질(70)을 증착하여 STI(72)를 형성하는 단계를 포함한다. 도 6 및 도 7에 도시된 바와 같이, 최종 처리는 종래의 고성능 CMOS 또는 DRAM 기술 연마를 수행하여(도 6) 최상부 표면 위의 STI 물질(70)을 제거하는 단계, 및 패드 층(30)(도 6) 제거를 수행하여 도 7에 도시된 바와 같은 반도체 장치(100)에 도달하도록 하는 단계를 포함할 수 있다. 반도체 장치(100)는 SOI 영역(20)의 매립된 절연체(24) 및 실리콘 층(22)의 두께와 실질적으로 동일한 깊이까지 연장되는 STI(72)를 포함한다. 원하는 깊이(D)(도 4)가 SOI 영역(20)의 매립된 절연체(24) 및 실리콘 층(22)의 두께와 실질적으로 동일한 경우, STI(72)는 SOI 영역(20)과 벌크 실리콘 영역(14)에서 실질적으로 동일한 깊이로 연장된다. 에칭 깊이는 SOI 영역(20)의 실리콘 층(22) 두께에서 멈추는 것보다 더 많은 격리를 벌크 실리콘 영역(14)에 제공한다.
본 발명이 전술한 구체적인 실시예와 관련하여 기술되고 있으나, 다수의 대 안, 수정 및 변경이 당업자에게 명백할 것임은 분명하다. 따라서, 전술한 본 발명의 실시예들은 한정하고자 하는 목적이 아니라 예시하고자 하는 목적이다. 이하의 청구범위에서 정의되는 본 발명의 범위 및 사상을 벗어나지 않고 다양한 변경이 이루어질 수 있다.

Claims (30)

  1. 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 장치 내에 실리콘 트렌치 격리(silicon trench isolation; STI)를 형성하는 방법으로서,
    STI 마스크를 사용하여 상기 SOI 영역 및 상기 벌크 실리콘 영역의 최상부 표면까지 에칭하는 단계;
    상기 벌크 실리콘 영역 내에서 원하는 깊이까지 에칭하고 상기 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭(timed etch)을 수행하는 단계;
    상기 SOI 영역의 상기 매립된 절연체를 통해 에칭하는 단계; 및
    STI 물질을 증착하여 상기 STI를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 벌크 실리콘 영역 내의 상기 원하는 깊이는 적어도 상기 SOI 영역의 상기 매립된 절연체 및 실리콘 층의 두께만큼인 방법.
  3. 제1항에 있어서,
    상기 STI 마스크를 형성하도록 하드마스크 층을 증착하고, 패턴화하고, 에칭함으로써 상기 STI 마스크를 형성하는 단계를 더 포함하고,
    상기 하드마스크 층은 TEOS(tetraethyl orthosilicate)를 포함하며,
    상기 STI 마스크 에칭 단계는 패드 층과 임의의 무반사 코팅(antireflective coating; ARC) 중 적어도 하나 및 상기 하드마스크 층을 통해 에칭하는 단계를 포함하는, 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 시간 설정 에칭 단계는 상기 매립된 절연체 물질에 선택적인 에칭 방법을 사용하는 단계를 포함하고,
    상기 시간 설정 에칭 단계는 상기 SOI 영역의 실리콘 층 아래의 임의의 실리콘 질화물을 제거하는, 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 매립된 절연체 에칭 단계는 상기 STI 마스크를 제거하는 단계를 포함하고,
    상기 매립된 절연체 에칭 단계는 임의의 노출된 실리콘, 폴리실리콘 및 실리콘 질화물을 에칭하는 것이 불가능한 에칭 방법을 사용하는 단계를 포함하는, 방법.
  9. 삭제
  10. 삭제
  11. 혼합(mixed) 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 장치 내에 실리콘 트렌치 격리(STI)를 에칭하는 방법으로서,
    STI 마스크를 사용하여 상기 SOI 영역 및 상기 벌크 실리콘 영역의 최상부 표면까지 에칭하는 단계;
    상기 벌크 실리콘 영역 내에서 원하는 깊이까지 에칭하고 상기 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭을 수행하는 단계; 및
    상기 SOI 영역의 상기 매립된 절연체를 통해 에칭하는 단계
    를 포함하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 반도체 장치로서,
    복수의 실리콘 트렌치 격리(STI) - 상기 복수의 STI 각각은 상기 SOI 영역의 매립된 절연체 및 실리콘 층의 두께와 실질적으로 동일한 깊이로 연장됨 - 를 포함하고,
    상기 복수의 STI 중 적어도 하나는 상기 SOI 영역 내에 형성되고,
    상기 복수의 STI 중 적어도 하나는 상기 벌크 실리콘 영역 내에 형성되고,
    상기 SOI 영역 내에 형성되는 상기 복수의 STI 중 적어도 하나는 상기 SOI영역과 상기 벌크 실리콘 영역 간의 경계로부터 떨어져 있고,
    상기 벌크 실리콘 영역 내에 형성되는 상기 복수의 STI 중 적어도 하나는 상기 SOI영역과 상기 벌크 실리콘 영역 간의 경계로부터 떨어져 있고,
    상기 벌크 실리콘 영역 내에 형성되는 상기 복수의 STI 중 적어도 하나는 상기 벌크 실리콘 영역 내의 깊은 트렌치 위에 형성되는, 반도체 장치.
  23. 제22항에 있어서,
    상기 STI는 상기 SOI 영역 및 상기 벌크 실리콘 영역 내에서 실질적으로 동일한 깊이로 연장되고,
    상기 STI는 상기 SOI 영역의 매립된 절연체와 실리콘 층을 통해 연장되는, 반도체 장치.
  24. 삭제
  25. 실리콘 온 인슐레이터(SOI) 영역 및 벌크 실리콘 영역을 포함하는 장치 내에 실리콘 트렌치 격리(STI)를 형성하는 방법으로서,
    STI 마스크를 제공하는 단계; 및
    상기 SOI 영역 및 상기 벌크 실리콘 영역 내에 상기 STI를 동시에 형성하는 단계를 포함하고,
    상기 STI 형성 단계는,
    상기 STI 마스크를 사용하여 상기 SOI 영역 및 상기 벌크 실리콘 영역의 최상부 표면까지 에칭하는 단계;
    상기 벌크 실리콘 영역 내에서 원하는 깊이까지 에칭하고 상기 SOI 영역의 매립된 절연체 상에서 중단하는 시간 설정 에칭을 수행하는 단계;
    상기 SOI 영역의 상기 매립된 절연체를 통해 에칭하는 단계; 및
    STI 물질을 증착하여 상기 STI를 형성하는 단계
    를 포함하는 방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020067024979A 2004-06-16 2005-06-06 Ｓｏｉ 및 벌크 실리콘 영역을 포함하는 반도체 장치 내의ｓｔｉ 형성 KR100968305B1 (ko)

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* Cited by examiner, † Cited by third party
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US20030057487A1 (en) * 2001-09-27 2003-03-27 Kabushiki Kaisha Toshiba Semiconductor chip having multiple functional blocks integrated in a single chip and method for fabricating the same

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