KR20030027749A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20030027749A
KR20030027749A KR1020020058411A KR20020058411A KR20030027749A KR 20030027749 A KR20030027749 A KR 20030027749A KR 1020020058411 A KR1020020058411 A KR 1020020058411A KR 20020058411 A KR20020058411 A KR 20020058411A KR 20030027749 A KR20030027749 A KR 20030027749A
Authority
KR
South Korea
Prior art keywords
bulk
soi
layer
region
support substrate
Prior art date
Application number
KR1020020058411A
Other languages
English (en)
Other versions
KR100547059B1 (ko
Inventor
야마다다까시
나가노하지메
미즈시마이찌로
사또쯔또무
오야마쯔히사또
니따신이찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20030027749A publication Critical patent/KR20030027749A/ko
Application granted granted Critical
Publication of KR100547059B1 publication Critical patent/KR100547059B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Abstract

반도체 장치는 지지 기판과, 지지 기판 상의 벌크 성장층에 제1 소자가 형성되는 벌크 소자 영역과, 지지 기판 상의 매립 절연막 상의 실리콘층에 소자가 형성되는 SOI 소자 영역과, 이들 영역의 경계에 위치하는 경계층을 갖는다. 벌크 성장층에 소자가 형성되는 벌크 소자 영역의 소자 형성면과, 매립 절연막 상의 실리콘층에 소자가 형성되는 SOI 소자 영역의 소자 형성면의 높이는 거의 같다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치와 그 제조 방법에 관한 것으로, 특히 SOI(silicon-on-insulator) 기판 영역에 형성되는 회로 소자와, 벌크(Bulk) 기판 영역에 형성되는 회로 소자를 동일 칩 상에 탑재한 반도체 장치, 및 그 제조 방법에 관한 것이다.
하나의 MOSFET와 하나의 캐패시터로 구성되는 1T1C(1 트랜지스터 1 캐패시터)형 메모리 셀을 갖는 DRAM은, 고집적화에 적합한 염가인 대용량 메모리로서, 광범위한 용도에 이용되고 있다. 특히, 최근 이러한 DRAM과 로직 회로를 동일한 반도체 칩 상에 집적하여, 시스템 성능을 향상하는 시스템 LSI로의 요구가 높아지고 있다.
한편, MOSFET를 중심으로 구성하는 로직 회로의 고성능화를 도모하기 위하여, 종래의 실리콘 벌크 기판을 대신하여, SOI 기판의 표면측 박막 실리콘층(이하, 「SOI층」이라고 칭함)에 트랜지스터를 형성한 SOIMOSFET 등의 SOI 소자가 각광을 받아, 이미 고성능 로직 용도로 제품화가 시작되고 있다. 이러한 흐름 중에서, SOI 소자로 구성되는 고성능 로직 회로(이하, 「SOI 로직」이라고 칭함)의 성능을 더 이끌어내도록, DRAM 등의 메모리를 SOI 로직과 함께 탑재한 시스템 LSI 혹은 시스템 온 칩의 개발이 급선무이다.
그러나, SOI 기판 상에 고성능 로직을 구성하는 소자(예를 들면, SOIM OSFET)와 동일한 구조로 DRAM을 형성하는 것은, 이하의 이유로 곤란하다.
우선, SOIMOSFET는, 일반적인 사용에 있어서, 채널이 형성되는 보디 영역의 전위가 부유가 되기 때문에, 회로 동작에 수반하는 누설 전류나 임계치 변동을 일으킨다. 예를 들면, 패스 트랜지스터로서 이용한 경우, 게이트 전압이 오프가 되는 조건 하에 있더라도, 소스·드레인 전압의 동작 조건에 의해서는, 기생 MOSFET 전류나 기생 바이폴라 전류라고 하는 누설 전류가 흐르는 경우가 있다. 이 때문에, 보유의 문제에서 볼 때, DRAM의 셀 트랜지스터와 같이 누설 전류 스펙이 엄격한 회로에 SOIMOSFET를 적용하는 것은 부적합하다.
또한, 기판 부유 효과에 의해, 트랜지스터의 동작 이력을 포함하는 동작 조건의 차이에 따라 임계 전압에 변동이 생긴다. 이 때문에, SOIMOSFET를 DRAM의 감지 증폭기 회로에 이용하는 경우, 트랜지스터 쌍 간의 임계 전압의 변동을 증폭하여, 감지 마진을 열화시키기 위해서 부적합하다.
이러한 기판 부유 효과에 의한 문제점을 해결하는 방법으로서, 종래의MOSFET 패턴에 대하여 보디부에서 인출하여 소자 영역과 컨택트를 형성하여 보디 전위를 고정하는 방법도 제안되어 있다. 그러나, 이 방법으로는, 셀이나 감지 증폭기부의 면적이 대폭 증대하여, DRAM의 최대의 특장인 고집적성을 손상시킨다는 문제가 있다.
그래서, SOI 기판에 일부 벌크 영역을 형성하고, 벌크 영역 내에, 기판 부유 효과와 특성이 맞지 않는 DRAM 등의 회로를 형성하는 것을 생각할 수 있다. 실제로, 이것을 실현하기 위해서, SOI 기판 중에 벌크 영역을 구비한 기판(이하 「SOI/벌크 기판」 이라 함)의 형성 방법이 여러가지 제안되어 있다.
제1 방법으로서, 마스크 패턴을 이용한 SIMOX(Separation by Implanted Oxygen)법에 의해, Si 기판의 원하는 위치에 산소 주입을 행하여, SOI 기판 중에 벌크 영역을 형성하는 방법(일본 특개평 10-303385호 공보, 및 Robert Hannon, et al. 2000 Symposium on VLSI Technology of Technical Papers, pp66-67)이 있다.
제2 방법은, 절연막을 패터닝한 실리콘(Si) 기판 상에 다른 실리콘(Si) 기판을 접합시킴으로써, SOI 영역과 벌크 영역을 혼재시키는 방법이다(일본 특개평 8-316431호 공보).
제3 방법은, SOI 기판의 소정의 위치에서 표면의 SOI층과, 그 하방의 매립 절연막을 부분적으로 에칭 제거하여 지지 기판을 노출하여, SOI 기판 내에 벌크 영역을 제작하는 방법(일본 특개평 7-106434호 공보, 일본 특개평 11-238860호 공보, 및 일본 특개 2000-91534호 공보)이다.
제4 방법은, 제3 방법에 의한 부분 에칭 제거로 생긴 SOI 영역과 벌크 영역의 단차를 해소하기 위해서, 벌크 영역에 Si 에피택셜 성장층을 형성하는 방법이다. 이 방법으로는, 에피택셜 성장층을 SOI 영역 상의 마스크재보다도 높은 위치까지 형성하고, 그 후 마스크재를 스토퍼로 하여 에피택셜 성장층을 연마하여 평탄화한다(일본 특개 2000-243944호 공보).
이들 SOI/벌크 기판 형성 방법은, 모두 이하의 문제점을 갖는다.
제1 방법에서는, 산소 이온 주입에 의한 손상에 의해, SOI층의 결정성이 좋지 않다. 또한, 산소 이온 주입에 의한 매립 산화막 형성 시에 체적 팽창에 의한 응력이 생겨서, SOI 영역과 벌크 영역의 경계부에 결정 결함이 발생한다.
제2 방법에서는, Si 기판끼리의 접합면에서, 오염물이나 결정 방위의 어긋남 등에 의해 결정성의 열화나 전기적 특성의 열화로 이어지는 계면 단위나 결정 결함층의 형성이 발생한다. 이 때문에, 벌크 영역에서 필요하게 되는 웰 접합이나 트렌치 캐패시터 등의 깊은 소자에서 특성 열화를 유발한다.
제3 방법에서는, SOI 영역과 벌크 영역 사이에 SOI층과 매립 절연막의 두께 분에 상당하는 단차가 발생하여, 리소그래피 공정의 포커스 마진의 확보나 소자 분리 형성 시의 절연막의 매립 높이의 제어가 곤란하게 된다.
제4 방법에서는, 벌크 영역을 구성하는 에피택셜 성장층의 측면이 SOI 기판과의 경계와 접하는 부분에서 결정이 열화한다는 문제가 있다. 이것은 노출된 SOI층 측면으로부터도 에피택셜층이 성장하는 것에 기인한다. 에칭면인 SOI층 측벽으로부터의 에피택셜층은 원래 결정성이 나쁜 데다가, 인접하는 지지 기판으로부터성장한 결정과 접촉하는 영역에서 결정 방위의 미스매치가 생겨 결정성이 더 악화하기 때문이다.
또한, 단차 해소를 위해 형성한 에피택셜 성장층의 표면을 연마 평탄화한다 고 해도, 사전에 SOI층 상에 형성한 마스크재를 스토퍼로 하여 연마한다. 이와 같이 하면 에피택셜 성장층 표면의 높이가 마스크재의 두께 만큼 SOI층 표면의 높이보다도 높아지기 때문에, 연마 후에 마스크재를 더 얇게 하여, 재차 연마하는 등, 번잡하고 마진이 좁은 후처리를 행하지 않으면 안된다. 또한, DRAM 매크로를 형성하는 경우 등, 성장층 영역이 넓은 경우에는, 연마에 의해 중앙 부분이 우묵하게 들어가는 디싱이 생긴다. 이러한 표면 위치의 불균형은, 후공정에서 단차로서 남아, 제조 공정에 악영향을 미친다.
그래서, 이들의 문제점을 해결하는 새로운 방법이 기대된다.
도 1은 본 발명이 적용되는 반도체 칩의 평면 구성예를 도시하는 도면.
도 2는 제1 실시예에 따른 반도체 장치의 개략 단면도.
도 3a∼도 3g는 도 2에 도시한 반도체 장치의 제조 공정을 도시하는 도면.
도 4는 제2 실시예에 따른 반도체 장치의 개략 단면도.
도 5a∼도 5c는 도 4에 도시한 반도체 장치의 제조 공정을 도시하는 도면.
도 6은 제3 실시예에 따른 반도체 장치의 개략 단면도.
도 7a∼도 7f는 도 6에 도시한 반도체 장치의 제조 공정을 도시하는 도면.
도 8a∼도 8c는 도 6에 도시한 반도체 장치의 다른 제조 공정을 나타내고, 도 8c 이후의 공정은, 도 7d∼도 7f와 마찬가지이다.
도 9a 및 도 9b는 제4 실시예에 따른 반도체 장치의 개략 단면도.
도 10은 제5 실시예에 따른 반도체 장치의 개략 단면도.
도 11a∼도 11g는 도 10에 도시한 반도체 장치의 제조 공정을 도시하는 도면.
도 12는 도 10에 도시한 반도체 장치의 변형예를 도시하는 도면.
도 13은 제6 실시예에 따른 반도체 장치의 개략 단면도.
도 14는 도 13에 도시한 반도체 장치에서 이용되는 더미 캐패시터의 배치예를 도시하는 도면.
도 15는 도 13에 도시한 반도체 장치에서 이용되는 더미 패턴의 변형예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 칩
11 : 벌크 소자 영역
12 : SOI 소자 영역
20 : SOI 웨이퍼
21 : Si 지지 기판
22 : 매립 절연막
22' : 매립 산화막
23 : SOI층
24 : 마스크 패턴
25 : 측벽 보호막
26 : 벌크 성장층
27 : 마스크재
29 : 축적 전극
30 : 트렌치 캐패시터
31 : 하부 확산 플레이트
32 : 컬러 절연막
33 : 스트랩
35a, 35b : 소자 분리
40a : n형 소스/드레인 확산층
43 : DRAM셀
44 : 주변 트랜지스터
45 : MOSFET
본 발명의 제1 양상으로서, 반도체 장치는, 지지 기판과, 지지 기판 상에 형성된 벌크 성장층에 소자가 형성되는 벌크 소자 영역과, 지지 기판 상에 매립 절연막 및 매립 절연막 상의 SOI층을 갖고 상기 SOI층에 소자가 형성되는 SOI 소자 영역과, 이들 벌크 소자 영역과 SOI 소자 영역의 경계에 위치하는 경계층을 갖는다. 벌크 소자 영역에 소자가 형성되는 제1 소자 형성면과 SOI 소자 영역 내에 소자가 형성되는 제2 소자 형성면은 거의 동일한 높이에 위치한다.
제2 양상으로서, 반도체 장치의 제조 방법은, (a) 지지 기판과, 지지 기판 상의 매립 절연막과, 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고, (b) SOI 기판의 소정의 위치에서 상기 실리콘층과 매립 절연막의 일부를 제거하고, (c) 제거에 의해 노출된 실리콘층의 측벽을 덮는 측벽 보호막을 형성하고, (d) 상기 소정의 위치에서 상기 지지 기판의 표면을 노출시키고, 노출된 면으로부터 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고, (e) 벌크 성장층과 상기 SOI 기판에, 동일한 깊이의 소자 분리를 일괄하여 형성하고, (f) 벌크 성장층과 SOI 기판에 소자를 형성한다.
제3 양상으로서, 반도체 장치의 다른 제조 방법은, (a) 지지 기판과, 지지 기판 상의 매립 절연막과, 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고, (b) SOI 기판의 제1 위치에서 상기 실리콘층을 제거하고, 제거한 위치에 제1 소자 분리를 형성하고, (c) 제1 소자 분리로 실리콘층의 측벽을 덮은 채로 제2 위치에서 지지 기판의 표면을 노출하고, (d) 노출된 지지 기판의 면에서 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고, (e) 벌크 성장층에 제1 소자 분리보다도 깊은 제2 소자 분리를 형성하고, (f) 벌크 성장층과 실리콘층에 소자를 형성한다.
제4 양상으로서, 반도체 장치의 또 다른 제조 방법은, (a) 지지 기판, 지지 기판 상의 매립 절연막, 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고, (b) SOI 기판의 소정의 위치에서 상기 실리콘층과 매립 절연막의 일부를 제거하여 지지 기판을 노출하고, (c) 노출된 지지 기판에 트렌치 캐패시터의 제1 폭을 갖는 제1 부분을 형성하고, (d) 지지 기판 표면에서 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고, (e) 벌크 성장층에 제1 폭보다 좁은 제2폭을 갖고 제1 부분에 연결되는 트렌치 캐패시터의 제2 부분을 형성한다.
제5 양상으로서, 반도체 장치의 또 다른 제조 방법은, (a) 지지 기판과, 지지 기판 상의 매립 절연막과, 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고, (b) SOI 기판의 소정의 위치에서 실리콘층과 매립 절연막을 제거하여 지지 기판의 표면을 노출하고, (c) 노출한 지지 기판의 표면에서 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고, (d) 벌크 성장층의 경계 근방에 매립 절연막보다도 깊은 더미 패턴층을 형성하고, (e) 벌크 성장층과 SOI 기판의 소정의 위치에 소자를 형성한다.
<실시예>
도 1은 본 발명이 적용되는 반도체 칩(10)의 평면 구성예를 나타낸다. 반도체 칩(10)은 벌크 기판 영역에 회로 소자가 형성되는 벌크 소자 영역(11)과, SOI 기판 영역에 소자가 형성되는 SOI 소자 영역(12)을 구비하고, 하나의 칩 상에 복수의 기능 회로를 탑재하고 시스템을 구성하는, 소위 시스템 온 칩형 반도체 장치이다.
SOI 소자 영역(12)에서는, 매립 절연막 상의 박막 실리콘층(SOI층)에 소자가 형성된다. 이 영역에서는 소자 활성층의 바로 아래가 절연체가 되기 때문에, 로직 회로 등의 고속성, 고신뢰성을 필요로 하는 소자의 형성에 적합하다. 한편, 벌크 소자 영역(11)은 기판 부유 효과에 의한 문제를 피하기 위해서, SOI층 보다 벌크 기판에의 형성이 적합한 소자나 회로, 예를 들면 DRAM 셀이나 감지 증폭기 회로 등이 형성된다.
도 1a는 반도체 칩(10) 내에 단일의 벌크 소자 영역(11)을 배치한 예를, 도 1b는 반도체 칩(10) 내에 복수의 벌크 소자 영역(11)을 배치한 예를 나타낸다. 벌크 소자 영역(11)의 회로 소자로서 DRAM 셀을 형성하는 경우에는 벌크 소자 영역(11) 내에 DRAM 셀뿐만 아니라, 그 주변 회로(예를 들면, 감지 증폭기 회로, 전원 회로, 디코드 회로, I/O 회로, 혹은 이들의 조합 등)도 포함하여 형성되어, 전체로서의 하나의 기능 블록을 구성한다. 이러한 DRAM을 중심으로 하는 기능 블록을 「DRAM 매크로」라고 칭한다. 한편, SOI 소자 영역(12)에는 SOI층에, 예를 들면 MOS 트랜지스터를 형성한 고속 로직 회로가 형성된다. 이러한 로직 회로를 「SOI 로직」이라고 칭한다.
도 1에 도시한 바와 같은 시스템 온 칩형 반도체 장치를 실현하기 위해서는, 하나의 기판 상에 부분적으로 SOI 기판 영역과, 벌크 기판 영역을 갖는, 소위 SOI/벌크 기판이 필요하다. 그러나, 종래의 SOI/벌크 기판 제작 방법에는 여러가지의 문제가 있는 것은 상술한 바와 같다.
그래서, 종래 기술에서 진술한 제4 방법에서의 문제점, 즉 SOI 기판 영역과 벌크 기판 영역의 경계에서의 결정 열화를 방지하기 위해서, 에칭에 의해 노출된 SOI층의 측벽을 실리콘 질화막 등의 측벽 보호막으로 보호한 후에, 에피택셜 성장층을 형성하는 방법을 생각할 수 있다.
그러나, 에피택셜 성장에 의한 벌크 영역과 SOI 기판 영역의 경계에 Si3N4등의 측벽 방지막이 존재하면, 프로세스 조건에 따라서는, 경계의 근방 수 ㎛의 범위에 걸쳐서, SOI층 및 에피택셜 성장층의 쌍방에 상당한 응력이 발생한다. 이 응력에 의해 반도체의 이동도의 열화, 혹은 결정 결함이 야기된다. 이러한 영역에 소자를 형성하면, 그 소자의 특성도 열화한다.
응력의 영향을 피하기 위해서는, SOI 기판 영역과 벌크 영역의 사이에 충분한 마진 스페이스를 확보하고, 경계 부근에 소자를 형성하지 않도록 할 필요가 있지만, 그렇게 해서는 칩 면적의 증대를 피할 수 없다. 그 한편, 에피택셜 성장층과 SOI 기판 표면의 단차를 없애, 균일한 높이에 소자를 형성할 수 있는 것이 요망된다.
그래서, 벌크 기판 영역과 SOI 기판 영역 사이에 발생하는 응력을 해소하고, 또한 칩 면적의 증대에 영향을 주지 않고, 균일한 높이로 소자가 형성되는 개량된 반도체 장치와, 그 제조 방법을 제공한다. 이하, 시스템 온 칩의 일례로서, 하나의 칩 상에 DRAM 매크로와 SOI 로직이 탑재되는 구성을 예로 들어 여러가지 실시예를 설명한다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 반도체 장치(10)의 구성예를 나타낸다. 이 구성예는, 도 1b의 A-A' 라인에 따른 단면도로서 도시한다. 도 2의 반도체 장치(10)는 지지 기판(21)과, 지지 기판(21) 상에 형성된 벌크 성장층(26)에 소자가 형성되는 벌크 소자 영역(11)과, 지지 기판(21) 상의 매립 산화막(22) 상에 위치하는 실리콘층(SOI층)(23)에 소자가 형성되는 SOI 소자 영역(12)과, 이들 영역의 경계에 위치하는 경계층인 폴리실리콘층(47)을 구비한다. 도 2의 예는, 벌크 소자영역(11)은 벌크 성장층으로서, 단결정 Si의 에피택셜 성장층(26)을 구비하고, 지지 기판(21)은, 예를 들면 p형의 실리콘 지지 기판이다.
벌크 소자 영역(11)은, 예를 들면 트렌치형 캐패시터(30)를 사용한 DRAM 셀(43), 주변 트랜지스터(44), 그 외에 도시는 하지 않았지만, 필요한 회로 소자를 포함한다. 이들 소자나 회로 전체에서 하나의 기능 블록으로서 DRAM 매크로를 구성한다.
SOI 소자 영역(12)은, 예를 들면 MOSFET(45)의 어레이를 포함하여, 이들의 고속 소자로 SOI 로직을 구성한다.
DRAM 셀(43)이나 주변 트랜지스터(44)가 형성되는 에피택셜 성장층(26)의 표면과, MOSFET(45)가 형성되는 SOI층(23)의 표면의 높이는 거의 같다. 따라서, 반도체 칩(10)에 있어서는, 벌크 소자 영역(11) 내의 소자와, SOI 소자 영역(12) 내의 소자는 거의 동일 레벨에 위치하게 된다.
DRAM 셀(43), 주변 트랜지스터(44), MOSFET(45)는, 예를 들면 폴리실리콘 등의 실리콘계의 게이트 전극(39a, 41, 39b)을 갖는다. 도 2의 예에서는, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계에 위치하는 경계층으로서 폴리실리콘층(47)을 이용하고 있지만, 임의의 실리콘계 재료를 이용할 수 있다. 제조 공정 삭감의 관점에서는, 소자(43, 44, 45)의 게이트 재료로서 이용되는 실리콘계 재료, 예를 들면 실리콘 게르마늄(SiGe) 등의 층인 것이 바람직하다. 이 경우에는, 도시는 하지 않았지만, 경계층(47)이 게이트 절연막을 통해 위치하게 된다.
또한, 도 2에서는, 폴리실리콘 경계층(47)의 표면이 에피택셜 성장층(26)과SOI층(23)의 표면보다 약간 내려가 있지만, 은선으로 도시한 바와 같이, 소자(43, 44, 45)의 게이트(39a, 39b, 41)와 동일한 높이까지 돌출하고 있어도 된다.
반도체 칩(10)은 또, DRAM 매크로가 형성되는 벌크 소자 영역(11) 내에서 각 소자(43, 44)를 분리하는 제1 소자 분리(35a)를 갖고, SOI 로직이 형성되는 SOI 소자 영역(12) 내에 각 소자(45)를 분리하는 제2 소자 분리(35b)를 갖는다. 벌크 소자 영역(11)에 형성되는 제1 소자 분리(35a)와, SOI 소자 영역(12)에 형성되는 제2 소자 분리(35b)는 거의 동일한 깊이이고, 제조 공정 삭감을 위해, 동일한 절연 소재로 매립되는 것이 바람직하다.
도 2에 도시한 예에서는, SOI층(23)과 매립 산화막(22)을 합한 두께가 비교적 두껍고, SOI 소자 영역(12)에서의 제2 소자 분리(35b)의 깊이는 매립 산화막(22) 도중까지로 되어 있다. 그러나, 매립 산화막(22)이 그만큼 두껍지 않은 경우에는, 제2 소자 분리(35b)의 깊이는, SOI막(23)의 막 두께보다도 깊고, 또한 벌크 소자 영역(11)의 소자 분리(35a)의 깊이와 같은 정도이면, Si 지지 기판(21)에 달하는 깊이어도 괜찮다. 제2 소자 분리(35b)와 제1 소자 분리(35a)를 같은 정도의 깊이로 함으로써, MOSFET(45)가 위치하는 SOI층(23)으로부터, 제2 소자 분리(35b)를 사이에 두고 인접하는 SOI층에 이르는 실효적인 소자 사이 거리가 길어진다. 그 결과로, 매립 산화막(22)의 계면을 통한 누설 전류에 의한 소자 분리 내성의 열화를 피하게 되어, 미세하고 또한 누설 전류가 작은 소자 분리가 가능하게 된다. 제1, 제2 소자 분리가 동일한 깊이, 동일 재료인 경우에는, 동일한 매립 조건으로, 충분한 마진을 갖고 동시 형성이 가능하게 된다.
도 3a∼도 3g는 도 2에 도시한 반도체 장치의 제조 공정을 나타낸다. 이하, 도면에 따라서, 제조 방법을 설명한다.
(a) 우선, 도 3a에 도시한 바와 같이, Si 지지 기판(21), 매립 산화막(22), SOI층(23)으로 이루어지는 SOI 웨이퍼(20) 상에, 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN, Si3N4등), 혹은 이들의 복합막에 의한 마스크 패턴(24)을 형성한다.
(b) 다음에, 도 3b에 도시한 바와 같이, 마스크 패턴(24)으로 보호되어 있지 않은 영역의 SOI층(23) 및 매립 절연막(22)을, RIE(reactive ion etching) 등의 이방성 에칭에 의해 제거한다. 이 때, Si 지지 기판(21)에의 기계적 손상이나 플라즈마 손상을 막기 위해서, SOI 웨이퍼(20)의 매립 산화막(22')이 조금 남은 상태에서 에칭을 종료한다.
(c) 다음에, 도 3c에 도시한 바와 같이, 노출된 SOI층(23)의 측면을 보호하기 위해서, 측벽 보호막(25)을 형성한다. 측벽 보호막(25)으로서는, 실리콘 질화막(Si3N4)이나 실리콘 산화막(SiO2)이 적용 가능하다. 이들을 전면에 퇴적시킨 후, RIE에 의해 측벽 잔류를 행하여 측벽 보호막(25)을 형성한다. 측벽 잔류 시에도, 먼저 남긴 매립 산화막(22')이 지지 기판(21) 상에 유지되도록, 측벽 보호막(25)과 지지 기판(21) 상에 남기는 매립 산화막(22')의 막 두께를 조정한다.
(d) 다음에, 도 3d에 도시한 바와 같이, 지지 기판(21) 상에 조금 남긴 매립 산화막(22')을, 예를 들면 NH4F나 HF 등의 에칭제를 사용하여 웨트 에칭하여, 지지 기판(21)의 표면을 손상없이 노출시킨다. 소정의 전처리 후에, 예를 들면 화학적기상 성장에 의한 선택 에피택셜 성장으로, 노출된 지지 기판(21) 상에 단결정 Si층(26)을 형성한다.
전공정에서 측벽 보호막(25)에 실리콘 산화막(SiO2)을 사용한 경우에는, 실리콘 기판(21)을 보호하도록 남긴 얇은 매립 산화막(22')을 웨트 에칭할 때에, 측벽 보호막(25)도 약간 에칭된다. 그러나, 지지 기판(21) 표면의 보호를 위해 잔존시킨 매립 산화막(22')의 막 두께를 충분히 얇게 함으로써, SOI층 측벽을 노출시키지 않고, 지지 기판(21)의 표면만을 노출시킬 수 있다.
한편, 측벽 보호막(25)에 실리콘 질화막(Si3N4)을 사용한 경우에는, 프로세스 제어성이 양호하다. 제1 실시예에서는, 후술하는 바와 같이, 측벽 보호막(25)을 후공정으로 제거하여, 최종적인 제품에서 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계의 측벽 보호막(25)은 남지 않는다. 따라서, 측벽 보호막(25)에 Si3N4를 사용한 경우라도 응력에 의한 문제는 생기지 않고, 프로세스 제어성을 우선시킬 수 있다.
(e) 다음에, 도 3e에 도시한 바와 같이, SOI 기판 표면에 남는 마스크 패턴(24)을 제거하고, 새롭게 전면에 마스크재(27)를 형성한다. 앞의 마스크 패턴(24)이 Si3N4인 경우에는, 인산에 의해 제거할 수가 있고, 앞의 마스크 패턴(24)이 SiO2인 경우에는, HF(불화 수소)로 제거할 수 있다. 이 때, 측벽 보호막(25)도 마스크 패턴(24)의 에칭에 의해 적어도 일부 에칭되지만, 그 부분도 마스크재(27)로 매립되게 된다. 새롭게 형성하는 마스크재(27)도, SiO2, SiNx, 혹은 이들의 복합막이다. 마스크재(27)를 패터닝하고 이것을 마스크로 하여, DRAM의 트렌치 캐패시터(30)를 형성한다. 트렌치 캐패시터(30)는 원하는 방법으로 형성할 수 있다. 예를 들면, RIE 등으로 트렌치를 형성한 후, 하부 확산 플레이트(31)를 형성하고, 유전막(도시되지 않음)을 통해 n형 폴리실리콘 등의 축적 전극(29)을 매립한다. 컬러 절연막(32)을 형성하고, 트렌치를 더 매립하고, 상부에 셀 트랜지스터의 한쪽의 n형 소스/드레인 확산층(40a)(도 2 참조)에 전기적으로 접속하기 위한 스트랩(33)을 형성하고, 최종적으로 n형 폴리실리콘 등으로 매립한다.
(f) 다음에, 도 3f에 도시한 바와 같이, 소자 분리(35a, 35b)를, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 쌍방에 일괄하여 형성한다. 구체적으로는, 마스크재(27)를 패터닝하고, 소자 분리용의 얕은 트렌치를, 벌크 소자 영역(11)과 SOI 소자 영역의 양방에 동일한 깊이로 형성한다. 마스크재(27)를 스토퍼로 하여 트렌치 내에 절연막을 매립하여, 벌크 소자 영역(11)의 제1 소자 분리(35a)와 SOI 소자 영역(12)의 제2 소자 분리(35b)를 동시에 형성한다.
실리콘층과, 실리콘 산화막을 동등한 에칭 속도로 에칭할 수 있는 조건을 설정하여, SOI 소자 영역(12)의 소자 분리용 트렌치와, 벌크 소자 영역(11)의 소자 분리용 트렌치를 동일한 레이트로, DRAM셀의 스트랩(33) 사이와 주변 회로와 SOI 소자의 모든 소자 분리에 필요한 깊이까지 홈을 파고, 동일한 절연 재료를 충전한다. 이에 따라, 벌크 소자 영역(11)의 제1 소자 분리(35a)와, SOI 소자 영역(12)의 제2 소자 분리(35b)가 일괄 형성된다.
(g) 마지막으로, 도 3g에 도시한 바와 같이, 트렌치 내의 매립 절연막을 SOI층(23)이나 에피택셜 성장층(26)의 표면까지 에치백하여, 마스크재(27)를 제거한다. 마스크재(27)를 제거할 때에, 혹은 새로운 에칭 공정에 의해 측벽 보호막(25)의 적어도 일부를 제거하여, 오목부(46)를 형성한다. 오목부(46)를 실리콘계 재료로 매립함으로써 도 2에 도시한 경계층(47)을 형성한다. 오목부(46)의 매립은 독립된 공정으로 행해도 되며, 게이트 전극(39, 41)의 제작과 동시에 매립해도 된다. 전자의 경우에는, 오목부(46)를 매립한 후, 웰이나 채널의 도핑을 필요에 따라 행하여, 소정의 위치에 게이트 절연막(48)을 통한 게이트 전극(39, 41)(도 2 참조)과, 소스·드레인(40, 42)을 형성한다. 후자의 경우에는 게이트 전극을 폴리실리콘이나 SiGe 등의 실리콘계 재료로 형성함으로써, 게이트 전극 형성 시에, 오목부(46)가 자동적으로 게이트 재료로 매립된다. 이 결과, SOI층(23)과 Si 단결정의 에피택셜 성장층(26)의 경계가 동일한 실리콘계 막(47)으로 연결된다.
도 2에 도시한 게이트 전극(39, 41)의 형성 후에, 원하는 MOSFET 형성 공정에 따라서 층간 절연막이나 배선공정을 거쳐, DRAM 매크로와 SOI 로직을 혼재한 반도체 장치가 완성된다. 소자 형성 시에, 게이트 전극 상이나 소스·드레인 상에의 살리사이드 프로세스를 이용하는 경우에는 경계에 매립된 폴리실리콘(47)의 변형을 방지하기 위해서, 폴리실리콘(47)을 마스크 등으로 보호하는 것이 바람직하다.
도 2의 일점쇄선으로 도시한 바와 같이, 경계층(47)을 패턴으로서 돌출시키는 경우에는, 오목부(46) 자체는 폴리실리콘으로 보호되어 있기 때문에, 살리사이드를 행하는 것도 가능하게 된다.
또, 도 2에 도시한 예에서는, SOI층(23)과 매립 산화막(22)을 합한 두께가 비교적 두껍고, 지지 기판(21)과 에피택셜 성장층(26)의 계면이 비교적 깊은 위치에 설정된다. DRAM 메모리 셀(43)의 스트랩부(33)의 pn 접합면이나 셀부의 소스·드레인(40a, 40b)을 지지 기판(21)과 에피택셜 성장층(26)의 계면에서 확실하게 분리하기 위해서, 이 pn 접합면을 계면보다도 얕은 위치에 형성하고 있다. 가령 프로세스 불량으로 계면 상태가 열화한다고 해도, 접합 누설을 방지하여 메모리 셀의 보유 특성을 유지하기 때문이다.
제1 실시예의 반도체 장치에서는, 벌크 소자 영역(11)의 에피택셜 성장층(26)과 SOI층(23) 사이를, 폴리실리콘, SiGe 등의 실리콘계 재료로 연결함으로써, 영역 사이의 경계에서의 응력에 의한 결정 결함을 억제할 수 있다.
또한, 영역 사이의 응력에 의한 이동도의 변동을 방지할 수 있어, 경계 근방의 소자의 열화를 효과적으로 방지할 수 있다.
또한, 본래 SOI층의 측벽을 보호하는 측벽 보호막이 있는 위치에 경계층을 형성하기 때문에, 칩 면적 증대를 억제할 수 있다.
벌크 소자 영역과 SOI 소자 영역의 소자 형성면이 균일한 높이에 있기 때문에, 게이트 전극의 리소그래피 등, 후공정에 유리하다.
SOI 소자 영역의 소자 분리가, 트렌치 캐패시터를 갖는 벌크 소자 영역의 소자 분리와 같은 정도의 깊이를 갖기 때문에, SOI 소자 영역측의 소자 분리는, 표면적으로서는 미세함에도 불구하고 누설 전류를 효과적으로 방지할 수 있다. 또한,소자 분리의 매립 조건을 충분한 마진을 갖고 형성할 수 있다.
도 2에 도시한 바와 같이 SOI 로직과 DRAM을 동일 칩 상에 탑재한 시스템 온 칩형 반도체 장치는, 로직과 DRAM을 별개의 칩으로 한 경우에 비하여 고속, 저소비 전력으로 데이터를 교환할 수 있다.
또한, 벌크 소자 영역(11)은 DRAM 메모리 셀(43)뿐만이 아니라, 주변 회로(44)나 그 밖의 회로 소자도 포함한 하나의 기능 블록(DRAM 매크로)을 포함함으로써, 본래 벌크 기판으로 개발된 DRAM의 회로 설계나 디바이스 설계를 그대로 SOI/벌크 기판에 적용할 수 있다. 물론, DRAM 매크로뿐만이 아니라, 벌크 기판을 이용하여 개발된 그 밖의 기능 매크로, 예를 들면 아날로그 회로 매크로, 고내압 회로 매크로, DRAM 이외의 메모리 회로 매크로 등에도 적용 가능하다.
제1 실시예의 제조 방법에서는, 소자 형성면의 높이가 거의 같은 벌크 소자 영역과 SOI 소자 영역의 소자 분리를 동일한 트렌치 깊이로 일괄하여 형성하고 있다. 따라서, 매립에 필요한 절연막의 막 두께나 매립 시의 에치백 시간 등의 프로세스 조건에도 거의 차가 생기지 않고, 소자 분리의 형성 작업이 간이하게 된다.
<제2 실시예>
도 4는 본 발명의 제2 실시예에 따른 반도체 장치(50)의 개략 단면도이다. 반도체 장치(50)는 지지 기판(51)과, 지지 기판(51) 상에 형성된 에피택셜 성장층(56)에 소자(43, 44)가 형성되는 벌크 소자 영역(11)과, 지지 기판(51) 상의 매립 산화막(52) 상에 위치하는 SOI층(53)에 소자(45)가 형성되는 SOI 소자 영역(12)과, 벌크 소자 영역 내의 각 소자(43, 44)를 분리하는 제1 소자 분리(65a)와, SOI 소자 영역(12) 내의 각 소자(45)를 분리하는 제2 소자 분리(65b)와, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계에 위치하는 제3 소자 분리(65c)를 갖는다. 이 예에서는, 제3 소자 분리(65c)가 경계층이 된다.
제2 실시예에 있어서도, 벌크 소자 영역(11)에 형성되는 소자(43, 44), 그 밖의 회로 소자(도시되지 않음)로 DRAM 매크로를 구성하고, SOI 소자 영역(12)에 형성되는 소자(45)로 SOI 로직을 구성하는 것으로 한다.
제1∼제3 소자 분리(65a∼65c)는 전부 동일한 깊이로 설정되고, 또한 SOI 소자 영역(12)의 매립 산화막(52)보다도 깊다. 또한, DRAM 셀(43) 등이 형성되는 벌크 소자 영역(11)의 소자 형성면과, MOSFET(45)가 형성되는 SOI 소자 영역(12)의 소자 형성면은 거의 균일한 높이에 있고, DRAM 매크로를 구성하는 소자(43, 44)와, SOI 로직을 구성하는 소자(45)는 거의 동일한 높이에 위치한다.
벌크 소자 영역(11)은 벌크 성장층으로서 단결정 Si의 에피택셜 성장층(56)을 갖는다. SOI 소자 영역(12)은 실리콘 지지 기판(51)과, 매립 산화막(52)과, SOI막(53)으로 구성되고, 매립 산화막(52)과 SOI층(53)의 합한 두께는 제1 실시예에 비하여 약간 작게 설정되어 있다. 매립 산화막(52)을 얇게 함으로써, SOI 소자의 동작에 의한 발열을 효율적으로 지지 기판(51)으로 발산시켜, 소자 특성의 열화를 방지한 후에 필요하게 되는 경우가 있다.
제2 실시예에 따른 반도체 장치(50)는, 벌크 소자 영역(11)과 SOI 소자 영역(12) 각각에 배치되는 소자 분리와 마찬가지의 깊이, 소재의 소자 분리(65c)를, 경계부에 갖는다. 경계에 위치하는 소자 분리(65c)는 그 밖의 소자 분리(65a,65b)와 마찬가지로 매립 산화막(53)보다도 깊다. 따라서, 경계 부분에서 전위 등의 결함이 벌크 소자 영역의 에피택셜 성장층(56)으로 넓어지는 것을 방지할 수 있다.
도 5a∼도 5c는 도 4에 도시한 반도체 장치(50)의 제조 공정을 도시하는 도면이다. 도 5a는 도 3d에 이어지는 공정도로, 도 3a∼도 3d까지의 공정은 매립 산화막의 막 두께가 다른 것 이외는 제1 실시예와 공통되기 때문에, 그 설명의 상세는 생략한다.
제1 실시예에서는 측벽 보호막을 제거하여 영역 간의 경계 부분을 실리콘계 재료로 연결함으로써 응력의 문제를 해결하였다. 그러나, 이는, 측벽 보호막과 접하는 에피택셜층이 손상을 받고 있는 경우에는 불완전한 처치가 된다.
그래서, 제2 실시예의 제조 방법에서는, 매립 산화막의 두께가 비교적 얇은 SOI 기판을 준비하고 소자 분리용의 트렌치를 깊게 하는 등으로 하여, 소자 분리의 깊이를 SOI 소자 영역의 매립 산화막보다도 깊게 설정한다. 또한, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계부에도 소자 분리용 트렌치를 배치함으로써, 각 영역 내의 소자 분리 트렌치의 형성과 동시에, 경계에 남아 있던 측벽 보호막과 경계 부근에서 결정성이 열화한 부분을 한꺼번에 제거한다.
구체적으로는, 도 5a에 도시한 바와 같이, 벌크 소자 영역의 에피택셜 성장층(56), SOI 기판의 SOI층(53), 측벽 보호막(55)의 전면을 덮어서 마스크재(57)를 형성한다. 마스크재(57)를 소정의 형상으로 패터닝한 후, 제1 실시예와 마찬가지로, DRAM의 트렌치 캐패시터(30)를 형성한다.
다음에 도 5b에 도시한 바와 같이, 벌크 소자 영역, SOI 소자 영역, 및 이들의 경계에, 일괄하여 소자 분리용 트렌치를 형성한다. 이 때, 실리콘, 폴리실리콘, 및 실리콘 산화막에 대하여 동등한 에칭 레이트를 갖는 에칭 조건을 설정함으로써, 동일한 에칭 시간에 동일한 깊이의 트렌치를 일괄하여 형성할 수 있다. 또, 어느 하나의 트렌치도 SOI 소자 영역의 매립 산화막(52)보다도 깊다. 잔존하고 있는 측벽 보호막(55)의 깊이는 겨우 매립 산화막(52)의 깊이 정도이기 때문에, 소자 분리 트렌치의 형성과 동시에, 측벽 보호막(55)과 경계 부분에 결정성이 열화한 영역이 함께 제거된다. 그 후, 트렌치 내를 동일한 절연 소재로 매립함으로써, 벌크 소자 영역(DRAM 매크로)의 제1 소자 분리(65a), SOI 소자 영역(SOI 로직)의 제2 소자 분리(65b) 및 경계에 위치하는 제3 소자 분리(65c)를 일괄 형성할 수 있다.
그 후, 도 5c에 도시한 바와 같이, 트렌치 내의 매립 절연막을 에치백하여, 마스크재(57)를 제거하고, 소정의 위치에 소자(43, 44, 45)를 형성하여, 도 4에 도시한 반도체 장치(50)가 완성된다.
제2 실시예에 따른 반도체 장치와, 그 제조 방법에서는, 경계에 위치하는 소자 분리(65c)가 매립 산화막(53)보다도 깊고, 측벽 보호막(55)과 그 이웃하는 결정 열화 부분이 함께 제거된다. 이에 따라 응력을 완화함과 함께, 응력의 영향에 의해 경계부로부터 전위 등의 결함이 에피택셜 성장층(56)으로 넓어지는 것을 방지할 수 있다.
또한, 종래의 소자 분리 구조를 영역 사이의 경계에 그대로 적용할 수 있다는 장점도 있다.
칩 면적 증대의 효과적인 억제, 소자 형성면의 높이의 균일화에 의한 효과는, 제1 실시예와 마찬가지이다.
<제3 실시예>
도 6은 본 발명의 제3 실시예에 따른 반도체 장치(70)의 개략 단면도이다. 반도체 장치(70)는, DRAM 셀(83)이나 주변 트랜지스터(84)가 형성되는 벌크 소자 영역(11)과, MOSFET(85)가 형성되는 SOI 소자 영역(12)과, 벌크 소자 영역(11)에 형성되는 제1 소자 분리(79)와, SOI 영역(12)에 형성되는 제2 소자 분리(75, 75a)를 구비하고, 제2 소자 분리(75, 75a)는 제1 소자 분리(79)보다도 얕다.
벌크 소자 영역(11)과 SOI 소자 영역(12) 중 어느 하나의 소자 분리 중, 가장 경계 근방에 위치하는 소자 분리(75a)가 영역 사이의 경계층을 겸용한다. 도 7의 예에서는, SOI 소자 영역(12)에 위치하는 제2 소자 분리 중, 가장 경계측의 소자 분리(75a)는, 벌크 소자 영역(11)과 SOI 소자 영역(12) 사이에 위치하는 경계를 겸하고 있고, 소자 분리층(75a)의 저면에서, SOI 소자 영역(12)의 매립 산화막(72)과 접하고 있다. 물론, 설계에 따라서, 벌크 소자 영역(11)의 가장 경계측에 위치하는 소자 분리(79)가 경계층을 겸용해도 된다. 이 경우에는, 도시는 하지 않았지만, 경계가 되는 소자 분리(79)가 SOI 소자 영역(12)의 단부의 소자 분리(75a) 및 그 하방의 매립 산화막(79)에 오버랩하게 된다.
벌크 소자 영역(11)은 벌크 성장층으로서 에피택셜 성장층(76)을 갖고, DRAM 셀(83), 주변 트랜지스터(84), 및 그 밖의 회로 소자(도시되지 않음)에서 DRAM 매크로를 구성한다. SOI 소자 영역(12)은 SOI층(73), 매립 산화막(72) 및 실리콘 지지 기판(71)으로 이루어지고, MOSFET(85)로 SOI 로직을 구성한다. 이들 소자는, 벌크 소자 영역(11)과 SOI 소자 영역(12)을 통해서 균일한 높이에 위치한다.
이와 같이, 제3 실시예에 따른 반도체 장치(70)에서는 벌크 소자 영역(11)과 SOI 소자 영역(12)으로, 각각의 영역에 따른 최적의 소자 분리를 설정하기 위해서, 제1 소자 분리(79)의 깊이와 제2 소자 분리(75)의 깊이가 다르다. 또한, 어느 하나의 영역의 소자 분리 중, 가장 경계의 근방에 위치하는 소자 분리(도 7의 예에서는 SOI 소자 영역의 소자 분리(75a))가 벌크 소자 영역(11)과 SOI 소자 영역(12)의 영역 간의 경계층을 겸용한다.
제3 실시예의 반도체 장치(70)에 있어서, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 각각에, 최적의 깊이의 소자 분리를 형성하는 이유는 이하와 같다.
제1 실시예 및 제2 실시예에서는, 모든 소자 분리를 동일한 구성으로 하고 있었지만, 로직부에서는 특히 소자 분리의 미세화가 요구되는 경우가 있다. 고도의 미세화가 요구되는 경우에, SOI 기판에 매립 산화막보다 깊은 트렌치를 형성하기 위해서는, SOI층의 측벽을 에칭할 때의 트렌치의 테이퍼각과, 매립 산화막의 측벽을 에칭할 때의 트렌치의 테이퍼각을, 정밀하게 제어해야만 한다. 각도 제어를 정밀하게 행하지 않으면, 트렌치를 매립한 후에, 내부에 공동이 남고, 공동 내에 게이트 전극재가 잔존하여 배선 쇼트 불량을 야기할 우려가 있기 때문이다.
그래서, 특히 로직부에서의 미세화가 요구되는 경우에, SOI 소자 영역에 최적의 소자 분리 영역을 형성함으로써, 응력 완화, 소자 면적 증대의 효과적인 억제, 소자 형성면의 높이의 균일화라는 효과 외에 배선 쇼트 불량 등을 방지하여,동작의 신뢰성을 확보한다.
반도체 장치(70)에서는, 벌크 소자 영역(11)과 SOI 소자 영역(12) 중 어느 하나의 영역의 소자 분리가 경계부에서 경계층으로서 기능한다. 따라서, 경계의 바로 옆에까지 소자를 형성하는 것이 가능하게 되어, 무효 공간이 축소하여, 칩 면적의 증대를 효율적으로 억제할 수 있다.
또한, 벌크 소자 영역(11)과 SOI 소자 영역(12) 각각에, 최적의 소자 분리를 배치함으로써, SOI 소자 영역의 소자 분리 내부에서의 공동의 발생을 방지하여, 게이트 전극의 단락 등을 억제할 수 있다.
도 7a∼도 7f는 제3 실시예에 따른 반도체 장치(70)의 제조 공정을 도시하는 도면이다.
(a) 우선, 도 7a에 도시한 바와 같이, SOI 소자 영역(12) 내의 소정 위치와 벌크 소자 영역의 경계에서 쌍방의 영역에 걸치는 위치에, 얕은 소자 분리(75, 75a)를 형성한다. 보다 구체적으로는, SOI 기판 전면에 실리콘 질화막 등의 마스크재를 퇴적하고, 이것을 패터닝하여 제1 마스크(74)를 형성한다. 제1 마스크(74)에 덮여진 이외의 위치에 RIE 등에 의해 얕은 트렌치를 형성하고, SiO2등의 절연막을 퇴적하여 소자 분리(75, 75a)를 형성한다. 이들 소자 분리(75, 75a)가 SOI 소자 영역에 위치하는 제2 소자 분리가 된다.
(b) 다음에, 도 7b에 도시한 바와 같이, 레지스트 등으로 전면에 제2 마스크재(77)를 형성하여 SOI 소자 영역 전체와 경계에 위치하는 소자 분리(75a)가 덮여지도록, 제2 마스크재(77)를 패터닝한다. 이 제2 마스크재(77)를 마스크로 하여, 제1 마스크재(74), SOI층(73), 경계의 소자 분리(75a)의 일부, 및 매립 산화막(72)을 순차 에칭 제거한다. 바람직하게는, 제1 마스크재(74), SOI층(73), 소자 분리(75a)와, 매립 산화막(73)의 도중까지를, 예를 들면 RIE에 의해 제거하고, 최종적으로 실리콘 지지 기판(71)을 노출할 때에는, 웨트 에칭으로 한다.
RIE에 의한 에칭 시에는 SOI 소자 영역의 SOI층(73)의 측면은, 일부러 측벽 보호막을 형성하지 않아도, 경계에 위치하는 제2 소자 분리(75a)에 의해 보호되어 있다. 또한, 매립 산화막(72)과, 경계에 위치하는 제2 소자 분리(75a)가 함께 SiO2계의 복합막이기 때문에, 최종적으로 벌크 소자 영역의 실리콘 지지 기판(71)을 노출시키는 단계에서 웨트 처리로 한다. 이 웨트 에칭에 의해, 지지 기판(71)에 손상을 끼치는 일 없이, 매립 산화막(72)과 제2 소자 분리(75a) 중 벌크 소자 영역측에 돌출하는 부분을 제거할 수 있다.
(c) 다음에, 도 7c에 도시한 바와 같이, 제2 마스크재(77)를 제거하고, 노출된 실리콘 지지 기판(71) 상에 단결정 실리콘을 선택 에피택셜 성장시켜, 에피택셜 성장층(76)을 형성한다. 이에 따라, SOI 기판 내에 벌크 소자 영역이 형성된다.
(d) 다음에, 도 7d에 도시한 바와 같이, 필요하면 제1 마스크 패턴(74)을 제거한 후, 새롭게 마스크재(78)를 전면에 형성하고 패터닝하여, 벌크 소자 영역에 트렌치 캐패시터(30)를 형성한다. 트렌치 캐패시터(30)의 형성 방법은 제1 실시예에서 설명한 바와 같다.
(e) 다음에, 도 7e에 도시한 바와 같이, 벌크 소자 영역에 제2 소자 분리(75)보다도 깊은 제1 소자 분리(79)를 형성한다.
(f) 마지막으로, 도 7f에 도시한 바와 같이, 트렌치 내의 매립 절연막을 에치백하여, 마스크재(78)의 제거 후에, DRAM과 SOI 로직을 구성하는 트랜지스터(83, 84, 85)를 형성하여 반도체 장치(70)가 완성된다.
도 8a∼도 8c는 도 6에 도시한 반도체 장치(70)의 다른 제조 공정을 나타내는 도면이다. 도 7에 도시한 제조 공정에서는, 벌크 소자 영역의 형성에 있어서, SOI 소자 영역 내와 경계 상에만 얕은 소자 분리(75, 75a)를 형성하고, 벌크 소자 영역이 될 예정의 SOI 기판 상에는 마스크재(74)를 남겨 놓았다. 도 8에 도시한 제조 공정에서는, 결정 성장에 의해 벌크화할 예정의 영역 전체에, 소자 분리층(75a)을 사전에 형성한다.
우선, 도 8a에 도시한 바와 같이, 제1 마스크재(74)를 전면에 퇴적한 후, SOI 소자 영역(12) 내의 소자 형성 부분만을 덮도록 패터닝한다. 그 밖의 부분, 즉, SOI 소자 영역(12) 내의 일부(소자 분리가 되는 영역)와, 벌크화하는 영역의 전체에, 예를 들면 SiO2의 소자 분리용 절연막(75, 75a)을 형성한다.
다음에, 도 8b에 도시한 바와 같이, 제2 마스크재(77)를, SOI 소자 영역과, 벌크화하는 영역 중 경계에 접하는 부분 상에 남도록 패터닝한다. 그리고, 벌크 성장층을 형성하는 영역의 소자 분리용 절연막(75a)과 매립 산화막(72)을, 바람직하게는 웨트 에칭에 의해 한번에 제거한다. 이에 따라, SOI 영역의 SOI층(73)의측벽을 자동적으로 보호한 상태에서 한번의 에칭으로 실리콘 지지 기판(71)을 노출할 수 있다. 또한, 소자 분리 절연막(75)과 매립 산화막(75a)의 쌍방을 연속적으로 웨트 제거하기 때문에, 실리콘 지지 기판(71)의 표면에 손상을 끼치지 못한다.
다음에, 도 8c에 도시한 바와 같이, 노출된 실리콘 지지 기판(71) 상에 선택 에피택셜 성장으로 에피택셜 성장층(76)을 형성한다.
이후의 공정에 대해서는, 도 7d∼도 7f와 마찬가지이다. 도 8에 도시한 제조 방법으로는, 벌크 영역의 실리콘 지지 기판을 노출할 때에, 한번의 웨트 에칭으로 된다. 이 때문에, 가령 벌크 소자 영역과 SOI 소자 영역에, 각각 다른 깊이, 다른 소재의 소자 분리를 형성한다고 해도, 전체적으로 보면 제조 공정은 간략화된다.
도 7 및 도 8에 도시한 어느 하나의 제조 방법에 있어서도, SOI 소자 영역의 소자 분리 형성 후에, 고온 공정을 수반하는 에피택셜 성장이나 트렌치 캐패시터 형성을 행하기 위해서 프로세스의 최적화에 의해, SOI 소자 영역의 응력을 완화하는 것을 기대할 수 있다.
또한, 벌크 소자 영역과 SOI 소자 영역의 쌍방에 걸쳐, 균일한 높이로 소자를 형성할 수 있다.
또한, 경계부에 사전에, 벌크 소자 영역과 SOI 소자 영역 중 어느 하나에 속하는 소자 분리(75a)을 형성함으로써, SOI층의 측면을 자동적으로 보호할 수 있다. 따라서, 독립된 측벽 보호막의 형성 공정이 불필요하게 된다.
벌크 소자 영역부의 지지 기판을 노출시킴에 대응하여, 매립 산화막과 경계부에 위치하는 소자 분리용 절연막의 쌍방을 웨트 처리로 에칭 가능하기 때문에, 지지 기판에의 손상을 피할 수 있다.
<제4 실시예>
도 9a 및 도 9b는 본 발명의 제4 실시예에 따른 반도체 장치를 나타낸다. 제4 실시예에서는, 제2 실시예와 제3 실시예를 조합, 경계부에 매립 산화막보다 깊은 독립한 소자 분리를 배치하여, 측벽 보호막마다 경계부의 결정 결함을 모두 제거함과 동시에, 각 영역에 최적의 소자 분리를 형성한다.
도 9a의 예에서는, 반도체 장치(90A)는 지지 기판(91)과, 지지 기판(91) 상에 형성된 에피택셜 성장층(96)에 소자(98, 94)가 형성되는 벌크 소자 영역(11)과, 지지 기판(91) 상의 매립 산화막(92) 상에 위치하는 SOI층(93)에 소자(45)가 형성되는 SOI 소자 영역(12)을 구비한다. 또한, 벌크 소자 영역(11) 내의 각 소자(98, 94)를 분리하는 제1 소자 분리(95a)와, SOI 소자 영역(12) 내의 각 소자(45)를 분리하는 제2 소자 분리(95b)와, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계에 위치하는 제3 소자 분리(95c)를 갖는다. SOI 소자 영역 내의 제2 소자 분리(95b)는 벌크 소자 영역(11) 내의 제1 소자 분리(95a) 및 경계에 위치하는 제3 소자 분리(95c)보다도 얕다. 경계부의 제3 소자 분리(95c)는 SOI 소자 영역(12)의 매립 산화막(92)보다도 깊다.
또한, DRAM 셀(98) 등이 형성되는 벌크 소자 영역(11)의 소자 형성면과 MOSFET(45)가 형성되는 SOI 소자 영역(12)의 소자 형성면은 거의 균일한 높이에 있고, DRAM 매크로를 구성하는 소자(98, 94)와 SOI 로직을 구성하는 소자(45)는 거의동일한 높이에 위치한다.
도 9a에 도시한 반도체 장치(90A)를 제작하기 위해서는, DRAM의 트렌치 캐패시터(30)의 제조 공정까지는, 도 3a∼도 3e와 마찬가지로, 그 후, 벌크 소자 영역(11)의 제1 소자 분리(95a)와 경계부에 위치하는 제3 소자 분리(95c)를 동일한 리소그래피 공정으로 형성하여, 일거에 측벽 보호막을 제거하고, SOI 소자 영역(12) 내의 제2 소자 분리(95b)를 다른 리소그래피 공정으로 형성하면 된다. 도 9a의 예는, 경계에 위치하는 제3 소자 분리(95c)가 SOI층(93) 측에 다소 들어가 있지만, 에칭 조건에 따라서는, 매립 산화막(92) 측에 들어가는 경우도 있다. 또한, SOI 소자 영역(12)의 단부의 제2 소자 분리(95b)를 경계에 근접하여 형성하는 경우에는 제3 소자 분리(95c)와 경계 근방의 제2 소자 분리(95b)가 일체가 되어도 된다.
도 9b에 도시한 반도체 장치(90B)는 벌크 소자 영역(11) 내의 DRAM 셀(98)을 분리하는 제1 소자 분리(97a)와 SOI 소자 영역(12) 내의 제2 소자 분리(97b)를 같은 정도의 깊이로 하고, 경계에 위치하는 제3 소자 분리(97c)보다도 얕게 설정한다. 경계부의 소자 분리(97c)는 에피택셜 성장 시의 결정 결함마다 제거하기 위해서, 매립 산화막(92)보다도 깊게 설정할 필요가 있다. 한편, 트렌치 캐패시터(30)의 축적 전극(29)의 인출 저항을 저감하기 위해서, 제1 소자 분리(97a)를 SOI 소자 영역(12)의 MOSFET(45)를 분리하는 제2 소자 분리(97b)와 같은 정도로 얕게 형성한다. 이에 따라, 영역마다 보다 적절한 소자 분리가 가능하게 된다. 또, 벌크 소자 영역(11) 내의 주변 회로(44)의 소자 분리(97d)는 경계부의 제3 소자 분리(97c)와 동시에, 동일한 깊이, 동일한 소재로 형성해도 되고, 혹은 DRAM 셀의 제1 소자 분리(97a)나 SOIMOSFET(45)의 제2 소자 분리(97b)와 동시에 형성해도 된다.
도 9a, 도 9b 중 어느 예에서도, 벌크 소자 영역 내에 형성되는 DRAM 셀 등의 소자와 SOI 소자 영역에 형성되는 MOSFET 등의 소자의 높이는 거의 일정해진다.
경계에 인접하는 영역에서 손상을 받을 우려가 있는 벌크 성장층(76)을 소자 분리와 함께 제거하기 때문에, 응력의 문제가 해소된다. 또한, 벌크 소자 영역과 SOI 소자 영역에, 각각 최적의 소자 분리를 형성할 수 있기 때문에, 동작의 신뢰성이 높다. 칩 면적의 증대 방지나 소자 형성면의 높이의 균일화에 의한 효과는 제3 실시예와 마찬가지이다.
<제5 실시예>
도 10은 본 발명의 제5 실시예에 따른 반도체 장치(100)의 개략 단면도이다. 제5 실시예에서는, 벌크 소자 영역(11)에 형성하는 회로 소자를 트렌치 캐패시터형의 DRAM 셀로 하는 경우에 있어서, 벌크 기판 내의 유효 이용을 도모하여, 축적 용량을 증대시킬 수 있거나, 혹은 동일한 축적 용량으로 밀도를 보다 높게한 시스템 온 칩형 반도체 장치를 제공한다.
반도체 장치(100)는 지지 기판(101)과, 지지 기판(101) 상에 형성된 에피택셜 성장층(106)에 DRAM 셀(143)이 형성되는 벌크 소자 영역(11)과, 지지 기판(101) 상의 매립 산화막(102) 상에 위치하는 SOI층(103)에 소자(45)가 형성되는 SOI 소자 영역(12)을 구비한다. 또한, 벌크 소자 영역(11) 내의 DRAM 셀(143)을 분리하는 제1 소자 분리(105a)와, SOI 소자 영역(12) 내의 각 소자(45)를 분리하는 제2 소자분리(105b)와, 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계에 위치하는 제3 소자 분리(105c)를 갖는다. 제3 소자 분리(105c)는 도 10의 예에서는, 독립하여 경계에 위치하고, SOI 소자 영역(12)의 매립 산화막(102)보다도 깊다. 그러나 물론, 도 6을 참조하여 설명한 제3 실시예와 같이, SOI 소자 영역의 가장 경계측의 소자 분리(105b), 또는 벌크 소자 영역의 가장 경계측의 소자 분리(105d)가 경계층을 겸해도 된다.
벌크 소자 영역(11) 내에 위치하는 DRAM 셀(143)은 트렌치 캐패시터(130)를 갖는다. 트렌치 캐패시터(130)는 에피택셜 성장층(106)과의 계면보다 하방의 지지 기판(101) 내에 위치하는 제1 부분과, 계면보다 상방의 에피택셜 성장층(106) 내에 위치하는 제2 부분으로 구성되고, 제1 부분의 폭 방향의 단면적은 제2 부분의 폭 방향의 단면보다도 넓다. 바꾸어 말하면, 트렌치 캐패시터(130)의 제1 부분은, 벌크 성장층(106)의 계면 이하의 영역에서, DRAM 셀 트랜지스터의 게이트(39a) 바로 아래 중 적어도 일부로까지 연장된다.
셀 트랜지스터 바로 아래에도 트렌치 캐패시터(130)가 확장됨으로써, DRAM 셀 어레이(도시되지 않음) 전체의 면적을 늘리지 않고 축적 용량을 증가할 수 있다.
이러한 캐패시터 구성을 갖는 시스템 온 칩형 반도체 장치(100)는 SOI 기판의 소정 위치의 SOI층(103)과 매립 산화막(102)을 제거하여 지지 기판(101)을 노출하고, 노출면에서 벌크층을 결정 성장시키는 공정을 유효하게 이용한 것이다. DRAM만을 탑재하는 단일 기능 칩으로 도 10의 구성을 실현하려고 하는 경우에는 벌크 기판에 트렌치 캐패시터의 폭이 넓은 제1 부분을 형성한 후에, 별도로, 기판 표면에 실리콘을 에피택셜 성장시키는 공정을 필요로 한다. 그러나, 시스템 온 칩형 반도체 장치에서는 SOI/벌크 기판 제작 공정을 이용하여, 트렌치 캐패시터의 단면 형상을 원하는 형상으로 조정하여, 축적 용량의 증대를 도모하는 것이 가능하게 된다.
도 11은 이러한 시스템 온 칩형 반도체 장치(100)의 제조 공정을 나타낸다.
(a) 우선, 도 11a에 도시한 바와 같이, Si 지지 기판(101), 매립 산화막(102), SOI층(103)으로 이루어지는 SOI 웨이퍼 상에, 임의의 마스크재(예를 들면 SiO2, 또는 SiN, Si3N4등), 혹은 이들의 복합막에 의한 마스크 패턴(104)을 형성한다. 마스크 패턴(104)으로 보호되어 있지 않은 영역의 SOI층(103) 및 매립 절연막(102)을 RIE 등으로 제거하여, 부분적으로 Si 기판(101)을 노출시킨다. Si 지지 기판(101)에의 손상을 저감하기 위해서, 매립 산화막(102) 제거의 최후의 단계를 웨트 에칭으로 해도 된다.
(b) 다음에, 도 11b에 도시한 바와 같이, 노출된 Si 지지 기판(101)에, DRAM 의 트렌치 캐패시터의 제1 부분을 형성한다. 예를 들면, RIE로 트렌치를 형성한 후, 하부 확산 플레이트(131), 유전막(도시되지 않음)을 형성하고, 폴리실리콘 등의 축적 전극(129)을 매립한다. 또한 컬러 절연막(132)을 형성하고, 남은 트렌치를 매립하여, 노출된 Si 지지 기판(101)의 표면에서 아래쪽으로 연장되는 제1 부분을 제작한다.
(c) 다음에, 도 11c에 도시한 바와 같이, 트렌치 캐패시터의 제1 부분의 상부에 스토퍼(133)와, SOI 기판의 노출된 측벽을 보호하는 측벽 보호막(134)을 형성한다. 스토퍼(133) 및 측벽 보호막(134)은, 예를 들면 실리콘 질화막이다.
(d) 다음에, 도 11d에 도시한 바와 같이, 에피택셜 성장층(106)을, SOI 소자 영역의 SOI층(103)과 일치하는 높이까지 형성한다. 에피택셜 성장층(106)은, 예를 들면 디크로르 실란을 소스 가스로 하는 선택적 에피택셜 성장에 의해 형성한다.
(e) 다음에, 도 11e에 도시한 바와 같이, 전면에 마스크 패턴(114)을 형성하고, 앞의 공정에서 형성한 트렌치 캐패시터(130)의 제1 부분에 달하는 개구부를 형성한다. 그 개구부의 단면 형상은, Si 지지 기판(102) 내에 위치하는 제1 부분의 단면 형상보다도 작다. 개구의 측벽에 측벽 산화막(135)을 형성하고, 폴리실리콘을 충전하여, 트렌치 캐패시터(130)의 제2 부분이 형성된다. 이 제2 부분에서, Si 지지 기판(102) 내에 위치하는 제1 부분과, 상부에 형성하는 트랜지스터와의 전기적 접속이 이루어진다.
(f) 다음에, 도 11f에 도시한 바와 같이, 벌크 소자 영역(11) 내의 제1 소자 분리(105a), SOI 소자 영역(12) 내의 제2 소자 분리(105b), 이들 영역의 경계에 위치하는 제3 소자 분리(105c)를 형성한다. 제3 소자 분리(105c)를 형성할 때에, 경계에 위치하고 있는 측벽 보호막(134)을, 모두 제거한다. 도시는 하지 않았지만, DRAM 매크로를 구성하는 주변 회로 소자의 소자 분리도 이 단계에서 형성한다. 제3 소자 분리(105c)와, 제1 및 제2 소자 분리(105a, 105b)는 별도의 공정으로 제작해도 된다. 혹은, 실리콘 산화막에 대한 에칭 레이트가 실리콘이나 질화막에 대한 에칭 레이트에 비하여 매우 작은 에칭 조건으로, 동시에 형성해도 된다. 트렌치 캐패시터(130)의 제2 부분(에피택셜 성장층(106)에 형성되는 부분)의 단면이 비교적 작기 때문에, 저항의 증대를 억제하기 위해서 제1 소자 분리(105a)는 SOI 소자 영역(12)의 제2 소자 분리(105b)와 같은 정도의 깊이인 것이 바람직하다.
(g) 마지막으로, 도 11g에 도시한 바와 같이, DRAM 셀의 트랜지스터(143), SOI 로직 회로를 구성하는 MOSFET(45)를 형성한다. 또한, 도시는 하지 않았지만, DRAM 매크로의 주변 회로(144)를 형성하여, 도 10에 도시한 반도체 장치(100)가 완성한다.
도 12는 도 10에 도시한 반도체 장치의 변형예를 나타낸다. 도 12의 반도체 장치는, 도 10에 도시한 제5 실시예의 DRAM 셀과, 도 6에 도시한 제3 실시예의 경계 소자 분리 구조를 조합한 것이다. 또한, 벌크 소자 영역(11) 및 SOI 소자 영역(12)의 소자 형성면의 상층에 형성되는 다층 배선의 구성예도 더불어 나타낸다.
도 12의 반도체 장치는 벌크 소자 영역(11) 내의 DRAM 셀(143)을 분리하는 제1 소자 분리(107a)와, SOI 소자 영역(12) 내의 각 소자(45)를 분리하는 제2 소자 분리(107b, 107c)를 갖고, 가장 경계에 가까운 소자 분리(107c)가 경계층을 겸용한다.
DRAM 셀(143)의 상층에는 비트선(125) 및 워드선(126)을 갖고, DRAM 셀(143)의 드레인을 비트선(125)에 접속하는 비트선 컨택트(124)를 갖는다. 한쪽 SOI 소자 영역(12)에서는 MOSFET(45)의 소스·드레인 상에 저항을 낮추기 위해서 실리사이드(123)를 배치하여, 플러그(128)가 상층의 Al 배선(127)과 MOSFET(45)를 접속한다.
이러한 반도체 장치를 제작하는 경우에는 도 7a 및 도 7b에 도시한 방법, 혹은 도 8a 및 도 8b에 도시한 방법으로, SOI 소자 영역(12)의 제2 소자 분리 영역(107b, 107c)을 사전에 형성하고, 소정의 위치에서 Si 지지 기판(101)을 노출한다. 그리고, 도 11b에 도시한 바와 같이, 노출된 Si 기판에 트렌치 캐패시터(130)의 폭이 넓은 제1 부분을 형성한다. 그 후, 제1 부분을 덮는 스토퍼(133)를 형성하고나서, Si 지지 기판 상에, 예를 들면 선택 에피택셜 성장에 의해 벌크 성장층(106)을 형성한다. 에피택셜 성장할 때에, 경계 부분에 사전에 형성된 제2 소자 분리 영역(107c)이 측벽 보호막의 역할을 담당한다. 에피택셜 성장층(106)에 트렌치 캐패시터(130)의 창부분이 되는 제2 부분을 형성하고, 벌크 소자 영역(11)의 제1 소자 분리(107a)를 형성한다. 그리고, DRAM 셀(143)(도 10 참조), SOIMOSFET(45), 주변 회로(144) 등을, 각각의 영역에 형성한다. 또한, 보호막(122)과, SOIMOSFET의 소스·드레인 상의 실리사이드(123)를 형성하고, 층간 절연막(121)을 퇴적한다. DRAM 셀 트랜지스터(143)의 드레인을 비트선(125)에 접속하는 비트선 컨택트(124), SOIMOSFET를 상층 배선(127)에 접속하는 플러그(128)를 형성하고, 상층의 배선(124, 126, 127)을 통상의 방법으로 형성한다.
도 12의 반도체 장치에서는, DRAM 셀 트랜지스터 바로 아래의 Si 지지 기판(101) 영역을 유효하게 이용하여, 트렌치 캐패시터를 셀 트랜지스터의 아래쪽으로 연장하여 설치하기 때문에, 축적 용량 혹은 캐패시터 배치 밀도를 증대할 수있다. 동시에, SOI 소자 영역(12)의 소자 분리(107c)가 경계층 및 측벽 보호막을 겸용하기 때문에, 경계부에서의 응력을 저감함과 함께, 칩 면적의 증대를 방지할 수 있다. 또한, 선택 에피택셜 성장에 의해, 벌크 성장층(106)과 SOI층(103)의 소자 형성면의 높이를 일정하게 하고, 다른 기능 회로 소자를 동일 레벨에 배치할 수 있다.
<제6 실시예>
도 13은 본 발명의 제6 실시예에 따른 반도체 장치(200)의 개략 단면도이다. 반도체 장치(200)는 Si 지지 기판(201) 상의 벌크 성장층(에피택셜 성장층)(206)에 DRAM 셀(213), 주변 트랜지스터(214) 등의 소자가 형성되는 벌크 소자 영역(11)과, 매립 산화막(202) 상의 SOI층(203)에 MOSFET(5) 등의 소자가 형성되는 SOI 소자 영역(12)과, 이들 영역의 경계에 위치하는 경계층(207)과, 벌크 소자 영역 내에 있어, SOI 소자 영역과의 경계 근방에 위치하는 더미 패턴(더미 캐패시터)(240)을 구비한다.
DRAM 셀(213) 등이 형성되는 벌크 성장층(206)과, MOSFET(216)가 형성되는 SOI층(203)의 높이는 거의 같다.
반도체 장치(200)는 또, 벌크 소자 영역(11) 내에서 각 소자를 분리하는 제1 소자 분리(205a)와, SOI 소자 영역(12) 내에서 각 소자를 분리하는 제2 소자 분리(105b)를 갖는다. 도 13의 예에서는, 제1 소자 분리(205a)와 제2 소자 분리(205b)의 깊이는 동일하지만, SOI 소자 영역(12)의 SOI 소자 분리(205b)를 매립 산화막(202)의 표면에 도달하는 얕은 소자 분리로 해도 된다. 후자의 경우에는, 실리콘에 대한 에칭 레이트에 대하여 산화막에 대한 에칭 레이트가 매우 작은 에칭 조건을 설정함으로써, 동일 공정으로 일괄 형성할 수 있다.
더미 캐패시터(240)의 깊이는 SOI 소자 영역(12)의 매립 산화막(202)보다도 깊게 설정된다. 가령 벌크 소자 영역(11)과 SOI 소자 영역(12)의 경계부에서 전위가 발생하여, 화살표 A로 도시한 바와 같이, 벌크 소자 영역(11)을 향하여 넓어진다고 해도, 더미 캐패시터(240)의 존재에 의해, 벌크 소자 영역(11) 내부에의 전위의 확장을 막을 수 있다.
도 13의 예에서는, 더미 패턴은 벌크 소자 영역(11) 내에 형성되는 DRAM 셀(213)의 트렌치 캐패시터(230)와 동일한 형상, 동일한 구성의 더미 캐패시터(240)로서 형성된다. 따라서, 트렌치 캐패시터의 매립 전극(229)과 동일한 재료로 매립되어, 하부 전극으로서의 확산층(231)이나 컬러 측벽(217)을 갖는다. 그러나, 상부 스트랩 등을 형성하지 않고서, 트렌치 캐패시터(230)와 동일한 형상의 트렌치를 매립하는 것만의 더미 패턴이라도 된다. 또한, 더미 캐패시터(240)의 표면 부분에, 제1 소자 분리(205a)와 같은 소자 분리를 형성하여, 전기적으로 불활성으로 해도 된다.
또한, 도 13의 예에서는, 도 2에 도시한 바와 같은 실리콘계의 경계층(207)을 갖는 반도체 장치에 더미 캐패시터(240)를 형성하고 있지만, 도 4에 도시한 경계에 독립한 소자 분리(65c)를 갖는 반도체 장치에 더미 캐패시터(240)를 형성해도 된다. 또한, 도 7에 도시한 바와 같이, SOI 소자 영역(12) 내의 소자 분리(75a)가 경계층을 겸용하는 반도체 장치에서, 벌크 소자 영역(11) 내의 경계 근방에 더미캐패시터(240)를 형성해도 된다. 또한, 도 10에 도시한 단면 형상의 트렌치 캐패시터를 갖는 반도체 장치에서도, 경계 근방의 벌크 소자 영역(11) 내에, 동일 형상 혹은 다른 형상의 더미 캐패시터를 배치할 수 있다. 어느 경우도, 더미 캐패시터는 SOI 소자 영역(12)의 매립 산화막보다도 깊다.
더미 패턴은 에피택셜 성장층(206)의 형성 후에, 최초로 형성된다. 도 13에 도시한 반도체 장치(200)와 같이, 벌크 소자 영역(11) 내에 트렌치 캐패시터를 갖는 DRAM 셀을 갖는 경우에는, 트렌치 캐패시터(230)의 형성과 동시에, 동일한 공정으로 일괄 형성하는 것이 바람직하다.
도 14는 도 13에 도시한 더미 캐패시터(240)의 배치예를 나타내는 평면도이다. 도 14의 예에서는, 벌크 소자 영역 내(11)의 경계부에, DRRAM 셀의 트렌치 캐패시터(230)와 동일한 구조의 더미 캐패시터(240)를 배치한 예를 나타내고 있다. 더미 캐패시터(240)는, 반드시 트렌치 캐패시터(230)와 동일한 구조가 아니어도 되지만, 동일 구조로 함으로써, 프로세스 조건을 메모리 셀 형성과 완전하게 일치시켜 더미를 형성할 수 있다. 더미의 깊이는 SOI 소자 영역의 매립 산화막보다도 깊게 설정되어 있다.
도 15는 더미 패턴의 변형예를 나타낸다. 도 15a는 라인 형상의 더미(310)로 벌크 소자 영역(11) 내의 매크로(예를 들면, DRAM 매크로)를 둘러싼 변형예를, 도 15b는 섬 형상의 더미(311)로 매크로(예를 들면, DRAM 매크로)를 둘러싼 변형예를 나타낸다. 어느 하나의 예도, 에피택셜 성장 등의 벌크 성장층을 형성한 후에 형성한다. DRAM 매크로로 하는 경우에는, DRAM의 트렌치 캐패시터의 형성과 동시에, 더미 패턴(310, 311)을 형성할 수 있다. 이 경우, 라인 형상의 더미인 경우에는 라인 폭을, 섬 형상 더미인 경우에는 그 짧은 변의 길이를 DRAM 셀의 캐패시터 패턴의 짧은 변길이에 맞춤으로써, 메모리 셀용 프로세스 그대로, 동시에 더미를 형성할 수 있다.
제6 실시예에서는, 경계부의 응력 완화, 소자 형성면의 균일 평탄화, 칩 면적 증대 억제와 같은 효과 외에 벌크 소자 영역 내의 경계 근방에 더미 패턴을 배치함으로써, 경계 부분에서의 전위가 벌크 소자 영역 내로 확장하는 것을 방지할 수 있다.
<그 밖의 실시예>
제1 실시예 내지 제5 실시예에서는, SOI 기판의 일부를 제거하여 벌크 소자 영역을 형성할 때에, 단결정 실리콘의 선택 에피택셜 성장으로 벌크 성장층을 형성하였다. 그러나, 벌크 소자 영역으로서, SiGe를 에피택셜 성장시키는 것도 가능하다. 또한, 비선택 에피택셜 성장으로 벌크 성장층을 형성해도 된다.
하나의 SOI 기판 내에, Si의 벌크 성장층과, SiGe (실리콘 게르마늄)의 벌크 성장층을 공존시키는 것도 가능하다. 이 경우도, 각 벌크 소자 영역과 SOI 기판의 경계를 각 영역에 형성되는 소자의 게이트 전극 재료와 동일한 폴리실리콘이나 SiGe 등으로 충전함으로써, 벌크 소자 영역과 SOI 소자 영역의 경계, 혹은 다른 벌크 소자 영역 사이의 경계에서 응력을 최소로 할 수 있고, 마진을 향상할 수 있다.
또한, SOI 소자 영역과 Si 벌크 소자 영역, 또는 SOI 소자 영역과 SiGe 벌크 소자 영역의 경계에, 어느 하나의 영역 내에서 사용되는 소자 분리가 위치하도록배치하면, 데드 스페이스가 저감된다.
구체적인 구성예로서, Si 벌크 소자 영역에 DRAM을 형성하고, SiGe 벌크 소자 영역에 바이폴라 회로를 형성하고, 쌍방을 SOI 기판 상의 로직 회로와 함께 하나의 칩 상에 탑재하는 반도체 장치를 형성할 수 있다. 각 벌크 소자 영역 및 SOI 소자 영역에 형성되는 소자나 기능 블록의 성질에 따라서, 각각 최적의 소자 분리가 형성 가능한 것은, 제3∼제5 실시예로부터 명확해지며, 성능면에서 우수한 시스템 LSI가 가능하게 된다.
또한, Si 벌크 소자 영역 또는 SiGe 소자 영역 내에 있어서, SOI 소자 영역과의 경계 근방에, 매립 절연막보다도 깊은 더미 패턴을 형성함으로써, 경계부에서 발생하기 쉬운 전위가 벌크 소자 영역 내에 확장하는 것을 방지할 수 있다. 이 더미 패턴은, 트렌치 캐패시터를 이용하는 경우에 캐패시터 구조와 마찬가지의 구성으로 할 수 있는 것 외에, 종형 바이폴라 트랜지스터를 이용하는 경우에는 콜렉터를 분리하기 위해서 일반적으로 이용되는 깊은 소자 분리와 마찬가지의 구성으로 해도 된다. 여기서, SOI 기판의 매립 절연막은 매립 산화막에 한정되지 않는다.
상술한 실시예 중 어느 경우에 있어서도, 소자 분리 트렌치의 에칭 조건을 조절함으로써, 여러가지의 변형 구조가 가능하다.
예를 들면, 도 4에 도시한 제2 실시예에서는, 소자 분리(65a, 65b, 65c)를, 실리콘과 산화막이 같은 정도의 에칭 레이트로 가공되는 조건으로 일괄 형성하고 있지만, 산화막에 대한 에칭레이트가 느린 가공 조건으로 일괄 형성해도 된다. 이 경우에는, SOI 소자 영역 내의 소자 분리(65b)는 벌크 소자 영역 내의 소자분리(65a)보다도 얕은 것으로 된다. 또한, 경계부에 위치하는 소자 분리(65c)의 형상은 비대칭이 된다. 즉, 매립 산화막(52) 상에서는, SOI 소자 영역측의 소자 분리(65b)와 동등한 깊이가 되고, 벌크 성장층(56)측에서는 소자 분리(65a)와 동일한 깊이가 된다. 또, 경계부의 측벽 보호막의 영향이나 결정 열화를 받은 벌크 성장층을 완전하게 제거하기 위해, 소자 분리(65a)의 깊이는, 지지 기판(51)과 매립 산화막(52)의 계면보다도 깊은 것이 바람직하다.
또한, 벌크 소자 영역 내 및 경계부의 소자 분리(65a, 65c)와, SOI 소자 영역 내의 소자 분리(65b)를 별개의 에칭 공정으로, 각각 에칭 조건을 다르게 형성해도 된다. 예를 들면, 소자 분리(65a, 65c)를 하나의 에칭 공정으로, 실리콘과 산화막에 대하여 동일한 레이트로 에칭하는 조건으로 가공하고, 소자 분리(65b)를 산화막에 대한 에칭 레이트가 느린 조건으로 가공한다. 이 경우에는, 경계부에 위치하는 소자 분리(65c)의 형상은 대칭이 되고, 응력 발생의 우려가 없어지고, SOI 소자 영역 내의 소자 분리(65b)를 얕게 형성함으로써, 매립이 용이하게 되어 미세한 소자 분리가 가능해진다.
이상 진술한 바와 같이, SOI 소자 영역과 벌크 소자 영역의 소자 형성면을 균일한 높이에 설정함으로써, 후의 제조 공정에의 악영향을 배제할 수 있다.
SOI 소자 영역과 벌크 소자 영역의 경계에 적절한 경계층을 배치함으로써, 영역 사이의 응력이 저감된다.
또한, 경계부에 위치하는 소자 분리의 배치 구성을 고안함으로써, 칩 면적의증대를 억제할 수 있다.

Claims (28)

  1. 지지 기판과,
    상기 지지 기판 상에 벌크 결정 성장시킨 벌크 성장층을 갖고, 상기 벌크 성장층에 소자가 형성되는 제1 소자 형성면을 갖는 벌크 소자 영역과,
    상기 지지 기판 상에 매립 절연막과 그 매립 절연막 상의 SOI층을 갖고, 상기 SOI층에 소자가 형성되는 제2 소자 형성면을 갖는 SOI 소자 영역과,
    상기 벌크 소자 영역과 SOI 소자 영역의 경계에 위치하는 경계층을 포함하며,
    상기 제1 소자 형성면과 제2 소자 형성면은 거의 동일한 높이로 위치하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 벌크 성장층은 실리콘층이며, 상기 경계층은 상기 지지 기판에 달하는 깊이의 폴리실리콘 또는 실리콘 게르마늄인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 벌크 소자 영역은 제1 소자 분리를 갖고,
    상기 SOI 소자 영역은 제2 소자 분리를 갖고,
    상기 제1 및 제2 소자 분리의 깊이는 같은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 소자 분리의 깊이는 상기 매립 절연막에 달하는 깊이인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 벌크 소자 영역은 p형 반도체 영역과 n형 반도체 영역의 접합면을 갖고, 상기 접합면은 상기 지지 기판과 벌크 성장층의 계면보다 상방에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 벌크 소자 영역은 제1 소자 분리를 갖고,
    상기 SOI 소자 영역은 제2 소자 분리를 갖고,
    상기 경계층으로서 제3 소자 분리를 구비하며,
    상기 제1, 제2, 제3 소자 분리의 깊이는 거의 같은 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1, 제2, 제3 소자 분리의 깊이는 상기 매립 절연막보다도 깊은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 소자 분리는 그 측면에서 상기 매립 절연막에 접하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 벌크 소자 영역은 p형 반도체 영역과 n형 반도체 영역의 접합면을 갖고, 상기 접합면은 상기 지지 기판과 벌크 성장층의 계면보다 하방에 위치하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 벌크 소자 영역은 제1 소자 분리를 갖고,
    상기 SOI 소자 영역은 제2 소자 분리를 갖고,
    상기 경계층으로서 제3 소자 분리를 구비하며,
    상기 제2 소자 분리는 상기 제3 소자 분리보다도 얕은 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 벌크 소자 영역은 제1 소자 분리를 갖고,
    상기 SOI 소자 영역은 상기 제1 소자 분리보다도 얕은 제2 소자 분리를 갖고,
    상기 경계층은 상기 제1 또는 제2 소자 분리 중, 가장 경계측의 소자 분리로 겸용하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 경계층에서 상기 제2 소자 분리는 겸용이고, 상기 경계층은 그 저면에서 상기 매립 절연막과 접하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 벌크 소자 영역 내의 상기 경계 근방에 더미 패턴층을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 벌크 소자 영역은 트렌치 캐패시터를 갖는 DRAM 셀을 갖고, 상기 더미 패턴층은 더미 캐패시터인 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 벌크 소자 영역은 트렌치 캐패시터를 갖는 DRAM 셀을 갖고, 상기 트렌치 캐패시터는 상기 지지 기판과 벌크 성장층의 계면 이하에 연장되는 제1 부분과, 상기 계면보다 위로 연장되는 제2 부분으로 구성되며, 상기 제1 부분의 폭 방향의단면적은 상기 제2 부분의 폭 방향의 단면적보다도 큰 것을 특징으로 하는 반도체 장치.
  16. 지지 기판, 상기 지지 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고,
    상기 SOI 기판의 소정의 위치에서 상기 실리콘층과 매립 절연막의 일부를 제거하고,
    상기 제거 공정에 의해 노출된 실리콘층의 측벽을 덮는 측벽 보호막을 형성하고,
    상기 소정의 위치에서 상기 지지 기판의 표면을 노출시키고, 노출된 면에서 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고,
    상기 벌크 성장층과 상기 SOI 기판에, 동일한 깊이의 소자 분리를 일괄하여 형성하고,
    상기 벌크 성장층과 상기매립 절연막 상의 실리콘층에 소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 지지 기판의 노출은 웨트 처리에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 측벽 보호막을 제거하는 공정을 더 포함하고,
    상기 소자의 형성과 동시에, 상기 측벽 보호막을 제거한 위치에 반도체 게이트 재료를 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반도체 게이트 재료의 충전은, 폴리실리콘 또는 실리콘 게르마늄(SiGe)을 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 소자 분리의 형성은, 상기 벌크 성장층과 SOI 기판의 경계부에 소자 분리를 형성하고, 상기 경계부의 소자 분리의 설치와 동시에, 상기 측벽 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 지지 기판, 상기 지지 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고,
    상기 SOI 기판의 제1 위치에서 상기 실리콘층을 제거하고, 제거한 위치에 제1 소자 분리를 형성하고,
    상기 제1 소자 분리로 상기 실리콘층의 측벽을 덮은 채로, 제2 위치에서 상기 지지 기판의 표면을 노출하고,
    상기 지지 기판의 노출면에서 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고,
    상기 벌크 성장층에 상기 제1 소자 분리보다도 깊은 제2 소자 분리를 형성하고,
    상기 벌크 성장층과 상기 실리콘층에 소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 소자 분리 형성 공정은 상기 벌크 성장층과 SOI 기판의 경계에 해당하는 위치에의 소자 분리의 형성을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제1 소자 분리 절연막 형성 공정은 상기 지지 기판을 노출하는 상기 제2 위치 전체를 덮는 소자 분리 절연막의 형성을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 노출된 지지 기판에 트렌치 캐패시터의 제1 폭을 갖는 제1 부분을 형성하고,
    상기 벌크 성장층에, 제1 폭보다 좁은 제2 폭을 갖고 상기 제1 부분에 연결하는 트렌치 캐패시터의 제2 부분을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 지지 기판, 상기 지지 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고,
    상기 SOI 기판의 소정의 위치에서, 상기 실리콘층과, 매립 절연막의 일부를 제거하여 지지 기판을 노출하고,
    노출된 지지 기판에 트렌치 캐패시터의 제1 폭을 갖는 제1 부분을 형성하고,
    상기 지지 기판 표면에서 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고,
    상기 벌크 성장층에, 제1 폭보다 좁은 제2 폭을 갖고 상기 제1 부분에 연결하는 트렌치 캐패시터의 제2 부분을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 벌크 성장층과 상기 SOI 기판에 소자 분리를 일괄하여 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 지지 기판, 상기 지지 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 실리콘층으로 구성되는 SOI 기판을 준비하고,
    상기 SOI 기판의 소정의 위치에서, 상기 실리콘층과 상기 매립 절연막을 제거하여, 상기 지지 기판을 노출하고,
    상기 노출된 지지 기판의 표면에서, 상기 실리콘층의 표면에 일치하는 높이의 벌크 성장층을 형성하고,
    상기 벌크 성장층의 경계 근방에 상기 매립 절연막보다도 깊은 더미 패턴층을 형성하고,
    상기 벌크 성장층과 상기 SOI 기판의 소정의 위치에 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 더미 패턴층의 형성은, 그 더미 패턴층의 형성과 동시에 상기 벌크 성장층의 소정 위치에의 트렌치 캐패시터의 형성을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020020058411A 2001-09-27 2002-09-26 반도체 장치 및 반도체 장치의 제조 방법 KR100547059B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001298533A JP4322453B2 (ja) 2001-09-27 2001-09-27 半導体装置およびその製造方法
JPJP-P-2001-00298533 2001-09-27

Publications (2)

Publication Number Publication Date
KR20030027749A true KR20030027749A (ko) 2003-04-07
KR100547059B1 KR100547059B1 (ko) 2006-01-31

Family

ID=19119420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020058411A KR100547059B1 (ko) 2001-09-27 2002-09-26 반도체 장치 및 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (3) US6835981B2 (ko)
JP (1) JP4322453B2 (ko)
KR (1) KR100547059B1 (ko)
CN (1) CN100342539C (ko)
TW (1) TWI261911B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480892B1 (ko) * 2002-07-11 2005-04-07 매그나칩 반도체 유한회사 듀얼게이트 로직소자에서의 게이트 형성방법

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
KR100442781B1 (ko) * 2001-12-24 2004-08-04 동부전자 주식회사 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법
JP3943932B2 (ja) * 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
US20050090053A1 (en) * 2002-01-21 2005-04-28 Infineon Technologies Ag Memory chip with low-temperature layers in the trench capacitor
US6885080B2 (en) * 2002-02-22 2005-04-26 International Business Machines Corporation Deep trench isolation of embedded DRAM for improved latch-up immunity
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP3660650B2 (ja) * 2002-06-13 2005-06-15 株式会社東芝 半導体装置の製造方法
JP2004103611A (ja) 2002-09-04 2004-04-02 Toshiba Corp 半導体装置及びその製造方法
KR100481868B1 (ko) * 2002-11-26 2005-04-11 삼성전자주식회사 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법
US20040222485A1 (en) * 2002-12-17 2004-11-11 Haynie Sheldon D. Bladed silicon-on-insulator semiconductor devices and method of making
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
JP2004228273A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7202118B1 (en) * 2003-06-13 2007-04-10 Advanced Micro Devices, Inc. Fully depleted SOI MOSFET arrangement with sunken source/drain regions
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP4167565B2 (ja) * 2003-07-31 2008-10-15 株式会社東芝 部分ｓｏｉ基板の製造方法
US20050045992A1 (en) * 2003-08-27 2005-03-03 Turley Alfred P. Bipolar/thin film SOI CMOS structure and method of making same
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP2005197405A (ja) * 2004-01-06 2005-07-21 Toshiba Corp 半導体装置とその製造方法
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
US7087965B2 (en) 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
KR100968305B1 (ko) * 2004-06-16 2010-07-08 인터내셔널 비지네스 머신즈 코포레이션 Ｓｏｉ 및 벌크 실리콘 영역을 포함하는 반도체 장치 내의ｓｔｉ 형성
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
US7186622B2 (en) * 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
KR100555569B1 (ko) 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
EP1630863B1 (en) * 2004-08-31 2014-05-14 Infineon Technologies AG Method of fabricating a monolithically integrated vertical semiconducting device in an soi substrate
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US7338848B1 (en) * 2004-10-20 2008-03-04 Newport Fab, Llc Method for opto-electronic integration on a SOI substrate and related structure
US7235433B2 (en) * 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
JP4552603B2 (ja) * 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7229877B2 (en) * 2004-11-17 2007-06-12 International Business Machines Corporation Trench capacitor with hybrid surface orientation substrate
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US20060175659A1 (en) * 2005-02-07 2006-08-10 International Business Machines Corporation A cmos structure for body ties in ultra-thin soi (utsoi) substrates
GB0508407D0 (en) * 2005-04-26 2005-06-01 Ami Semiconductor Belgium Bvba Alignment of trench for MOS
JP2006324415A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体ウェハ、半導体装置および半導体装置の製造方法
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
KR100650870B1 (ko) * 2005-08-08 2008-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
EP1927133A2 (en) 2005-09-06 2008-06-04 Nxp B.V. Method of manufacturing a semiconductor device with an isolation region and a device manufactured by the method
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US20070105302A1 (en) * 2005-11-09 2007-05-10 Infineon Technologies Ag Integrated circuit formed on a semiconductor substrate
JP4972917B2 (ja) * 2005-11-25 2012-07-11 株式会社デンソー 半導体装置およびその製造方法
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
JP5145691B2 (ja) * 2006-02-23 2013-02-20 セイコーエプソン株式会社 半導体装置
US7795661B2 (en) * 2006-03-07 2010-09-14 International Business Machines Corporation Vertical SOI transistor memory cell
US7666721B2 (en) * 2006-03-15 2010-02-23 International Business Machines Corporation SOI substrates and SOI devices, and methods for forming the same
DE102006013721B4 (de) * 2006-03-24 2011-12-08 Infineon Technologies Ag Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung
DE102006015076B4 (de) * 2006-03-31 2014-03-20 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
JP2007329200A (ja) * 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
US7569450B2 (en) * 2006-06-09 2009-08-04 International Business Machines Corporation Semiconductor capacitors in hot (hybrid orientation technology) substrates
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7494918B2 (en) * 2006-10-05 2009-02-24 International Business Machines Corporation Semiconductor structures including multiple crystallographic orientations and methods for fabrication thereof
US7592209B2 (en) * 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US8368144B2 (en) * 2006-12-18 2013-02-05 Infineon Technologies Ag Isolated multigate FET circuit blocks with different ground potentials
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US20090096066A1 (en) * 2007-10-10 2009-04-16 Anderson Brent A Structure and Method for Device-Specific Fill for Improved Anneal Uniformity
US7745909B2 (en) * 2007-02-26 2010-06-29 International Business Machines Corporation Localized temperature control during rapid thermal anneal
US7692275B2 (en) * 2007-02-26 2010-04-06 International Business Machines Corporation Structure and method for device-specific fill for improved anneal uniformity
US7759773B2 (en) * 2007-02-26 2010-07-20 International Business Machines Corporation Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity
US7679166B2 (en) * 2007-02-26 2010-03-16 International Business Machines Corporation Localized temperature control during rapid thermal anneal
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US7485965B2 (en) * 2007-05-25 2009-02-03 International Business Machines Corporation Through via in ultra high resistivity wafer and related methods
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
WO2009061834A1 (en) * 2007-11-05 2009-05-14 Contour Semiconductor, Inc. Low-cost, high-density rectifier matrix memory
US8278731B2 (en) 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US7713814B2 (en) * 2008-01-04 2010-05-11 International Business Machines Corporation Hybrid orientation substrate compatible deep trench capacitor embedded DRAM
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
FR2933235B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933236B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat comprenant differents types de surface, et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8188528B2 (en) * 2009-05-07 2012-05-29 International Buiness Machines Corporation Structure and method to form EDRAM on SOI substrate
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8089126B2 (en) * 2009-07-22 2012-01-03 International Business Machines Corporation Method and structures for improving substrate loss and linearity in SOI substrates
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8168507B2 (en) * 2009-08-21 2012-05-01 International Business Machines Corporation Structure and method of forming enhanced array device isolation for implanted plate EDRAM
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP5592750B2 (ja) * 2010-10-14 2014-09-17 株式会社東芝 半導体装置
CN102569648B (zh) * 2010-12-27 2014-09-03 中芯国际集成电路制造(北京)有限公司 相变存储器及其制备方法
CN102148251B (zh) * 2011-01-10 2013-01-30 电子科技大学 Soi横向mosfet器件和集成电路
EP2477216A1 (en) * 2011-01-13 2012-07-18 Soitec Hybrid bulk/SOI device with a buried doped layer and manufacturing method thereof
WO2012132219A1 (ja) * 2011-03-29 2012-10-04 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9093538B2 (en) * 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
CN102315154A (zh) * 2011-09-30 2012-01-11 上海宏力半导体制造有限公司 绝缘体上硅结构及其制造方法、半导体器件
DE102011087681A1 (de) * 2011-12-02 2013-06-27 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Hetero-Substrat zur Herstellung von integrierten Schaltkreisen mit optischen, opto-elektronischen und elektronischen Komponenten
JP2013168487A (ja) * 2012-02-15 2013-08-29 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8916426B2 (en) 2012-03-27 2014-12-23 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US8772902B2 (en) * 2012-04-19 2014-07-08 International Business Machines Corporation Fabrication of a localized thick box with planar oxide/SOI interface on bulk silicon substrate for silicon photonics integration
US9093564B2 (en) 2013-03-20 2015-07-28 International Business Machines Corporation Integrated passive devices for FinFET technologies
US9059041B2 (en) 2013-07-02 2015-06-16 International Business Machines Corporation Dual channel hybrid semiconductor-on-insulator semiconductor devices
US9419134B2 (en) 2014-01-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhancement for FinFETs
US9543153B2 (en) * 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
US9496280B1 (en) * 2015-04-30 2016-11-15 Globalfoundries Inc. Semiconductor structure having logic region and analog region
US9728640B2 (en) 2015-08-11 2017-08-08 International Business Machines Corporation Hybrid substrate engineering in CMOS finFET integration for mobility improvement
WO2017052645A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Method, device and system to provide capacitance for a dynamic random access memory cell
JP2018107253A (ja) 2016-12-26 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR102434436B1 (ko) 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11183452B1 (en) 2020-08-12 2021-11-23 Infineon Technologies Austria Ag Transfering informations across a high voltage gap using capacitive coupling with DTI integrated in silicon technology
CN115547919A (zh) * 2021-06-29 2022-12-30 上海华力集成电路制造有限公司 Fdsoi混合区域的外延生长方法
WO2023105089A1 (en) * 2021-12-10 2023-06-15 X-Fab France SAS Semiconductor structures and methods

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2547954B1 (fr) * 1983-06-21 1985-10-25 Efcis Procede de fabrication de composants semi-conducteurs isoles dans une plaquette semi-conductrice
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
JP2812388B2 (ja) * 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
EP0606758B1 (en) * 1992-12-30 2000-09-06 Samsung Electronics Co., Ltd. Method of producing an SOI transistor DRAM
JPH07106434A (ja) 1993-10-05 1995-04-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5399507A (en) 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
DE69528944T2 (de) * 1994-09-16 2003-09-04 Toshiba Kawasaki Kk Halbleiteranordnung mit hoher Durchbruchspannung und mit einer vergrabenen MOS-Gatestruktur
US6232649B1 (en) * 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
JP2806286B2 (ja) * 1995-02-07 1998-09-30 日本電気株式会社 半導体装置
JPH08316431A (ja) 1995-05-22 1996-11-29 Hitachi Ltd 半導体装置とその製造方法
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
KR100205313B1 (ko) * 1996-10-25 1999-07-01 구본준 반도체 소자의 격리영역 형성방법
JP3198959B2 (ja) * 1996-12-25 2001-08-13 富士電機株式会社 高耐圧集積回路
JPH10303385A (ja) 1997-04-25 1998-11-13 Texas Instr Inc <Ti> Ｓｉｍｏｘまたは貼り合わせｓｏｉ基板上に作成したハイブリッド素子及びその製造方法
US5894152A (en) 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
JPH11238860A (ja) 1998-02-19 1999-08-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000091534A (ja) 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
AU2993600A (en) * 1999-02-12 2000-08-29 Ibis Technology Corporation Patterned silicon-on-insulator devices
US6180486B1 (en) * 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
JP2000269460A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体記憶装置及びその製造方法
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
KR20010003206A (ko) * 1999-06-22 2001-01-15 김영환 에스오아이 소자의 제조방법
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6037199A (en) * 1999-08-16 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. SOI device for DRAM cells beyond gigabit generation and method for making the same
JP2001111056A (ja) * 1999-10-06 2001-04-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6287901B1 (en) * 2000-01-05 2001-09-11 International Business Machines Corporation Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors
JP2001196556A (ja) 2000-01-07 2001-07-19 Toshiba Corp 半導体装置およびその製造方法
US6465846B1 (en) * 2000-03-22 2002-10-15 Seiko Instruments Inc. Semiconductor integrated circuit device having trench-type photodiode
US6350653B1 (en) * 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
US6635550B2 (en) * 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
US6413857B1 (en) * 2001-04-02 2002-07-02 Advanced Micro Devices, Inc. Method of creating ground to avoid charging in SOI products
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480892B1 (ko) * 2002-07-11 2005-04-07 매그나칩 반도체 유한회사 듀얼게이트 로직소자에서의 게이트 형성방법

Also Published As

Publication number Publication date
JP4322453B2 (ja) 2009-09-02
US20040195626A1 (en) 2004-10-07
US7018904B2 (en) 2006-03-28
US7148543B2 (en) 2006-12-12
US20030057487A1 (en) 2003-03-27
CN1411066A (zh) 2003-04-16
KR100547059B1 (ko) 2006-01-31
CN100342539C (zh) 2007-10-10
TWI261911B (en) 2006-09-11
US20050019999A1 (en) 2005-01-27
JP2003100900A (ja) 2003-04-04
US6835981B2 (en) 2004-12-28

Similar Documents

Publication Publication Date Title
KR100547059B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100456526B1 (ko) 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
US5389559A (en) Method of forming integrated interconnect for very high density DRAMs
KR100289830B1 (ko) 반도체장치및반도체디바이스형성방법
US7420249B2 (en) Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer
US7485535B2 (en) Methods of fabricating semiconductor devices with a source/drain formed on a recessed portion of an isolation layer
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
KR20030020290A (ko) 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법
US6617202B2 (en) Method for fabricating a full depletion type SOI device
US20080079092A1 (en) Semiconductor device and method of manufacturing the same
KR20000048450A (ko) 자기 정렬 채널 주입
JP4244306B2 (ja) 垂直デバイス・セルを有するパターン付きｓｏｉ埋め込みｄｒａｍを製作する方法、及び該方法によって形成された集積回路
US7718505B2 (en) Method of forming a semiconductor structure comprising insulating layers with different thicknesses
US7737466B1 (en) Semiconductor device and manufacturing method thereof
KR100395973B1 (ko) 적어도하나이상의mos트랜지스터를가진집적회로장치를제조하기위한방법
US7205208B2 (en) Method of manufacturing a semiconductor device
CN114765171A (zh) 半导体结构及其制作方法
CN100502045C (zh) 半导体器件及其制造方法
KR100532942B1 (ko) 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법
KR100546125B1 (ko) 반도체소자의 형성방법
JP3657247B2 (ja) 半導体装置およびその製造方法
KR20050010250A (ko) 반도체소자의 형성방법
KR20000027402A (ko) 실리콘 온 인슐레이터 기판을 이용한 반도체 장치 및 그 제조방법
KR20050064236A (ko) 자동정렬 바디 콘택을 갖는 반도체소자 제조방법
KR20040049550A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090109

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee