KR940006685B1 - Soi 구조를 갖는 반도체 장치 제조방법 - Google Patents

Abstract

내용 없음.

Description

SOI 구조를 갖는 반도체 장치 제조방법

제1도는 종래의 SOI 구조를 갖는 반도체 장치 제조 공정 수순도.

제2도는 본 발명에 따른 SOI 구조를 갖는 반도체 장치 제조 공정 수순도.

제3도는 다른 실시예로서, SOI 구조를 갖는 반도체 장치 제조 공정 수순도이다.

본 발명은 절연층으로 포위된 실리콘 반도체 웰(well)내에 반도체 장치를 형성하는 소위 SOI(silicon on insulator) 기술로 형성되는 반도체 장치 제조방법에 관한 것이다.

반도체 기판내에 형성한 웰 내에 소자를 형성하는 이를테면 CMOS 구조에서 볼 수 있듯이 Pⁿ접합분리 구조에서 기생 MOS트랜지스터나 또는 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 발생하여 이에 기인한 래치-업(latch-up) 현상으로 소자가 파괴될 수 있는 문제 또는 소프트에서 문제의 방지와 고밀도화를 위해서 SiO₂와 같은 절연성 기판 위에서 그 측벽 또한 절연층으로 되고 이들 절연층 내부에 단결정 실리콘 웰을 형성하고 이 웰 내에 반도체 장치들을 형성하는 SOI 기술이 연구 개발되고 있다.

이러한 기술의 장점으로는 완전한 소자분리, 고속동작이 가능하며, 래치-업 현상이 없고, 소프트 에러현상이 없는, 이를테면 CMOS 회로와 같은 반도체 장치의 실현이 가능하며, 소자간 분리를 위한 절연층의 폭이 단지 사진식각 분해능에 좌우하는 이유 또는 3차원 소자등으로의 응용이 가능한 이유로 미세화 경향에 따르는 고집적화 실현이 가능한 점 등을 들 수 있다.

SOI 기술에 있어서, SiO₂와 같은 비정질 절연성 기판 위에는 비정질 또는 폴리실리콘이 성장되기 때문에 침적 형성된 폴리실리콘에 대한 재결정화 작업을 행하여 SOI 구조의 반도제 장치를 실현하였으나, 또 다른 접근방법에 따르면 SIMOX(Seperation by Implanted Oxygen)공정에 의한 실현, FIPOS(Full Isolation by Phorous Oxidized Silicon) 공정에 따른 실현 방법 등이 알려져 있다.

이들 기술들은 다양한 문헌들에서 찾아볼 수 있으나 이들 기술들의 문제점은 먼저 SIMOX의 경우 기판내에 매립 형성되는 절연층 형성을 위해 특별히 설계된 산화물 이온 주입기가 요구되고, FIPOS의 경우 이공정의 실현을 위한 이 공정 특유의 양극산화의 공정이 요구되는 점 때문에 최근의 기술은 이들 비효과적 공정을 수반하지 않는 또다른 SOI 기술이 개발되었다. 이 기술은 1986년 출간된 IEDM 다이제스트의 814쪽에 개시되어 있고(엠, 쿠보타의 제안), 이 기술에 대해 보다 상세히 설명하면 다음과 같다.

제1도 (a)∼(d)의 각 단계는 편의상 주요 공정만을 도시한 것이고 이에 준하여 설명한다.

제1도 (d)와 같은 단면구조를 얻기 위해서 먼저 제1도 (a)와 같이, 반도체 기판(20)상에 산화막(21)과 질화막(22)을 형성한 후 소자형성을 위한 활성영역외의 비활성 영역에 대해, 적층된 두 절연층을 부분적으로 식각하여 개구부를 형성한 후에 이 개구부를 통해 드러난 실리콘 기판에 대해서 깊이 방향으로 더욱 식각한다. 더욱 식각되는 현상이 제1도 (a)에서 점선 이하의 부분으로 도시되었다. 개구부에 연한 드러난 실리콘 기판의 표면으로는 다시 산화막(23)을 형성하고 측벽에 대해서는 산화막에 이어 질화막(24) 또한 형성하므로서 이후 처리되는 식각 공정시 보호층으로서 작용되도록 한다.

이어서 제1도 (b)와 같이 형성된 개구 바닥부에 대하여 습식식각을 행하므로써 등방성식각 특성에 따라 활성영역에 대응하는 기판영역의 안쪽으로도 식각되어 양 측벽에서 파여진 형태를 갖게 된다.

계속하여 제1도 (c)와 같이 노출된 반도제 기판의 형성된 윤곽대로 이 상태에서 열산화 공정을 실시함으로써 절연층인 SiO₂(25)을 형성한다. 따라서 반도체 기판(20) 위에서 SiO₂층(25)이 형성되고 SiO₂층 위에 활성영역에 대하여 분리된 단결정 반도체 웰(26)이 존재하게 된다.

분리된(부유된) 단결정 반도체 웰(26) 영역이 이와 같이 형성되고 제1도 (d)와 같이 비활성영역에는 초기 기판 레벨까지 폴리 실리콘층(27)을 매립하고 이 위에 열산화층(28)을 형성한 뒤에, 기판 레벨과 동일하게 에치백하여 평탄화시킨다.

따라서, 제1도 (d)와 같이 절연층으로 분리된 단결정 반도체 웰(26)은 절연층으로 포위되므로서 SOI 구조를 이루게 되고, 제1도 (e)와 같이 상기 형성된 웰(26)내에 소자를 형성하므로서 SOI 구조는 갖는 반도체 장치를 실현한다.

이와 같은 종래 SOI 구조를 갖는 반도체 장치 실현에 있어 나타나는 문제점을 다음에 기술한다.

첫째, 제1도 (b)의 단계에서 알 수 있듯이 습식식각법에 의한 기판영역의 측방향 에칭에 대해서 습식에칭은 공정 재현성이 열등하기 때문에 반복 재생산 측면에서 또는 공정 진행시 공정의 어려움을 갖게 하고 수율이 저하되는 원인이 될 수 있다. 더우기 실리콘의 등방성식각률은 형성되는 활성영역의 크기에 영향을 미쳐 고집적화에 제한요소로 작용한다.

둘째, 제1도 (c)와 같이 열산화 공정에 따른 SiO₂층 형성시 이 절연층의 분리된 단결정 반도체 웰(26)에 스트레스가 가해져 특히 미세한 영역일 경우 더욱 문제가 된다.

셋째, 제1도 (d)와 같이 평탄화를 위해서 공정 제어성이 어려운 에치 백 공정이 수반된다는 문제를 안고 있으며, 마지막으로 제1도 (e)와 같이 통상의 SOI 구조가 갖는 방식의 소자형성방법이므로 전체적으로 보아 효과적인 잇점을 제공하지 않는다.

따라서, 본 발명은 이와 같은 제반 문제점을 해결하기 위해 이루어진 것으로, 보다 공정상 융통성이 있고 고집적화에 유리한 또다른 방식의 SOI 구조를 갖는 반도체 장치를 제공하는데 그 목적이 있다.

즉, 256M 및 1G급의 집적도가 높은 고밀도 반도체 장치의 실현에 있어서는 형성되는 MOS트랜지스터의 크기가 0.1㎛ 정도로 미세한 영역상에 형성될 필요가 있는데 완벽한 소자분리와 소자의 전기적 특성이 보증되는 SOI 구조의 채택으로 접근 가능하다. 본 발명에서 제공되는 바는 이러한 초고집적화가 가능한 SOI구조의 반도체 장치의 제조 공정 및 그에 따른 장치이다.

상기한 목적에 더하여, 공정면에서 간단하고 절연층으로 포위된 웰영역이 막질에 의한 스트레스 영향이 배제된 공정 수순을 제공한다.

본 발명은 SOI 구조에 의한 것이며, SOI 구조는 소자가 형성된 단결정 반도체 웰이 절연층으로 포위된 구조이므로 이 웰의 바닥부를 절연하는 기저(base) 절연막과 측벽으로 형성된 측벽 절연막으로 세칭하여 본 발명을 기술한다. 따라서 4개의 측면에는 측벽 절연막이, 1면의 바닥부에는 절연막이 형성되고 이들 절연막을 서로 연결되어 형성된다.

상기한 본 발명 목적 실현을 위해서 본 발명의 공정은 반도체 기판상의 정의된 활성영역 개구부에 대해 기판을 식각하여 웰을 형성하고 이 웰 바닥부에 기저 절연막을 기판 레벨 이하로 형성하는 단계 ; 웰 내의 노출된 실리콘 측벽에 기초하여 선택적 에피택셜 실리콘층(SEG층)은 개구부를 지지하는 절연층의 표면 레벨이하로 성장시켜 재결정화하는 단계 ; 상기 SEG층 표면을 보호하기 위한 보호층 형성후, 비활성영역을 상기 기저 절연층 측면의 일부가 노출되도록 막질을 제거하는 단계 ; 상기 보호층의 제거 및 드러난 반도체층에 대해 산화층의 형성으로 SOI 구조를 위한 측벽 절연층의 형성단계 ; SEG층에 대해 반소체 소자 형성으로 이루어지는 것을 특징으로 한다.

상기한 공정단계에서 알 수 있듯이, 웰 형성시 0.1㎛의 크기 또는 그 이하로도 형성 가능하고 기저 절연층이 이 웰 바닥부에 침적 형성되므로 공정의 재현성과 미세화 구조에 적합하게 적용된다.

웰영역 내에 소자형성후 소자분리되는 측벽 절연층의 침적 형성은 웰 영역에 스트레스를 가할 우려가 없어 전기적 특성이 안정화된다.

상기 기술한 본 발명의 특징적 요소에 기초하여 이루어지는 바람직한 실시예를 첨부한 공정도인 제2도(a)∼(b)를 참조하여 이하 상세히 기술한다.

준비된 반도체 웨이퍼상에 반도체 장치의 형성은 소자간 분리영역이 먼저 형성되지만 이 발명은 활성영역상에 소자가 형성된 후 소자분리가 완성된다. 형성되는 활성영역은 이를테면 반도체 기억장치를 위해서 어레이상으로 형성될 수 있다.

제2도 (a)는 언급한 활성영역의 형성을 위해서 반도체 기판상에서 그 영역을 정의하는 단계를 단면으로 도시한 것이다. 그 영역의 정의는 반도체 기판(1)상에 절연층으로써 질화 실리콘층(2)을 이를테면 화학기상증착(CVD)방법등으로 침적 형성하고 포토레지스트층(3)에 의해 통상의 사진 식각방법으로 절연층(1)을 식각하여 개구부(A)을 형성하므로서 이루어진다.

이 영역의 크기는 언급하였듯이 미세화 구조에 적합하게 이를테면 0.1㎛급의 한쌍의 MOS트랜지스터가 위치할 수 있도록 형성된다.

개구부 형성을 위해 사용된 포토레지스트막(3)을 제거하고 다음에 웰을 형성하는 단계로 진행한다. 본 설명에서 사용된 용어인 웰은 SOI 구조를 위한 기저 절연층과 소자가 형성되는 개구부에 정의된 반도체 활성영역의 공간적 구조를 말한다.

제2도 (b)와 같이 정의된 활성영역은 기판이 노출되어 있으며, 이 영역에 대해 건식식각방법으로 기판 깊이방향으로 식각하여 비어 있는 웰(4)을 형성한다. 그 깊이는 SOI 구조를 위한 기저 절연층과 이 위에 형성되는 반도체 층이 포함될 수 있는 깊이로 하여 설정된다.

상기와 같이 웰(4)을 형성한 후에 웰 바닥부에 대해서 기저 절연층이 형성될 수 있도록 기판 전면에 걸쳐 저압화학기상증착(LPCVD)방법 등으로, 고온 산화막(HTO막)(5)을 기판 레벨 이상으로 침적 형성한다.

이어서 침적 형성된 HTO막이 기저 절연층이 되도록 웰 내에서 기판 레벨이하로 HTO 막이 잔류토록 HTO막을 비등방성식각방법으로 처리하여 제거한다. 기판 레벨 이하로 HTO막을 제거하는 것은 웰 측벽에서 실리콘층이 일부 노출되도록 하기 위한 것이다.

웰의 상단부의 측벽에서 일부 노출된 반도체 기판표면(S)에 대해서 이를 기초하여 선택적 에피택셜 실리콘 성장기법(SEG ; selectively epitaxial growth)으로 SEG반도체 층(7)을 성장시킨다.

SEG층(7)은 기판 위에 형성된 개구부를 지지하는 질화 실리콘층(2)보다 낮게 그리고 기판 레벨(L)이상으로 형성되는데 측면으로부터 성장된 SEG층의 표면은 평탄화되면서 성장되지 않으므로 도면에서 보듯이 반도체 기판(1)의 표면과 동일 레벨로 SEG층(7)을 평탄화시킨다. 평탄화는 건식식각방법으로 통상의 기술을 사용하여 이루어진다.

결과적으로, 웰 내의 기저 절연층(6)상의 SEG층(7)은 기판 레벨(L)보다 'd'높이 이상으로 그리고 질화실리콘층(2)의 높이보다 낮게 단차를 이루도록 SDG층을 타임에치(time etch) 방식으로 과도식각하여 형성된다.

SEG층은 평탄화되었지만 그 표면이 노출되어 있어 이후 공정에서 손상받을 염려가 있다. 이 SEG층(7)에는 반도체 소자가 형성되는 것이기 때문에 이후 거치는 공정으로부터 표면이 보호될 필요가 있다. 따라서, 다시 기판전면에 걸쳐 제2도 (c)와 같이 LPCVD 같은 방법으로 HTO막(8)을 침적 형성하여 활성영역 보호층을 형성하도록 한다. 즉 상기 SEG층(7) 형성이 질화 실리콘층(2)과 단차 형성되는 이유는 언급한 활성영역 보호층(9)의 형성을 위한 것이고, 따라서 침적 형성된 HTO 막은 질화 실리콘층(2)의 표면이 에칭 공정으로 식각 처리됨으로써 보호층(9)이 형성된다.

이때 SEG층(7)의 표면 평탄화 과정에서 건식식각의 적용에 따른 표면 결함과 기판(1)의 실리콘 결정 방향과의 상이를 상쇄시키도록 보호층(9)의 형성전에 SEG층(7)에 대한 재결정화 작업을 행하여 기판 실리콘결정방향과 동일한 단결정 실리콘 반도체 층을 형성하도록 한다. 재결정화 작업은 이미 잘 알려진 바와 같이 전자빔, 레이저 또는 히터 등을 사용하여 실리콘 층을 고온으로 가열하여 이루어진다.

웰 내에 기저 절연층(6), 그 위에 SEG층(7) 그리고 SEG층의 표면 보호층(9)이 형성된 후에 비활성영역의 개구부를 지지했던 질화 실리콘층(2)과 기판의 일부를 제거한다. 먼저 제2도 (e)와 같이 비활성영역의 질화 실리콘층(2)을 인산 용액으로 습식건식하여 제거하고 이어서 드러난 기판 영역에 대해 깊이 방향으로 d₂의 길이로 즉, 웰 내의 기저 절연층(6)의 측벽의 일부가 노출되도록 실리콘 기판(1)을 건식식각에 의한 타임에치방식으로 일부 제거한다. 이 두 공정의 근본적 이유는 기저 절연층의 측면에서 SOI 구조를 위한 측벽 절연층과 연결되도록 하는 것이며, 따라서 d₂는 SEG과 기저 절연층과 경계면 이상으로 주어진다.

비활성영역의 실리콘 기판(1)이 기판 레벨(L)로부터 깊이 방향으로 d₂만큼 제거된 후에, 상기 공정으로부터 SEG층(7)의 표면을 보호하기 위한 보호층(9)을 제거하여 반도체 소자 형성단계로 진행한다.

보호층(9)은 습식식각방법으로 제거될 수 있다. 따라서 노출된 단결정 실리콘 반도체 층인 SEG층(7)에 대해 필요한 반도체 소자가 형성된다. 이를테면 반도체 기억장치인 경우 MISFET소자와 이에 연결되는 캐패시터 등이 상기 웰 상에 형성될 수 있는데, 이 경우 MISFET의 차원은 0.1㎛ 정도로 형성되어 고집적도의 반도체 기억장치를 제조한다.

제2도 (g)는 한쌍의 MISFET가 형성된 예의 단면을 나타낸 것이다. MISFET는 SEG층 즉 반도체 기판(7) 위에 박막의 절연층(10)이 필요하므로 노출된 실리콘 층에 대해 열산화 공정으로 박막의 절연층(10)을 형성한다.

그런데 이 게이트 절연층의 형성시 SEG층의 측면에서도 열산화층이 형성되므로 기저 절연층(6)과 함께 측벽 절연층으로서 SOI 구조를 완성하게 된다. 따라서 SOI 구조가 완성되면서 반도체 소자 공정이 또한 진행되는 것이다.

이어서 게이트 전극(11)과 소오스/드레인 영역(12)을 형성하므로써 반도체 소자를 형성한다. 이때 MOS소자의 게이트 폭이 협소하므로 핫 캐리어 효과등의 방지를 위해서 잘 알려진 LDD(lightly doped drain)구조 또는 DDD(double doped drain) 구조의 MOS소자를 형성할 수 있다.

제2도 (g)의 단계에서 알 수 있듯이, 활성영역과 그리고 소자분리영역인 비활성영역간의 단차가 있는데 이는 단차로부터 캐패시터 소자 형성시 축적용량을 증가시키는 구조적 잇점을 제공하고 있다.

이와 같이 SOI 구조에서 단지 기저 절연층 만이 형성된 상태에서 SEG층의 드러난 표면 및 측면 전체가 열산화층으로 포위되면서 SOI 구조 및 SEG층에 대한 반도체 소자 공정이 동시에 진행된다.

그러나, 제2도 (g)와 같이 본 발명에 따른 SOI 구조의 반도체 장치가 제조된 후에 비활성영역과 활성영역간 단차에 대해서 이 단차가 이후 이루어지는 연이은 공정에서 문제가 될 경우 제2도 (h)와 같이 d₁, d₂의 두께로 비활성영역을 이를테면 HTO막으로 매립할 수 있다.

HTO막 매립을 위해서는 기판전면에 걸쳐 d₁및 d₂두께 이상으로 HTO막을 침적 형성한 후에 비등방성 식각방법으로 SEG층의 표면 레벨까지 평탄화된 HTO막을 얻게 된다. 따라서 기저 절연층의 일부 드러난 측면과 매립된 HTO막(13)이 연결되고 더욱 완벽한 소자분리가 이루어질 수 있다.

본 발명의 구조 및 그 제조방법은 이와 같으며, 제조 공정중 또다른 실시 가능한 변형예로서 이 발명에 포함될 수 있는 공정단계를 이하 제3도 (a)∼(c)를 참조하여 설명한다.

제2도 (b)에서, SOI 구조를 위한 기저 절연층(6)의 형성을 위해 HTO막을 형성하였는데 변형예로서 HTO막 대신 제3도 (a)와 같이 질화 실리콘막(14)을 전면에 증착시켜 개구부로 정의된 웰 내에 측벽에 대해 스페이서는 형성하여 공정을 진행시킨다. 스페이서 형성은 RIE(Reactive Ion Etching)와 같은 건식식각방법으로 질화 실리콘막(14)을 증착된 두께만큼 식각하여 제거하면 측벽은 식각되지 않아 측벽 스페이서가 형성된다. 제3도 (b)에서는 이에 따른 스페이서(15),(16)가 형성된 것을 도시했는데 실제로는 웰이육면체의 공동이므로 4면의 측면상에서 질화 실리콘막에 의한 스페이서가 형성된다. 제3도 (b)는 그 단면을 도시한 것이다.

이어서 스페이서로 한정된 웰의 바닥부에 대해 SOI 구조를 위한 기저 절연층으로서 실리콘 기판을 습식산화공정으로 충분한 두께의 산화층(17)을 형성한다.

다음에, 제2도 (c)와 같이 seg층의 형성을 위해서 제3도 (b)에서 측벽 스페이서(15),(16)의 노출된 부분을 습식식각방법으로 제거하여 웰 내에 실리콘 기판의 측면 일부가 노출되도록 하여 이하 제2도 (c)의 단계로 진행시키므로써 본 발명 공정을 완성시킨다.

이때에는 제2도 (b),(c)와 같이 HTO막의 에치 백 공정이 요구됨이 없이 진행될 수 있는 잇점을 제공한다.

본 발명의 공정에 따라서 미세화된 반도체 장치 구현에 적합히 적용되고 종래 기술과 달리 소자가 형성되는 실리콘층이 막질에 의한 스트레스 영향없이 형성되어 신뢰도가 향상되는, 또 다른 형태의 SOI 구조에 따른 반도체 장치가 본 발명에서 제공된다.

Claims (7)

1. 반도체 기판상에 정의된 활성영역 개구부에 대해 기판을 식각하여 웰을 형성하고 이 웰 바닥부에 기저절연막을 기판 레벨 이하로 형성하는 단계 ; 웰 내의 노출된 실리콘 측벽에 기초하여 선택적 에피택셜 실리콘(SEG층)층을 개구부를 지지하는 절연층의 표면 레벨 이하로 성장시켜 재결정화 하는 단계 ; 상기 SEG층 표면을 보호하기 위한 보호층 형성 후, 비활성영역을 상기 기저 절연층 측면의 일부가 노출되도록 막질을 제거하는 단계 ; 상기 보호층의 제거 및 드러난 반도체 층에 대해 산화층의 형성으로 SOI 구조를 위한 측벽 절연층의 형성 단계 ; SEG층에 대해 반소체 소자 형성으로 이루어지는 것을 특징으로 하는 SOI 구조를 갖는 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기 소자형성영역인 개구부 형성 단계는 반도체 기판상에 질화 실리콘층을 침적 형성하고 사진식각방법으로 형성되는 것이 특징인 SOI 구조를 갖는 반도체 장치의 제조방법.
3. 제1항에 있어서, 개구부 상의 노출된 기판영역에 대해 건식식각방법으로 비어 있는 육면체 형태의 웰을 형성하고, 이 웰의 바닥부는 기판 전면에 걸쳐 고온 산화막층을 침적 형성하고, 건식식각에 의해 SOI구조를 위한 기저 절연층이 형성됨을 특징으로 하는 SOI 구조를 갖는 반도체 장치의 제조방법.
4. 제1항에 있어서, 개구부 상의 노출된 기판영역에 대해 건식식각방법으로 비어 있는 육면체 형태의 웰을 형성하고, 기판전면에 걸쳐 얇은 질화 실리콘층의 형성으로 웰 측벽에 대해 비등방성식각방법에 의한 스페이서를 형성하고, 스페이서 바닥부에 대해 습식 산화공정으로 SOI 구조를 위한 기저 절연층이 형성됨을 특징으로 하는 SOI 구조를 갖는 반도체 장치의 제조방법.
5. 제1항에 있어서, 형성된 SEG층 상의 보호층은 SPCVD에 의한 HTO막인 것을 특징으로 하는 SOI구조를 갖는 반도체 장치의 제조방법.
6. 제1항에 있어서, SEG층 상에 반도체 소자 형성후, 활성영역과 비활성영역간의 단차가 없도록 비활성영역에 HTO막을 매립시키는 단계를 더욱 포함함을 특징으로 하는 SOI 구조를 갖는 반도체 장치의 제조방법.
7. 제1항에 있어서, 상기 SEG층에 형성되는 능동소자의 크기는 0.1㎛의 설계 규칙을 갖고 형성됨을 특징으로 하는 SOI 구조를 갖는 반도체 장치의 제조방법.